KR101397835B1 - 적층 세라믹 전자부품 및 이의 제조방법 - Google Patents

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Abstract

본 발명은 적층 세라믹 전자부품에 관한 것으로, 유전체층을 포함하며, 상기 유전체층의 적층 방향으로 서로 대향하는 제1 및 제2 주면, 상기 제1 및 제2 주면을 연결하며, 서로 대향하는 길이방향의 제3, 제4 단면 및 폭 방향의 제5, 제6 측면을 갖는 세라믹 본체; 상기 세라믹 본체 내에서 상기 유전체층을 사이에 두고 서로 대향하도록 배치되는 내부 전극; 및 상기 내부전극과 전기적으로 연결된 외부전극;을 포함하며, 상기 외부전극은 상기 세라믹 본체의 길이-두께 단면에 있어서, 상기 제3 또는 제4 단면에서 제1 및 제2 주면에 까지 형성된 제1 외부전극과 상기 제1 외부전극 상에 형성되며, 상기 제3 또는 제4 단면에서 제1 및 제2 주면에 까지 형성되되, 상기 제1 외부전극이 제1 및 제2 주면 상에 형성된 길이보다 작은 길이를 가지며 에폭시 수지를 포함하는 제2 외부전극을 포함하는 적층 세라믹 전자부품을 제공한다.

Description

적층 세라믹 전자부품 및 이의 제조방법{Multi-layered ceramic electronic parts and method of manufacturing the same}
본 발명은 도금액의 내부전극으로의 침투를 억제하여 외부전극의 박층화의 경우에도 신뢰성이 우수한 고용량 적층 세라믹 전자부품에 관한 것이다.
최근, 전자 제품들의 소형화 추세에 따라, 적층 세라믹 전자 부품 역시 소형화되고, 대용량화될 것이 요구되고 있다.
이에 따라 유전체와 내부전극의 박막화, 다층화가 다양한 방법으로 시도되고 있으며, 근래에는 유전체층의 두께는 얇아지면서 적층수가 증가하는 적층 세라믹 전자 부품들이 제조되고 있다.
이와 더불어, 외부전극 역시 두께가 얇아질 것을 요구함에 따라, 얇아진 외부전극을 통해서 도금액이 칩 내부로 침투하는 문제가 발생할 수 있어, 소형화에 대한 기술적인 어려움이 있다.
특히, 외부전극의 형상이 불균일할 경우 두께가 얇은 부위로 도금액의 침투 위험성이 더욱 높아져서 신뢰성 확보에 문제가 발생한다.
따라서, 고용량 제품으로서, 제품 사이즈가 작아지는 경우 제품의 신뢰성 확보가 중요한 인자가 되었다.
아래의 선행기술문헌은 경화형 수지를 포함하는 저항체막을 세라믹 본체의 단부에 형성하는 특징을 개시하고 있으나, 상기 도금액 침투 문제를 해결하지는 못한다.
일본공개특허공보 2007-096215
본 발명은 도금액의 내부전극으로의 침투를 억제하여 외부전극의 박층화의 경우에도 신뢰성이 우수한 고용량 적층 세라믹 전자부품에 관한 것이다.
본 발명의 일 실시형태는 유전체층을 포함하며, 상기 유전체층의 적층 방향으로 서로 대향하는 제1 및 제2 주면, 상기 제1 및 제2 주면을 연결하며, 서로 대향하는 길이방향의 제3, 제4 단면 및 폭 방향의 제5, 제6 측면을 갖는 세라믹 본체; 상기 세라믹 본체 내에서 상기 유전체층을 사이에 두고 서로 대향하도록 배치되는 내부 전극; 및 상기 내부전극과 전기적으로 연결된 외부전극;을 포함하며, 상기 외부전극은 상기 세라믹 본체의 길이-두께 단면에 있어서, 상기 제3 또는 제4 단면에서 제1 및 제2 주면에 까지 형성된 제1 외부전극과 상기 제1 외부전극 상에 형성되며, 상기 제3 또는 제4 단면에서 제1 및 제2 주면에까지 형성되되, 상기 제1 외부전극이 제1 및 제2 주면 상에 형성된 길이보다 작은 길이를 가지며 에폭시 수지를 포함하는 제2 외부전극을 포함하는 적층 세라믹 전자부품을 제공한다.
상기 제3 또는 제4 단면상에 형성된 상기 제1 외부전극의 평균 두께는 10 μm 이하일 수 있다.
상기 제1 및 제2 주면 상에 형성된 상기 제1 외부전극의 평균 두께는 2 내지 10 μm 일 수 있다.
상기 제2 외부전극의 평균 두께는 5 내지 15 μm 일 수 있다.
상기 제1 외부전극은 전체 중량 대비 60 중량% 이하의 도전성 금속을 포함할 수 있으며, 상기 도전성 금속은 구리(Cu), 니켈(Ni), 은(Ag) 및 은-팔라듐(Ag-Pd)으로 이루어진 군으로부터 선택된 하나 이상일 수 있다.
상기 세라믹 본체의 길이 방향에 있어서, 상기 외부전극의 총 길이를 L, 상기 제2 외부전극의 길이를 E라 할때, 0.05 ≤ E/L ≤ 0.3을 만족할 수 있다.
상기 외부전극 상에는 도금층이 더 형성될 수 있다.
본 발명의 다른 실시형태는 유전체층을 포함하며, 상기 유전체층의 적층 방향으로 서로 대향하는 제1 및 제2 주면, 상기 제1 및 제2 주면을 연결하며, 서로 대향하는 길이방향의 제3, 제4 단면 및 폭 방향의 제5, 제6 측면을 갖는 세라믹 본체; 상기 세라믹 본체 내에서 상기 유전체층을 사이에 두고 서로 대향하도록 배치되는 내부 전극; 및 상기 내부전극과 전기적으로 연결되는 외부전극;을 포함하며,상기 외부전극은 상기 세라믹 본체의 길이-두께 단면에 있어서, 상기 제3 또는 제4 단면에서 제1 및 제2 주면에 까지 형성된 제1 외부전극과 상기 제1 외부전극 상에 형성되며 에폭시 수지를 포함하는 제2 외부전극을 포함하며, 상기 세라믹 본체의 길이 방향에 있어서, 상기 외부전극의 총 길이를 L, 상기 제2 외부전극의 길이를 E라 할때, 0.05 ≤ E/L ≤ 0.3을 만족하는 적층 세라믹 전자부품을 제공한다.
상기 제3 또는 제4 단면상에 형성된 상기 제1 외부전극의 평균 두께는 10 μm 이하일 수 있다.
상기 제1 및 제2 주면 상에 형성된 상기 제1 외부전극의 평균 두께는 2 내지 10 μm 일 수 있다.
상기 제2 외부전극의 평균 두께는 5 내지 15 μm 일 수 있다.
상기 제1 외부전극은 전체 중량 대비 60 중량% 이하의 도전성 금속을 포함할 수 있다.
본 발명의 다른 실시형태는 유전체층 및 상기 유전체층을 사이에 두고 서로 대향하도록 배치되는 복수의 내부 전극을 포함하는 세라믹 본체를 마련하는 단계; 도전성 금속을 포함하는 외부전극용 도전성 페이스트를 마련하는 단계; 상기 내부전극과 전기적으로 연결되도록 상기 외부전극용 도전성 페이스트를 상기 세라믹 본체의 단부에 도포하여 제1 외부전극을 형성하는 단계; 상기 제1 외부전극 상에 에폭시 수지를 포함하는 제2 외부전극을 형성하는 단계; 및 상기 세라믹 본체를 소성하여 외부전극을 형성하는 단계;를 포함하며, 상기 세라믹 본체의 길이 방향에 있어서, 상기 외부전극의 총 길이를 L, 상기 제2 외부전극의 길이를 E라 할때, 0.05 ≤ E/L ≤ 0.3을 만족하는 적층 세라믹 전자부품의 제조방법을 제공한다.
상기 제3 또는 제4 단면상에 형성된 상기 제1 외부전극의 평균 두께는 10 μm 이하일 수 있다.
상기 제1 및 제2 주면 상에 형성된 상기 제1 외부전극의 평균 두께는 2 내지 10 μm 일 수 있다.
상기 제2 외부전극의 평균 두께는 5 내지 15 μm 일 수 있다.
상기 제2 외부전극은 디핑(dipping)법에 의하여 형성될 수 있다.
본 발명에 따르면 도금액의 내부전극으로의 침투를 억제하여 외부전극의 박층화의 경우에도 신뢰성이 우수한 고용량 적층 세라믹 전자부품의 구현이 가능하다.
도 1은 본 발명의 일 실시형태에 따른 적층 세라믹 커패시터를 개략적으로 나타내는 사시도이다.
도 2는 도 1의 B-B' 단면도이다..
도 3은 도 2의 A 영역의 확대도이다.
도 4는 본 발명의 다른 실시형태에 따른 적층 세라믹 커패시터의 제조 공정도이다.
본 발명의 실시형태는 여러 가지 다른 형태로 변형될 수 있으며, 본 발명의 범위가 이하 설명하는 실시형태로 한정되는 것은 아니다. 또한, 본 발명의 실시형태는 당업계에서 평균적인 지식을 가진 자에게 본 발명을 더욱 완전하게 설명하기 위해서 제공되는 것이다. 따라서, 도면에서의 요소들의 형상 및 크기 등은 보다 명확한 설명을 위해 과장될 수 있으며, 도면상의 동일한 부호로 표시되는 요소는 동일한 요소이다.
이하, 첨부된 도면을 참조하여 본 발명의 바람직한 실시형태를 설명한다.
도 1은 본 발명의 일 실시형태에 따른 적층 세라믹 커패시터를 개략적으로 나타내는 사시도이다.
도 2는 도 1의 B-B' 단면도이다..
도 3은 도 2의 A 영역의 확대도이다.
도 1 내지 도 3을 참조하면, 본 발명의 일 실시형태에 따른 적층 세라믹 전자부품은 유전체층(1)을 포함하며, 상기 유전체층(1)의 적층 방향으로 서로 대향하는 제1 및 제2 주면, 상기 제1 및 제2 주면을 연결하며, 서로 대향하는 길이방향의 제3, 제4 단면 및 폭 방향의 제5, 제6 측면을 갖는 세라믹 본체(10); 상기 세라믹 본체(10) 내에서 상기 유전체층(1)을 사이에 두고 서로 대향하도록 배치되는 내부 전극(21, 22); 및 상기 내부전극(21, 22)과 전기적으로 연결된 외부전극(31, 32);을 포함하며, 상기 외부전극(31, 32)은 상기 세라믹 본체의 길이-두께 단면에 있어서, 상기 제3 또는 제4 단면에서 제1 및 제2 주면에까지 형성된 제1 외부전극(31a, 32a)과 상기 제1 외부전극(31a, 32a) 상에 형성되며, 상기 제3 또는 제4 단면에서 제1 및 제2 주면에까지 형성되되, 상기 제1 외부전극(31a, 32a)이 제1 및 제2 주면 상에 형성된 길이보다 작은 길이를 가지며 에폭시 수지를 포함하는 제2 외부전극(31b, 32b)을 포함할 수 있다.
상기 제1 및 제2 내부 전극(21, 22)은 일단이 상기 세라믹 본체의 제3 및 제4 단면으로 교대로 노출될 수 있다.
상기 제3 또는 제4 단면상에 형성된 상기 제1 외부전극(31a, 32a)의 평균 두께(t1)는 10 μm 이하일 수 있다.
상기 제1 및 제2 주면 상에 형성된 상기 제1 외부전극(31a, 32a)의 평균 두께(t2)는 2 내지 10 μm 일 수 있다.
상기 제2 외부전극(31b, 32b)의 평균 두께(t3)는 5 내지 15 μm 일 수 있다.
상기 제1 외부전극(31a, 32a)은 전체 중량 대비 60 중량% 이하의 도전성 금속을 포함할 수 있으며, 상기 도전성 금속은 구리(Cu), 니켈(Ni), 은(Ag) 및 은-팔라듐(Ag-Pd)으로 이루어진 군으로부터 선택된 하나 이상일 수 있다.
상기 세라믹 본체(10)의 길이 방향에 있어서, 상기 외부전극(31, 32)의 총 길이를 L, 상기 제2 외부전극(31b, 32b)의 길이를 E라 할때, 0.05 ≤ E/L ≤ 0.3을 만족할 수 있다.
상기 외부전극(31, 32) 상에는 도금층이 더 형성될 수 있다.
이하에서는 본 발명의 일 실시형태에 따른 적층 세라믹 전자부품을 설명하되, 특히 적층 세라믹 커패시터로 설명하지만 이에 제한되는 것은 아니다.
상기 세라믹 본체(10)는 육면체 형상을 가질 수 있다. 본 실시 형태에서, 적층방향의 단면을 제1 주면(Tf) 및 제2 주면(Bf), 길이방향의 단면을 제3 및 제4 단면(Sf1, Sf2) 및 폭방향의 단면을 제5 및 제6 측면(Lf1, Lf2)으로 정의하기로 한다.
한편, 본 실시 형태의 적층 세라믹 커패시터에 있어서, '길이 방향'은 도 1의 'L' 방향, '폭 방향'은 'W' 방향, '두께 방향'은 'T' 방향으로 정의하기로 한다. 여기서 '두께 방향'은 유전체층를 쌓아 올리는 방향 즉 '적층 방향'과 동일한 개념으로 사용할 수 있다.
본 발명의 일 실시형태에 따르면, 상기 유전체층(1)을 형성하는 원료는 충분한 정전 용량을 얻을 수 있는 한 특별히 제한되지 않으며, 예를 들어, 티탄산바륨(BaTiO3) 분말일 수 있다.
상기 유전체 층(1)을 형성하는 재료는 티탄산바륨(BaTiO3) 등의 파우더에 본 발명의 목적에 따라 다양한 세라믹 첨가제, 유기용제, 가소제, 결합제, 분산제 등이 첨가될 수 있다.
상기 내부 전극(21, 22)을 형성하는 재료는 특별히 제한되지 않으며, 예를 들어, 은(Ag), 납(Pb), 백금(Pt), 니켈(Ni) 및 구리(Cu) 중 하나 이상의 물질로 이루어진 도전성 페이스트를 사용하여 형성될 수 있다.
본 발명의 일 실시형태에 따른 적층 세라믹 커패시터는 상기 내부전극(21, 22)과 전기적으로 연결된 외부전극(31, 32)을 포함할 수 있다.
상기 외부전극(31, 32)은 정전 용량 형성을 위해 상기 내부전극(21, 22)과 전기적으로 연결될 수 있다.
또한, 상기 외부전극(31, 32)의 형성 위치는 상기 내부전극(21, 22)과 전기적으로 연결될 수 있으면 특별히 제한되지 않으며, 예를 들어, 도 2와 같이 도 1의 B-B' 단면에 있어서, 상기 외부전극 중 하나의 외부 전극(31)은 상기 세라믹 본체(10)의 제1 및 제2 주면과 제3 단면에, 다른 외부 전극(32)은 제1 및 제2 주면과 제4 단면에 각각 형성될 수 있다.
본 발명의 일 실시형태에 따르면, 상기 외부전극(31, 32)은 상기 세라믹 본체의 길이-두께 단면에 있어서, 상기 제3 또는 제4 단면에서 제1 및 제2 주면에까지 형성된 제1 외부전극(31a, 32a)과 상기 제1 외부전극(31a, 32a) 상에 형성되며, 상기 제3 또는 제4 단면에서 제1 및 제2 주면에까지 형성되되, 상기 제1 외부전극(31a, 32a)이 제1 및 제2 주면 상에 형성된 길이보다 작은 길이를 가지며 에폭시 수지를 포함하는 제2 외부전극(31b, 32b)을 포함할 수 있다.
상기 제1 외부전극(31a, 32a)은 내부전극과 동일한 재질의 도전성 물질로 형성될 수 있으나 이에 제한되지는 않으며, 예를 들어, 구리(Cu), 니켈(Ni), 은(Ag) 및 은-팔라듐(Ag-Pd)으로 이루어진 군으로부터 선택된 하나 이상일 수 있다.
또한, 상기 제1 외부전극(31a, 32a)은 특별히 제한되는 것은 아니나, 전체 중량 대비 60 중량% 이하의 도전성 금속을 포함할 수 있다.
상기 제1 외부전극(31a, 32a)은 상기 도전성 금속 분말에 글라스 프릿을 첨가하여 마련된 도전성 페이스트를 도포한 후 소성함으로써 형성될 수 있다.
또한, 상기 제1 외부전극(31a, 32a)은 특별히 제한되지 않으나, 예를 들어, 상기 세라믹 본체(10)의 일면에서 아크(arc) 방지 갭을 형성하도록 배치될 수 있다.
상기 제2 외부전극(31b, 32b)은 상기 세라믹 본체(10)의 길이-두께 단면에 있어서, 상기 제1 외부전극(31a, 32a) 상에 형성되며, 상기 제3 또는 제4 단면에서 제1 및 제2 주면에까지 형성되되, 상기 제1 외부전극(31a, 32a)이 제1 및 제2 주면 상에 형성된 길이보다 작은 길이를 가질 수 있다.
또한, 상기 제2 외부전극(31b, 32b)은 특별히 제한되는 것은 아니나, 예를 들어 에폭시 수지를 포함할 수 있다.
상기와 같이 제1 외부전극(31a, 32a) 상에 제2 외부전극(31b, 32b)이 형성됨으로써, 도금액의 내부전극으로의 침투를 억제하여 외부전극의 박층화의 경우에도 신뢰성이 우수한 고용량 적층 세라믹 전자부품을 구현할 수 있다.
구체적으로, 상기 제1 외부전극(31a, 32a)은 정전 용량 형성을 위해 상기 내부전극(21, 22)과 전기적으로 연결되며, 상기 제2 외부전극(31b, 32b)은 상기 제1 외부전극(31a, 32a) 상에 형성되어 상기 제2 외부전극(31b, 32b) 상에 도금층을 형성시 도금액의 내부전극으로의 침투를 억제할 수 있다.
다만, 상기 제2 외부전극(31b, 32b)은 상기 외부전극(31, 32)의 두께 편차를 고려하여 상기 제1 외부전극(31a, 32a)이 제1 및 제2 주면 상에 형성된 길이보다 작은 길이를 가지도록 형성될 수 있다.
구체적으로, 상기 제2 외부전극(31b, 32b)의 상기 제1 및 제2 주면 상에 형성된 길이는 특별히 제한되는 것은 아니며, 발명의 목적 구현에 따라 적합한 길이가 설정될 수 있다.
도 2를 참조하면, 상기 세라믹 본체(10)의 길이 방향에 있어서, 상기 외부전극(31, 32)의 총 길이를 L, 상기 제2 외부전극(31b, 32b)의 길이를 E라 할때, 0.05 ≤ E/L ≤ 0.3을 만족할 수 있다.
즉, 상기 외부전극의 총 길이와 제2 외부전극의 길이 사이에 0.05 ≤ E/L ≤ 0.3을 만족하도록 조절함으로써, 도금액 침투를 방지할 수 있으며, 동시에 외부전극의 두께를 균일하게 유지할 수 있다.
상기 E/L의 값이 0.05 미만의 경우에는 외부전극의 두께가 얇은 부위로 도금액이 침투할 수 있어 신뢰성에 문제가 발생할 수 있다.
한편, 상기 E/L의 값이 0.3을 초과하는 경우에는 외부전극의 두께가 너무 두꺼워져서 초소형 적층 세라믹 커패시터를 구현할 수 없는 문제가 있다.
한편, 본 발명의 일 실시형태에 따르면 상기 제3 또는 제4 단면상에 형성된 상기 제1 외부전극(31a, 32a)의 평균 두께(t1)는 특별히 제한되는 것은 아니나, 예를 들어 10 μm 이하일 수 있다.
상기 제3 또는 제4 단면상에 형성된 상기 제1 외부전극(31a, 32a)의 평균 두께(t1)는 정전 용량 형성을 위해 상기 내부전극(21, 22)과 전기적으로 연결될 수 있을 정도의 두께이면 특별히 제한되지 않는다.
상기 제3 또는 제4 단면상에 형성된 상기 제1 외부전극(31a, 32a)의 평균 두께(t1)가 10 μm를 초과하는 경우에는 상기 제1 외부전극(31a, 32a) 상에 형성되는 제2 외부전극(31b, 32b)의 형성 두께가 얇아지거나 외부전극 전체 두께가 두꺼워지는 문제가 발생할 수 있다.
한편, 상기 제1 및 제2 주면 상에 형성된 상기 제1 외부전극(31a, 32a)의 평균 두께(t2)는 2 내지 10 μm 일 수 있다.
상기 제1 및 제2 주면 상에 형성된 상기 제1 외부전극(31a, 32a)의 평균 두께(t2)가 2 μm 미만의 경우에는 두께가 너무 작아 외부전극 전체 두께가 불균일할 수 있다.
상기 제1 및 제2 주면 상에 형성된 상기 제1 외부전극(31a, 32a)의 평균 두께(t2)가 10 μm를 초과하는 경우에는 두께가 너무 두꺼워져서 초소형 적층 세라믹 커패시터를 구현할 수 없다.
상기 제1 외부전극(31a, 32a) 상에 형성되는 상기 제2 외부전극(31b, 32b)의 평균 두께(t3)는 5 내지 15 μm 일 수 있으나 이에 제한되는 것은 아니다.
본 발명의 일 실시형태에 따르면, 상기 제2 외부전극(31b, 32b)의 평균 두께(t3)가 5 내지 15 μm의 범위가 되도록 조절함으로써, 외부전극의 두께를 일정하게 조절하면서 도금액의 내부전극으로의 침투를 억제할 수 있다.
상기 제2 외부전극(31b, 32b)의 평균 두께(t3)가 5 μm 미만의 경우에는 도금액이 내부전극으로 침투할 수 있어 신뢰성이 문제될 수 있다.
상기 제2 외부전극(31b, 32b)의 평균 두께(t3)가 15 μm를 초과하는 경우에는 전체 외부전극의 두께가 두꺼워져서 초소형 적층 세라믹 커패시터 구현이 어렵다.
상기 제1 외부전극(31a, 32a) 및 제2 외부전극(31b, 32b)의 평균 두께는 도 2와 같이 세라믹 본체(10)의 길이 방향 단면을 주사전자현미경(SEM, Scanning Eletron Microscope)으로 이미지를 스캔하여 측정할 수 있다.
예를 들어, 도 2와 같이 세라믹 본체(10)의 폭(W) 방향의 중앙부에서 절단한 길이 및 두께 방향(L-T) 단면을 주사전자현미경(SEM, Scanning Electron Microscope)로 스캔한 이미지에서 상기 제1 외부전극(31a, 32a) 및 제2 외부전극(31b, 32b)에 대하여 세라믹 본체의 두께 방향으로 등간격인 30개의 지점에서 그 두께를 측정하여 평균값을 측정할 수 있다.
본 발명의 다른 실시형태에 따른 적층 세라믹 전자부품은 유전체층(1)을 포함하며, 상기 유전체층(1)의 적층 방향으로 서로 대향하는 제1 및 제2 주면, 상기 제1 및 제2 주면을 연결하며, 서로 대향하는 길이방향의 제3, 제4 단면 및 폭 방향의 제5, 제6 측면을 갖는 세라믹 본체(10); 상기 세라믹 본체(10) 내에서 상기 유전체층(1)을 사이에 두고 서로 대향하도록 배치되는 내부 전극(21, 22); 및 상기 내부전극(21, 22)과 전기적으로 연결되는 외부전극(31, 32);을 포함하며,상기 외부전극(31, 32)은 상기 세라믹 본체(10)의 길이-두께 단면에 있어서, 상기 제3 또는 제4 단면에서 제1 및 제2 주면에 까지 형성된 제1 외부전극(31a, 32a)과 상기 제1 외부전극(31a, 32a) 상에 형성되며 에폭시 수지를 포함하는 제2 외부전극(31b, 32b)을 포함하며, 상기 세라믹 본체(10)의 길이 방향에 있어서, 상기 외부전극(31, 32)의 총 길이를 L, 상기 제2 외부전극(31b, 32b)의 길이를 E라 할때, 0.05 ≤ E/L ≤ 0.3을 만족할 수 있다.
본 발명의 다른 실시형태에 따른 적층 세라믹 전자부품은 상기 외부전극의 총 길이와 제2 외부전극의 길이의 비를 제외하고는 상술한 본 발명의 일 실시형태에 따른 적층 세라믹 전자부품의 특징과 동일하므로, 여기서는 생략하도록 한다.
도 4는 본 발명의 다른 실시형태에 따른 적층 세라믹 커패시터의 제조 공정도이다.
도 4를 참조하면, 본 발명의 다른 실시형태에 따른 적층 세라믹 전자부품의 제조 방법은 유전체층 및 상기 유전체층을 사이에 두고 서로 대향하도록 배치되는 복수의 내부 전극을 포함하는 세라믹 본체를 마련하는 단계; 도전성 금속을 포함하는 외부전극용 도전성 페이스트를 마련하는 단계; 상기 내부전극과 전기적으로 연결되도록 상기 외부전극용 도전성 페이스트를 상기 세라믹 본체의 단부에 도포하여 제1 외부전극을 형성하는 단계; 상기 제1 외부전극 상에 에폭시 수지를 포함하는 제2 외부전극을 형성하는 단계; 및 상기 세라믹 본체를 소성하여 외부전극을 형성하는 단계;를 포함하며, 상기 세라믹 본체의 길이 방향에 있어서, 상기 외부전극의 총 길이를 L, 상기 제2 외부전극의 길이를 E라 할때, 0.05 ≤ E/L ≤ 0.3을 만족할 수 있다.
이하에서는 본 발명의 다른 실시형태에 따른 적층 세라믹 전자부품의 제조방법을 설명하되, 특히 적층 세라믹 커패시터로 설명하지만 이에 제한되는 것은 아니다.
또한, 상술한 본 발명의 일 실시형태에 따른 적층 세라믹 전자부품의 특징과 중복되는 부분은 여기서 생략하도록 한다.
본 실시예에 따른 적층 세라믹 캐패시터는 하기와 같은 단계로 마련될 수 있다.
우선, 티탄산바륨(BaTiO3) 등의 파우더를 포함하여 형성된 슬러리를 캐리어 필름(carrier film)상에 도포 및 건조하여 복수 개의 세라믹 그린 시트를 마련하며, 이로써 유전체 층을 형성하였다.
상기 복수 개의 세라믹 그린 시트의 두께는 소성 후에 있어서 유전체층의 평균 두께가 1.0 μm가 되도록 설정될 수 있다.
다음으로, 니켈 입자 평균 크기가 0.05 내지 0.2 μm 인 내부전극용 도전성 페이스트를 마련하였다.
상기 그린시트 상에 상기 내부전극용 도전성 페이스트를 스크린 인쇄공법으로 도포하여 내부전극을 형성한 후 상기 그린시트를 적층하여 적층체를 만들었다.
이후 압착, 절단하여 1005 규격의 사이즈(Size)의 칩(길이×폭×두께가 1.0 mm×0.5mm×0.5mm)을 만들며, 상기 칩을 H2 0.1%이하의 환원 분위기의 온도 1050~1200℃에서 소성함으로써, 세라믹 본체를 마련할 수 있다.
다음으로, 도전성 금속을 포함하는 외부전극용 도전성 페이스트를 마련하고, 상기 내부전극과 전기적으로 연결되도록 상기 외부전극용 도전성 페이스트를 상기 세라믹 본체의 단부에 도포하여 제1 외부전극을 형성할 수 있다.
상기 제1 외부전극은 상기 세라믹 본체의 양 단부를 상기 외부전극용 도전성 페이스트에 디핑(dipping)함으로써, 마련될 수 있으나 이에 제한되는 것은 아니며 다양한 방법으로 제작될 수 있음은 물론이다.
상기 제1 외부전극은 상기 세라믹 본체의 제3 또는 제4 단면상에 형성된 평균 두께가 10 μm 이하가 되도록 조절할 수 있으며, 상기 두께의 조절은 특별히 제한되지 않으며, 형성된 제1 외부전극 부분을 깎아내는 방법이 적용될 수도 있다.
다음으로, 상기 제1 외부전극 상에 에폭시 수지를 포함하는 제2 외부전극을 형성할 수 있다.
상기 제2 외부전극의 형성 방법은 상기 제1 외부전극의 형성 방법과 동일한 방법으로 수행될 수도 있으며, 특히 디핑(dipping)법에 의해 수행될 수 있다.
끝으로, 상기 제2 외부전극 상에 도금 등의 공정을 거쳐 적층 세라믹 캐패시터를 마련할 수 있다.
본 발명의 다른 실시형태에 따른 적층 세라믹 전자부품의 제조방법에 따라 제조된 적층 세라믹 전자부품은 도금액의 내부전극으로의 침투를 억제하여 외부전극의 박층화의 경우에도 신뢰성이 우수한 효과가 있다.
본 발명은 상술한 실시형태 및 첨부된 도면에 의해 한정되는 것이 아니며, 첨부된 청구범위에 의해 한정하고자 한다. 따라서, 청구범위에 기재된 본 발명의 기술적 사상을 벗어나지 않는 범위 내에서 당 기술분야의 통상의 지식을 가진 자에 의해 다양한 형태의 치환, 변형 및 변경이 가능할 것이며, 이 또한 본 발명의 범위에 속한다고 할 것이다.
1: 유전체층
10: 세라믹 본체
21, 22: 내부전극
31, 32: 외부 전극
31a, 32a: 제1 외부전극
31b, 32b: 제2 외부전극
L: 외부전극의 총 길이
E: 제2 외부전극의 길이

Claims (18)

  1. 유전체층을 포함하며, 상기 유전체층의 적층 방향으로 서로 대향하는 제1 및 제2 주면, 상기 제1 및 제2 주면을 연결하며, 서로 대향하는 길이방향의 제3, 제4 단면 및 폭 방향의 제5, 제6 측면을 갖는 세라믹 본체;
    상기 세라믹 본체 내에서 상기 유전체층을 사이에 두고 서로 대향하도록 배치되는 내부 전극; 및
    상기 내부전극과 전기적으로 연결된 외부전극;을 포함하며,
    상기 외부전극은 상기 세라믹 본체의 길이-두께 단면에 있어서, 상기 제3 또는 제4 단면에서 제1 및 제2 주면에 까지 형성된 제1 외부전극과 상기 제1 외부전극 상에 형성되며, 상기 제3 또는 제4 단면에서 제1 및 제2 주면에 까지 형성되되, 상기 제1 외부전극이 제1 및 제2 주면 상에 형성된 길이보다 작은 길이를 가지며 에폭시 수지를 포함하고 평균 두께는 5 내지 15 μm 인 제2 외부전극을 포함하는 적층 세라믹 전자부품.
  2. 제1항에 있어서,
    상기 제3 또는 제4 단면상에 형성된 상기 제1 외부전극의 평균 두께는 10 μm 이하인 적층 세라믹 전자부품.
  3. 제1항에 있어서,
    상기 제1 및 제2 주면 상에 형성된 상기 제1 외부전극의 평균 두께는 2 내지 10 μm 인 적층 세라믹 전자부품.
  4. 삭제
  5. 제1항에 있어서,
    상기 제1 외부전극은 전체 중량 대비 60 중량% 이하의 도전성 금속을 포함하는 적층 세라믹 전자부품.
  6. 제5항에 있어서,
    상기 도전성 금속은 구리(Cu), 니켈(Ni), 은(Ag) 및 은-팔라듐(Ag-Pd)으로 이루어진 군으로부터 선택된 하나 이상인 적층 세라믹 전자부품.
  7. 제1항에 있어서,
    상기 세라믹 본체의 길이 방향에 있어서, 상기 외부전극의 총 길이를 L, 상기 제2 외부전극의 길이를 E라 할때, 0.05 ≤ E/L ≤ 0.3을 만족하는 적층 세라믹 전자부품.
  8. 제1항에 있어서,
    상기 외부전극 상에는 도금층이 더 형성된 적층 세라믹 전자부품.
  9. 유전체층을 포함하며, 상기 유전체층의 적층 방향으로 서로 대향하는 제1 및 제2 주면, 상기 제1 및 제2 주면을 연결하며, 서로 대향하는 길이방향의 제3, 제4 단면 및 폭 방향의 제5, 제6 측면을 갖는 세라믹 본체;
    상기 세라믹 본체 내에서 상기 유전체층을 사이에 두고 서로 대향하도록 배치되는 내부 전극; 및
    상기 내부전극과 전기적으로 연결되는 외부전극;을 포함하며,
    상기 외부전극은 상기 세라믹 본체의 길이-두께 단면에 있어서, 상기 제3 또는 제4 단면에서 제1 및 제2 주면에 까지 형성된 제1 외부전극과 상기 제1 외부전극 상에 형성되며 에폭시 수지를 포함하고 평균 두께는 5 내지 15 μm 인 제2 외부전극을 포함하며, 상기 세라믹 본체의 길이 방향에 있어서, 상기 외부전극의 총 길이를 L, 상기 제2 외부전극의 길이를 E라 할 때, 0.05 ≤ E/L ≤ 0.3을 만족하는 적층 세라믹 전자부품.
  10. 제9항에 있어서,
    상기 제3 또는 제4 단면상에 형성된 상기 제1 외부전극의 평균 두께는 10 μm 이하인 적층 세라믹 전자부품.
  11. 제9항에 있어서,
    상기 제1 및 제2 주면 상에 형성된 상기 제1 외부전극의 평균 두께는 2 내지 10 μm 인 적층 세라믹 전자부품.
  12. 삭제
  13. 제9항에 있어서,
    상기 제1 외부전극은 전체 중량 대비 60 중량% 이하의 도전성 금속을 포함하는 적층 세라믹 전자부품.
  14. 유전체층 및 상기 유전체층을 사이에 두고 서로 대향하도록 배치되는 복수의 내부 전극을 포함하며, 상기 유전체층의 적층 방향으로 서로 대향하는 제1 및 제2 주면, 상기 제1 및 제2 주면을 연결하며, 서로 대향하는 길이방향의 제3, 제4 단면 및 폭 방향의 제5, 제6 측면을 갖는 세라믹 본체를 마련하는 단계;
    도전성 금속을 포함하는 외부전극용 도전성 페이스트를 마련하는 단계;
    상기 내부전극과 전기적으로 연결되도록 상기 외부전극용 도전성 페이스트를 상기 세라믹 본체의 단부에 도포하여 상기 제3 또는 제4 단면에서 제1 및 제2 주면에 까지 제1 외부전극을 형성하는 단계;
    상기 제1 외부전극 상에 에폭시 수지를 포함하고 평균 두께는 5 내지 15 μm 인 제2 외부전극을 형성하는 단계; 및
    상기 세라믹 본체를 소성하여 외부전극을 형성하는 단계;를 포함하며,
    상기 세라믹 본체의 길이 방향에 있어서, 상기 외부전극의 총 길이를 L, 상기 제2 외부전극의 길이를 E라 할때, 0.05 ≤ E/L ≤ 0.3을 만족하는 적층 세라믹 전자부품의 제조방법.
  15. 제14항에 있어서,
    상기 제3 또는 제4 단면상에 형성된 상기 제1 외부전극의 평균 두께는 10 μm 이하인 적층 세라믹 전자부품의 제조방법.
  16. 제14항에 있어서,
    상기 제1 및 제2 주면 상에 형성된 상기 제1 외부전극의 평균 두께는 2 내지 10 μm 인 적층 세라믹 전자부품의 제조방법.
  17. 삭제
  18. 제14항에 있어서,
    상기 제2 외부전극은 디핑(dipping)법에 의하여 형성되는 적층 세라믹 전자부품의 제조방법.
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Families Citing this family (13)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
KR102078015B1 (ko) * 2013-11-07 2020-04-07 삼성전기주식회사 커패시터 내장형 저온동시소성 세라믹 기판
EP3196904B1 (en) * 2014-09-19 2023-07-26 Murata Manufacturing Co., Ltd. Chip-type ceramic semiconductor electronic component
KR102293032B1 (ko) * 2015-04-21 2021-08-24 삼성전기주식회사 적층 세라믹 커패시터 및 그 제조 방법
JP2019201106A (ja) * 2018-05-16 2019-11-21 株式会社村田製作所 積層セラミックコンデンサ
KR102450591B1 (ko) * 2018-05-28 2022-10-07 삼성전기주식회사 적층 세라믹 전자부품 및 이의 제조방법
KR20190135232A (ko) 2018-05-28 2019-12-06 삼성전기주식회사 적층 세라믹 전자부품 및 이의 제조방법
JP7231340B2 (ja) * 2018-06-05 2023-03-01 太陽誘電株式会社 セラミック電子部品およびその製造方法
KR102473419B1 (ko) * 2018-09-03 2022-12-02 삼성전기주식회사 적층 세라믹 전자부품
KR102584974B1 (ko) * 2018-10-17 2023-10-05 삼성전기주식회사 적층 세라믹 전자부품 및 그에 포함된 인터포저
JP7081543B2 (ja) * 2019-03-22 2022-06-07 株式会社村田製作所 積層セラミックコンデンサ
JP2020202220A (ja) * 2019-06-07 2020-12-17 株式会社村田製作所 積層セラミック電子部品
KR20220096544A (ko) * 2020-12-31 2022-07-07 삼성전기주식회사 전자 부품
KR20230031615A (ko) * 2021-08-27 2023-03-07 삼성전기주식회사 커패시터 부품 및 커패시터 부품의 제조 방법

Citations (4)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JPH08236393A (ja) * 1995-02-22 1996-09-13 Tokin Corp 積層セラミックコンデンサーの製造方法
JP2001210545A (ja) * 2000-01-26 2001-08-03 Murata Mfg Co Ltd チップ型電子部品及びチップ型コンデンサ
JP2008042068A (ja) * 2006-08-09 2008-02-21 Matsushita Electric Ind Co Ltd 積層コンデンサとその製造方法
JP2008181956A (ja) * 2007-01-23 2008-08-07 Tdk Corp セラミック電子部品

Family Cites Families (3)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JPH08162357A (ja) * 1994-11-30 1996-06-21 Murata Mfg Co Ltd セラミック電子部品
JP4501143B2 (ja) * 1999-02-19 2010-07-14 Ｔｄｋ株式会社 電子デバイスおよびその製造方法
JP2002299154A (ja) * 2001-04-03 2002-10-11 Hec Japan Technology Kk 電子部品の製造方法

Patent Citations (4)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JPH08236393A (ja) * 1995-02-22 1996-09-13 Tokin Corp 積層セラミックコンデンサーの製造方法
JP2001210545A (ja) * 2000-01-26 2001-08-03 Murata Mfg Co Ltd チップ型電子部品及びチップ型コンデンサ
JP2008042068A (ja) * 2006-08-09 2008-02-21 Matsushita Electric Ind Co Ltd 積層コンデンサとその製造方法
JP2008181956A (ja) * 2007-01-23 2008-08-07 Tdk Corp セラミック電子部品

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