JP2014022713A - 積層セラミック電子部品及びその製造方法 - Google Patents

Abstract

【課題】本発明は、積層セラミック電子部品に関する。
【解決手段】誘電体層を含み、上記誘電体層の積層方向に互いに対向する第１及び第２の主面、上記第１及び第２の主面を連結し、互いに対向する長さ方向の第３、第４の端面及び幅方向の第５、第６の側面を有するセラミック本体と、上記セラミック本体内で上記誘電体層を介して互いに対向するように配置される内部電極と、上記内部電極と電気的に連結された外部電極と、を含み、上記外部電極は、上記セラミック本体の長さ‐厚さ方向の断面において、上記第３又は第４の端面から第１及び第２の主面までに形成された第１の外部電極と、上記第１の外部電極上に形成され、上記第３又は第４の端面から第１及び第２の主面までに形成され、且つ上記第１の外部電極が第１及び第２の主面上に形成された長さよりも小さい長さを有しエポキシ樹脂を含む第２の外部電極と、を含む積層セラミック電子部品を提供する。
【選択図】図２

Description

本発明は、メッキ液の内部電極への浸透を抑制することにより外部電極の薄層化の場合にも信頼性に優れた高容量の積層セラミック電子部品に関する。

最近、電子製品の小型化の傾向につれ、積層セラミック電子部品の小型化及び大容量化も求められている。

これにより、誘電体と内部電極の薄膜化、多層化が多様な方法で試みられており、近来では、誘電体層の厚さは薄くなり且つ積層数は増加する積層セラミック電子部品が製造されている。

また、外部電極の厚さも薄くなることが求められており、薄くなった外部電極を介してメッキ液がチップの内部に浸透する問題が発生する可能性があるため、小型化に対する技術的な困難がある。

特に、外部電極の形状が不均一な場合は、厚さが薄い部位にメッキ液が浸透する危険性がより高くなるため、信頼性確保に問題が発生する。

したがって、高容量製品において製品のサイズが小さくなる場合、製品の信頼性確保が重要な因子となった。

下記の特許文献１は、硬化型樹脂を含む抵抗体膜をセラミック本体の端部に形成する特徴を開示しているが、上記メッキ液の浸透問題を解決することはできなかった。

日本特開２００７−０９６２１５号公報

本発明の目的は、メッキ液の内部電極への浸透を抑制することにより外部電極の薄層化の場合にも信頼性に優れた高容量の積層セラミック電子部品を提供することである。

本発明の一実施形態は、誘電体層を含み、上記誘電体層の積層方向に互いに対向する第１及び第２の主面、上記第１及び第２の主面を連結し、互いに対向する長さ方向の第３、第４の端面及び幅方向の第５、第６の側面を有するセラミック本体と、上記セラミック本体内で上記誘電体層を介して互いに対向するように配置される内部電極と、上記内部電極と電気的に連結された外部電極と、を含み、上記外部電極は、上記セラミック本体の長さ‐厚さ方向の断面において、上記第３又は第４の端面から第１及び第２の主面までに形成された第１の外部電極と、上記第１の外部電極上に形成され、上記第３又は第４の端面から第１及び第２の主面までに形成され、且つ上記第１の外部電極が第１及び第２の主面上に形成された長さよりも小さい長さを有しエポキシ樹脂を含む第２の外部電極と、を含む積層セラミック電子部品を提供する。

上記第３又は第４の端面上に形成された上記第１の外部電極の平均厚さは１０μｍ以下であることができる。

上記第１及び第２の主面上に形成された上記第１の外部電極の平均厚さは２から１０μｍであることができる。

上記第２の外部電極の平均厚さは５から１５μｍであることができる。

上記第１の外部電極は全重量に対して６０重量％以下の導電性金属を含むことができ、上記導電性金属は銅（Ｃｕ）、ニッケル（Ｎｉ）、銀（Ａｇ）及び銀‐パラジウム（Ａｇ‐Ｐｄ）からなる群から選択された一つ以上であることができる。

上記セラミック本体の長さ方向において、上記外部電極の総長さをＬ、上記第２の外部電極の長さをＥとするとき、０．０５≦Ｅ／Ｌ≦０．３を満足することができる。

上記外部電極上にはメッキ層がさらに形成されることができる。

本発明の他の実施形態は、誘電体層を含み、上記誘電体層の積層方向に互いに対向する第１及び第２の主面、上記第１及び第２の主面を連結し、互いに対向する長さ方向の第３、第４の端面及び幅方向の第５、第６の側面を有するセラミック本体と、上記セラミック本体内で上記誘電体層を介して互いに対向するように配置される内部電極と、上記内部電極と電気的に連結される外部電極と、を含み、上記外部電極は、上記セラミック本体の長さ‐厚さ方向の断面において、上記第３又は第４の端面から第１及び第２の主面までに形成された第１の外部電極と、上記第１の外部電極上に形成されエポキシ樹脂を含む第２の外部電極と、を含み、上記セラミック本体の長さ方向において、上記外部電極の総長さをＬ、上記第２の外部電極の長さをＥとするとき、０．０５≦Ｅ／Ｌ≦０．３を満足する積層セラミック電子部品を提供する。

上記第３又は第４の端面上に形成された上記第１の外部電極の平均厚さは１０μｍ以下であることができる。

上記第１及び第２の主面上に形成された上記第１の外部電極の平均厚さは２から１０μｍであることができる。

上記第２の外部電極の平均厚さは５から１５μｍであることができる。

上記第１の外部電極は全重量に対して６０重量％以下の導電性金属を含むことができる。

本発明の他の実施形態は、誘電体層及び上記誘電体層を介して互いに対向するように配置される複数の内部電極を含むセラミック本体を設ける段階と、導電性金属を含む外部電極用導電性ペーストを製造する段階と、上記内部電極と電気的に連結されるように上記外部電極用導電性ペーストを上記セラミック本体の端部に塗布して第１の外部電極を形成する段階と、上記第１の外部電極上にエポキシ樹脂を含む第２の外部電極を形成する段階と、上記セラミック本体を焼成して外部電極を形成する段階と、を含み、上記セラミック本体の長さ方向において、上記外部電極の総長さをＬ、上記第２の外部電極の長さをＥとするとき、０．０５≦Ｅ／Ｌ≦０．３を満足する積層セラミック電子部品の製造方法を提供する。

上記第３又は第４の端面上に形成された上記第１の外部電極の平均厚さは１０μｍ以下であることができる。

上記第１及び第２の主面上に形成された上記第１の外部電極の平均厚さは２から１０μｍであることができる。

上記第２の外部電極の平均厚さは５から１５μｍであることができる。

上記第２の外部電極はディッピング（ｄｉｐｐｉｎｇ）法により形成されることができる。

本発明によると、メッキ液の内部電極への浸透を抑制することにより外部電極の薄層化の場合にも信頼性に優れた高容量の積層セラミック電子部品の具現が可能となる。

本発明の一実施形態による積層セラミックキャパシタを概略的に示す斜視図である。 図１のＢ‐Ｂ'線に沿う断面図である。 図２のＡ領域の拡大図である。 本発明の他の実施形態による積層セラミックキャパシタの製造工程図である。

以下では、添付の図面を参照して本発明の好ましい実施形態について説明する。しかし、本発明の実施形態は様々な他の形態に変形されることができ、本発明の範囲は以下で説明する実施形態に限定されない。また、本発明の実施形態は、当該技術分野で平均的な知識を有する者に本発明をより完全に説明するために提供されるものである。したがって、図面における要素の形状及び大きさなどはより明確な説明のために誇張されることがある。

図１は本発明の一実施形態による積層セラミックキャパシタを概略的に示す斜視図であり、図２は図１のＢ‐Ｂ'線に沿う断面図であり、図３は図２のＡ領域の拡大図である。

図１から図３を参照すると、本発明の一実施形態による積層セラミック電子部品は、誘電体層１を含み、上記誘電体層１の積層方向に互いに対向する第１及び第２の主面、上記第１及び第２の主面を連結し、互いに対向する長さ方向の第３、第４の端面及び幅方向の第５、第６の側面を有するセラミック本体１０と、上記セラミック本体１０内で上記誘電体層１を介して互いに対向するように配置される内部電極２１、２２と、上記内部電極２１、２２と電気的に連結された外部電極３１、３２と、を含み、上記外部電極３１、３２は、上記セラミック本体の長さ‐厚さ方向の断面において、上記第３又は第４の端面から第１及び第２の主面までに形成された第１の外部電極３１ａ、３２ａと、上記第１の外部電極３１ａ、３２ａ上に形成され、上記第３又は第４の端面から第１及び第２の主面までに形成され、且つ上記第１の外部電極３１ａ、３２ａが第１及び第２の主面上に形成された長さよりも小さい長さを有しエポキシ樹脂を含む第２の外部電極３１ｂ、３２ｂと、を含むことができる。

上記第１及び第２の内部電極２１、２２は一端が上記セラミック本体の第３及び第４の端面に交互に露出されることができる。

上記第３又は第４の端面上に形成された上記第１の外部電極３１ａ、３２ａの平均厚さｔ_１は１０μｍ以下であることができる。

上記第１及び第２の主面上に形成された上記第１の外部電極３１ａ、３２ａの平均厚さｔ_２は２から１０μｍであることができる。

上記第２の外部電極３１ｂ、３２ｂの平均厚さｔ_３は５から１５μｍであることができる。

上記第１の外部電極３１ａ、３２ａは全重量に対して６０重量％以下の導電性金属を含むことができ、上記導電性金属は銅（Ｃｕ）、ニッケル（Ｎｉ）、銀（Ａｇ）及び銀‐パラジウム（Ａｇ‐Ｐｄ）からなる群から選択された一つ以上であることができる。

上記セラミック本体１０の長さ方向において、上記外部電極３１、３２の総長さをＬ、上記第２の外部電極３１ｂ、３２ｂの長さをＥとするとき、０．０５≦Ｅ／Ｌ≦０．３を満足することができる。

上記外部電極３１、３２上にはメッキ層がさらに形成されることができる。

以下、本発明の一実施形態による積層セラミック電子部品を説明するにあたり、特に、積層セラミックキャパシタを例に挙げて説明するが、これに制限されるものではない。

上記セラミック本体１０は六面体の形状を有することができる。本実施形態では、積層方向の端面を第１の主面Ｔｆ及び第２の主面Ｂｆ、長さ方向の端面を第３及び第４の端面Ｓｆ１、Ｓｆ２及び幅方向の端面を第５及び第６の側面Ｌｆ１、Ｌｆ２と定義する。

一方、本実施形態の積層セラミックキャパシタにおいて、「長さ方向」は図１の「Ｌ方向」、「幅方向」は「Ｗ方向」、「厚さ方向」は「Ｔ方向」と定義する。ここで、「厚さ方向」は誘電体層を積み上げる方向、即ち、「積層方向」と同一の概念として用いることができる。

本発明の一実施形態によると、上記誘電体層１を形成する原料は十分な静電容量が得られるものであれば特に制限されず、例えば、チタン酸バリウム（ＢａＴｉＯ_３）粉末であることができる。

上記誘電体層１を形成する材料はチタン酸バリウム（ＢａＴｉＯ_３）などのパウダーに本発明の目的に応じて多様なセラミック添加剤、有機溶剤、可塑剤、結合剤、分散剤などが添加されたものであることができる。

上記内部電極２１、２２を形成する材料は特に制限されず、例えば、銀（Ａｇ）、鉛（Ｐｂ）、白金（Ｐｔ）、ニッケル（Ｎｉ）及び銅（Ｃｕ）のうち一つ以上の物質からなる導電性ペーストを用いて形成されることができる。

本発明の一実施形態による積層セラミックキャパシタは上記内部電極２１、２２と電気的に連結された外部電極３１、３２を含むことができる。

上記外部電極３１、３２は静電容量形成のために上記内部電極２１、２２と電気的に連結されることができる。

また、上記外部電極３１、３２の形成位置は上記内部電極２１、２２と電気的に連結されることができれば特に制限されない。例えば、図２のように、図１のＢ‐Ｂ'線に沿う断面において、上記外部電極のうち一つの外部電極３１は上記セラミック本体１０の第１及び第２の主面と第３の端面に、他の外部電極３２は第１及び第２の主面と第４の端面にそれぞれ形成されることができる。

本発明の一実施形態によると、上記外部電極３１、３２は、上記セラミック本体の長さ‐厚さ方向の断面において、上記第３又は第４の端面から第１及び第２の主面までに形成された第１の外部電極３１ａ、３２ａと、上記第１の外部電極３１ａ、３２ａ上に形成され、上記第３又は第４の端面から第１及び第２の主面までに形成され、且つ上記第１の外部電極３１ａ、３２ａが第１及び第２の主面上に形成された長さよりも小さい長さを有しエポキシ樹脂を含む第２の外部電極３１ｂ、３２ｂと、を含むことができる。

上記第１の外部電極３１ａ、３２ａは内部電極と同じ材質の導電性物質で形成されることができるが、これに制限されず、例えば、銅（Ｃｕ）、ニッケル（Ｎｉ）、銀（Ａｇ）及び銀‐パラジウム（Ａｇ‐Ｐｄ）からなる群から選択された一つ以上であることができる。

また、上記第１の外部電極３１ａ、３２ａは特に制限されず、全重量に対して６０重量％以下の導電性金属を含むことができる。

上記第１の外部電極３１ａ、３２ａは上記導電性金属粉末にガラスフリットを添加して製造された導電性ペーストを塗布した後に焼成することにより形成されることができる。

また、上記第１の外部電極３１ａ、３２ａは特に制限されず、例えば、上記セラミック本体１０の一面でアーク（ａｒｃ）防止ギャップを形成するように配置されることができる。

上記第２の外部電極３１ｂ、３２ｂは上記セラミック本体１０の長さ‐厚さ方向の断面において、上記第１の外部電極３１ａ、３２ａ上に形成され、上記第３又は第４の端面から第１及び第２の主面までに形成され、且つ上記第１の外部電極３１ａ、３２ａが第１及び第２の主面上に形成された長さよりも小さい長さを有することができる。

また、上記第２の外部電極３１ｂ、３２ｂは特に制限されず、例えば、エポキシ樹脂を含むことができる。

上記のように第１の外部電極３１ａ、３２ａ上に第２の外部電極３１ｂ、３２ｂが形成されることにより、メッキ液の内部電極への浸透を抑制して外部電極の薄層化の場合にも信頼性に優れた高容量の積層セラミック電子部品を具現することができる。

具体的には、上記第１の外部電極３１ａ、３２ａは静電容量形成のために上記内部電極２１、２２と電気的に連結され、上記第２の外部電極３１ｂ、３２ｂは上記第１の外部電極３１ａ、３２ａ上に形成されるため、上記第２の外部電極３１ｂ、３２ｂ上にメッキ層を形成するときにメッキ液の内部電極への浸透を抑制することができる。

但し、上記第２の外部電極３１ｂ、３２ｂは上記外部電極３１、３２の厚さの偏差を考慮して上記第１の外部電極３１ａ、３２ａが第１及び第２の主面上に形成された長さよりも小さい長さを有するように形成されることができる。

具体的には、上記第２の外部電極３１ｂ、３２ｂの上記第１及び第２の主面上に形成された長さは特に制限されず、発明の目的の具現により適した長さが設定されることができる。

図２を参照すると、上記セラミック本体１０の長さ方向において、上記外部電極３１、３２の総長さをＬ、上記第２の外部電極３１ｂ、３２ｂの長さをＥとするとき、０．０５≦Ｅ／Ｌ≦０．３を満足することができる。

即ち、上記外部電極の総長さと第２の外部電極の長さとが０．０５≦Ｅ／Ｌ≦０．３を満足するように調節することにより、メッキ液の浸透を防止すると共に、外部電極の厚さを均一に維持することができる。

上記Ｅ／Ｌの値が０．０５未満の場合は外部電極の厚さが薄い部位にメッキ液が浸透する可能性があるため、信頼性に問題が発生することもある。

一方、上記Ｅ／Ｌの値が０．３を超える場合は外部電極の厚さが厚くなりすぎて超小型の積層セラミックキャパシタを具現することができないという問題がある。

一方、本発明の一実施形態によると、上記第３又は第４の端面上に形成された上記第１の外部電極３１ａ、３２ａの平均厚さｔ_１は特に制限されず、例えば、１０μｍ以下であることができる。

上記第３又は第４の端面上に形成された上記第１の外部電極３１ａ、３２ａの平均厚さｔ_１は静電容量形成のために上記内部電極２１、２２と電気的に連結されることができる程度であれば特に制限されない。

上記第３又は第４の端面上に形成された上記第１の外部電極３１ａ、３２ａの平均厚さｔ_１が１０μｍを超える場合は上記第１の外部電極３１ａ、３２ａ上に形成される第２の外部電極３１ｂ、３２ｂの形成厚さが薄くなるか又は外部電極の全厚さが厚くなる問題が発生する可能性がある。

一方、上記第１及び第２の主面上に形成された上記第１の外部電極３１ａ、３２ａの平均厚さｔ_２は２から１０μｍであることができる。

上記第１及び第２の主面上に形成された上記第１の外部電極３１ａ、３２ａの平均厚さｔ_２が２μｍ未満の場合は厚さが小さすぎて外部電極の全厚さが不均一な可能性がある。

上記第１及び第２の主面上に形成された上記第１の外部電極３１ａ、３２ａの平均厚さｔ_２が１０μｍを超える場合は厚さが厚くなりすぎて超小型の積層セラミックキャパシタを具現することができない。

上記第１の外部電極３１ａ、３２ａ上に形成される上記第２の外部電極３１ｂ、３２ｂの平均厚さｔ_３は５から１５μｍであることができるが、これに制限されるものではない。

本発明の一実施形態によると、上記第２の外部電極３１ｂ、３２ｂの平均厚さｔ_３が５から１５μｍの範囲となるように調節することにより、外部電極の厚さを一定に調節する共にメッキ液の内部電極への浸透を抑制することができる。

上記第２の外部電極３１ｂ、３２ｂの平均厚さｔ_３が５μｍ未満の場合はメッキ液が内部電極に浸透する可能性があり、信頼性が問題となる可能性がある。

上記第２の外部電極３１ｂ、３２ｂの平均厚さｔ_３が１５μｍを超える場合は外部電極の全厚さが厚くなって超小型の積層セラミックキャパシタの具現が困難となる。

上記第１の外部電極３１ａ、３２ａ及び第２の外部電極３１ｂ、３２ｂの平均厚さは図２のようにセラミック本体１０の長さ‐厚さ方向の断面のイメージを走査電子顕微鏡（ＳＥＭ、Ｓｃａｎｎｉｎｇ Ｅｌｅｃｔｒｏｎ Ｍｉｃｒｏｓｃｏｐｅ）でスキャンして測定することができる。

例えば、図２のようにセラミック本体１０の幅（Ｗ）方向の中央部に沿う長さ及び厚さ（Ｌ‐Ｔ）方向の断面を走査電子顕微鏡（ＳＥＭ、Ｓｃａｎｎｉｎｇ Ｅｌｅｃｔｒｏｎ Ｍｉｃｒｏｓｃｏｐｅ）でスキャンしたイメージにおいて上記第１の外部電極３１ａ、３２ａ及び第２の外部電極３１ｂ、３２ｂに対してセラミック本体の厚さ方向に等間隔の３０箇所の厚さを測定して平均値を測定することができる。

本発明の他の実施形態による積層セラミック電子部品は、誘電体層１を含み、上記誘電体層１の積層方向に互いに対向する第１及び第２の主面、上記第１及び第２の主面を連結し、互いに対向する長さ方向の第３、第４の端面及び幅方向の第５、第６の側面を有するセラミック本体１０と、上記セラミック本体１０内で上記誘電体層１を介して互いに対向するように配置される内部電極２１、２２と、上記内部電極２１、２２と電気的に連結される外部電極３１、３２と、を含み、上記外部電極３１、３２は、上記セラミック本体１０の長さ‐厚さ方向の断面において、上記第３又は第４の端面から第１及び第２の主面までに形成された第１の外部電極３１ａ、３２ａと、上記第１の外部電極３１ａ、３２ａ上に形成されエポキシ樹脂を含む第２の外部電極３１ｂ、３２ｂと、を含み、上記セラミック本体１０の長さ方向において、上記外部電極３１、３２の総長さをＬ、上記第２の外部電極３１ｂ、３２ｂの長さをＥとするとき、０．０５≦Ｅ／Ｌ≦０．３を満足することができる。

本発明の他の実施形態による積層セラミック電子部品は上記外部電極の総長さと第２の外部電極の長さの比を除いては上述した本発明の一実施形態による積層セラミック電子部品の特徴と同一であるため、ここでは省略する。

図４は、本発明の他の実施形態による積層セラミックキャパシタの製造工程図である。

図４を参照すると、本発明の他の実施形態による積層セラミック電子部品の製造方法は誘電体層及び上記誘電体層を介して互いに対向するように配置される複数の内部電極を含むセラミック本体を設ける段階と、導電性金属を含む外部電極用導電性ペーストを製造する段階と、上記内部電極と電気的に連結されるように上記外部電極用導電性ペーストを上記セラミック本体の端部に塗布して第１の外部電極を形成する段階と、上記第１の外部電極上にエポキシ樹脂を含む第２の外部電極を形成する段階と、上記セラミック本体を焼成して外部電極を形成する段階と、を含み、上記セラミック本体の長さ方向において、上記外部電極の総長さをＬ、上記第２の外部電極の長さをＥとするとき、０．０５≦Ｅ／Ｌ≦０．３を満足することができる。

以下、本発明の他の実施形態による積層セラミック電子部品の製造方法を説明するにあたり、特に、積層セラミックキャパシタを例に挙げて説明するが、これに制限されるものではない。

なお、上述した本発明の一実施形態による積層セラミック電子部品の特徴と重複する部分についてはその説明を省略する。

本実施例による積層セラミックキャパシタは下記のような段階で製造されることができる。

まず、チタン酸バリウム（ＢａＴｉＯ_３）などのパウダーを含んで形成されたスラリーをキャリアフィルム（Ｃａｒｒｉｅｒ ｆｉｌｍ）上に塗布し乾燥して複数のセラミックグリーンシートを製造し、これにより、誘電体層を形成した。

上記複数のセラミックグリーンシートの厚さは焼成後の誘電体層の平均厚さが１．０μｍとなるように設定されることができる。

次に、ニッケル粒子の平均サイズが０．０５から０．２μｍの内部電極用導電性ペーストを製造した。

上記グリーンシート上に上記内部電極用導電性ペーストをスクリーン印刷工法で塗布して内部電極を形成した後、上記グリーンシートを積層して積層体を製造した。

以後、圧着、切断して１００５規格のサイズ（Ｓｉｚｅ）のチップ（長さ×幅×厚さ：１．０ｍｍ×０．５ｍｍ×０．５ｍｍ）を製造し、上記チップをＨ_２０．１％以下の還元雰囲気の温度１０５０〜１２００℃で焼成することにより、セラミック本体を製造することができる。

次に、導電性金属を含む外部電極用導電性ペーストを製造し、上記内部電極と電気的に連結されるように上記外部電極用導電性ペーストを上記セラミック本体の端部に塗布して第１の外部電極を形成することができる。

上記第１の外部電極は上記セラミック本体の両端部を上記外部電極用導電性ペーストにディッピング（ｄｉｐｐｉｎｇ）することにより製造されることができるが、これに制限されず、多様な方法で製作されることができる。

上記第１の外部電極は上記セラミック本体の第３又は第４の端面上に形成された平均厚さが１０μｍ以下となるように調節することができる。上記厚さの調節は特に制限されず、形成された第１の外部電極部分を削りだす方法が適用されることもできる。

次に、上記第１の外部電極上にエポキシ樹脂を含む第２の外部電極を形成することができる。

上記第２の外部電極の形成方法は上記第１の外部電極の形成方法と同じ方法により、特に、ディッピング（ｄｉｐｐｉｎｇ）法により行われることもできる。

最後に、上記第２の外部電極上にメッキなどの工程を経て積層セラミックキャパシタを設けることができる。

本発明の他の実施形態による積層セラミック電子部品の製造方法により製造された積層セラミック電子部品は、メッキ液の内部電極への浸透を抑制することにより外部電極の薄層化の場合にも信頼性に優れるという効果がある。

以上、本発明の実施形態について詳細に説明したが、本発明の権利範囲はこれに限定されず、特許請求の範囲に記載された本発明の技術的思想から外れない範囲内で多様な修正及び変形が可能であるということは、当技術分野の通常の知識を有するものには明らかである。
［項目１］
誘電体層を含み、前記誘電体層の積層方向に互いに対向する第１及び第２の主面、前記第１及び第２の主面を連結し、互いに対向する長さ方向の第３、第４の端面及び幅方向の第５、第６の側面を有するセラミック本体と、
前記セラミック本体内で前記誘電体層を介して互いに対向するように配置される内部電極と、
前記内部電極と電気的に連結された外部電極と
を含み、
前記外部電極は、前記セラミック本体の長さ‐厚さ方向の断面において、前記第３又は第４の端面から第１及び第２の主面までに形成された第１の外部電極と、前記第１の外部電極上に形成され、前記第３又は第４の端面から第１及び第２の主面までに形成され、且つ前記第１の外部電極が第１及び第２の主面上に形成された長さよりも小さい長さを有しエポキシ樹脂を含む第２の外部電極と、を含む、積層セラミック電子部品。
［項目２］
前記第３又は第４の端面上に形成された前記第１の外部電極の平均厚さは１０μｍ以下である、項目１に記載の積層セラミック電子部品。
［項目３］
前記第１及び第２の主面上に形成された前記第１の外部電極の平均厚さは２から１０μｍである、項目１に記載の積層セラミック電子部品。
［項目７］
前記セラミック本体の長さ方向において、前記外部電極の総長さをＬ、前記第２の外部電極の長さをＥとするとき、０．０５≦Ｅ／Ｌ≦０．３を満足する、項目１に記載の積層セラミック電子部品。
［項目９］
誘電体層を含み、前記誘電体層の積層方向に互いに対向する第１及び第２の主面、前記第１及び第２の主面を連結し、互いに対向する長さ方向の第３、第４の端面及び幅方向の第５、第６の側面を有するセラミック本体と、
前記セラミック本体内で前記誘電体層を介して互いに対向するように配置される内部電極と、
前記内部電極と電気的に連結される外部電極と
を含み、
前記外部電極は、前記セラミック本体の長さ‐厚さ方向の断面において、前記第３又は第４の端面から第１及び第２の主面までに形成された第１の外部電極と、前記第１の外部電極上に形成されエポキシ樹脂を含む第２の外部電極と、を含み、前記セラミック本体の長さ方向において、前記外部電極の総長さをＬ、前記第２の外部電極の長さをＥとするとき、０．０５≦Ｅ／Ｌ≦０．３を満足する、積層セラミック電子部品。
［項目１４］
誘電体層及び前記誘電体層を介して互いに対向するように配置される複数の内部電極を含むセラミック本体を設ける段階と、
導電性金属を含む外部電極用導電性ペーストを製造する段階と、
前記内部電極と電気的に連結されるように前記外部電極用導電性ペーストを前記セラミック本体の端部に塗布して第１の外部電極を形成する段階と、
前記第１の外部電極上にエポキシ樹脂を含む第２の外部電極を形成する段階と、
前記セラミック本体を焼成して外部電極を形成する段階と
を含み、
前記セラミック本体の長さ方向において、前記外部電極の総長さをＬ、前記第２の外部電極の長さをＥとするとき、０．０５≦Ｅ／Ｌ≦０．３を満足する、積層セラミック電子部品の製造方法。
［項目１５］
前記第３又は第４の端面上に形成された前記第１の外部電極の平均厚さは１０μｍ以下である、項目１４に記載の積層セラミック電子部品の製造方法。
［項目１６］
前記第１及び第２の主面上に形成された前記第１の外部電極の平均厚さは２から１０μｍである、項目１４に記載の積層セラミック電子部品の製造方法。

１ 誘電体層
１０ セラミック本体
２１、２２ 内部電極
３１、３２ 外部電極
３１ａ、３２ａ 第１の外部電極
３１ｂ、３２ｂ 第２の外部電極
Ｌ 外部電極の総長さ
Ｅ 第２の外部電極の長さ

Claims (19)

1. 誘電体層を含み、前記誘電体層の積層方向において対向する一対の主面、及び前記一対の主面を連結するとともに前記積層方向に垂直な方向において対向する一対の端面を有するセラミック本体と、
   前記セラミック本体内で前記誘電体層を介して互いに対向するように配置される内部電極と、
   前記一対の端面の少なくとも一方に設けられて前記内部電極と電気的に連結された外部電極と
   を備え、
   前記外部電極は、対応する端面から前記一対の主面まで延びる第１の外部電極及び第２の外部電極を有し、
   前記第２の外部電極は、前記第１の外部電極上に形成され、且つエポキシ樹脂を含み、
   前記対応する端面に垂直な断面における前記一対の主面上においては、前記第２の外部電極よりも前記第１の外部電極の方が長い電極長を有する、積層セラミック電子部品。
2. 前記一対の端面上の前記第１の外部電極の平均厚さは１０μｍ以下である、請求項１に記載の積層セラミック電子部品。
3. 前記一対の主面上の前記第１の外部電極の平均厚さは２から１０μｍである、請求項１または２に記載の積層セラミック電子部品。
4. 前記第２の外部電極の平均厚さは５から１５μｍである、請求項１から３の何れか１項に記載の積層セラミック電子部品。
5. 前記第１の外部電極は全重量に対して６０重量％以下の導電性金属を含む、請求項１から４の何れか１項に記載の積層セラミック電子部品。
6. 前記導電性金属は銅（Ｃｕ）、ニッケル（Ｎｉ）、銀（Ａｇ）及び銀‐パラジウム（Ａｇ‐Ｐｄ）からなる群から選択された一つ以上である、請求項５に記載の積層セラミック電子部品。
7. 前記積層方向に垂直な方向において、前記外部電極の総長をＬ、前記第２の外部電極の長さをＥとするとき、０．０５≦Ｅ／Ｌ≦０．３を満足する、請求項１から６の何れか１項に記載の積層セラミック電子部品。
8. 前記外部電極上にはメッキ層がさらに形成される、請求項１から７の何れか１項に記載の積層セラミック電子部品。
9. 誘電体層を含み、前記誘電体層の積層方向において対向する一対の主面、及び前記一対の主面を連結するとともに前記積層方向に垂直な方向において対向する一対の端面を有するセラミック本体と、
   前記セラミック本体内で前記誘電体層を介して互いに対向するように配置される内部電極と、
   前記一対の端面の少なくとも一方に設けられて前記内部電極と電気的に連結された外部電極と
   を備え、
   前記外部電極は、対応する端面から前記一対の主面まで延びる第１の外部電極及び第２の外部電極を有し、
   前記第２の外部電極は、前記第１の外部電極上に形成され、且つエポキシ樹脂を含み、
   前記セラミック本体の前記積層方向に垂直な方向において、前記外部電極の総長をＬ、前記第２の外部電極の長さをＥとするとき、０．０５≦Ｅ／Ｌ≦０．３を満足する、積層セラミック電子部品。
10. 前記一対の端面上の前記第１の外部電極の平均厚さは１０μｍ以下である、請求項９に記載の積層セラミック電子部品。
11. 前記一対の主面上の前記第１の外部電極の平均厚さは２から１０μｍである、請求項９または１０に記載の積層セラミック電子部品。
12. 前記第２の外部電極の平均厚さは５から１５μｍである、請求項９から１１の何れか１項に記載の積層セラミック電子部品。
13. 前記第１の外部電極は全重量に対して６０重量％以下の導電性金属を含む、請求項９から１２の何れか１項に記載の積層セラミック電子部品。
14. 前記セラミック本体は、前記一対の主面を連結するとともに、前記積層方向に垂直な方向とは異なる方向において対向する一対の側面をさらに有する請求項１から１３の何れか１項に記載の積層セラミック電子部品。
15. 誘電体層及び前記誘電体層を介して互いに対向するように配置される複数の内部電極を含むセラミック本体を設ける段階と、
    導電性金属を含む外部電極用導電性ペーストを製造する段階と、
    前記内部電極と電気的に連結されるように前記外部電極用導電性ペーストを前記セラミック本体の端部に塗布して第１の外部電極を形成する段階と、
    前記第１の外部電極上にエポキシ樹脂を含む第２の外部電極を形成する段階と、
    前記セラミック本体を焼成して外部電極を形成する段階と
    を含み、
    前記誘電体層及び前記内部電極の積層方向に垂直な方向において、前記外部電極の総長をＬ、前記第２の外部電極の長さをＥとするとき、０．０５≦Ｅ／Ｌ≦０．３を満足する、積層セラミック電子部品の製造方法。
16. 前記端部上に形成された前記第１の外部電極の平均厚さは１０μｍ以下である、請求項１５に記載の積層セラミック電子部品の製造方法。
17. 前記積層方向において互いに対向する一対の主面上に形成された前記第１の外部電極の平均厚さは２から１０μｍである、請求項１５または１６に記載の積層セラミック電子部品の製造方法。
18. 前記第２の外部電極の平均厚さは５から１５μｍである、請求項１５から１７の何れか１項に記載の積層セラミック電子部品の製造方法。
19. 前記第２の外部電極はディッピング（ｄｉｐｐｉｎｇ）法により形成される、請求項１５から１８の何れか１項に記載の積層セラミック電子部品の製造方法。

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