KR102061507B1 - 적층 세라믹 전자부품 및 적층 세라믹 전자부품 실장 기판 - Google Patents

적층 세라믹 전자부품 및 적층 세라믹 전자부품 실장 기판 Download PDF

Info

Publication number
KR102061507B1
KR102061507B1 KR1020130062511A KR20130062511A KR102061507B1 KR 102061507 B1 KR102061507 B1 KR 102061507B1 KR 1020130062511 A KR1020130062511 A KR 1020130062511A KR 20130062511 A KR20130062511 A KR 20130062511A KR 102061507 B1 KR102061507 B1 KR 102061507B1
Authority
KR
South Korea
Prior art keywords
ceramic body
width
multilayer ceramic
electronic component
internal electrodes
Prior art date
Application number
KR1020130062511A
Other languages
English (en)
Other versions
KR20140141134A (ko
Inventor
이기용
오대복
강성형
최재헌
Original Assignee
삼성전기주식회사
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by 삼성전기주식회사 filed Critical 삼성전기주식회사
Priority to KR1020130062511A priority Critical patent/KR102061507B1/ko
Priority to JP2013163897A priority patent/JP2014236215A/ja
Priority to US13/966,260 priority patent/US9129746B2/en
Publication of KR20140141134A publication Critical patent/KR20140141134A/ko
Application granted granted Critical
Publication of KR102061507B1 publication Critical patent/KR102061507B1/ko

Links

Images

Classifications

    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01G—CAPACITORS; CAPACITORS, RECTIFIERS, DETECTORS, SWITCHING DEVICES OR LIGHT-SENSITIVE DEVICES, OF THE ELECTROLYTIC TYPE
    • H01G4/00—Fixed capacitors; Processes of their manufacture
    • H01G4/002—Details
    • H01G4/005—Electrodes
    • H01G4/012—Form of non-self-supporting electrodes
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01G—CAPACITORS; CAPACITORS, RECTIFIERS, DETECTORS, SWITCHING DEVICES OR LIGHT-SENSITIVE DEVICES, OF THE ELECTROLYTIC TYPE
    • H01G4/00—Fixed capacitors; Processes of their manufacture
    • H01G4/002—Details
    • H01G4/228—Terminals
    • H01G4/232—Terminals electrically connecting two or more layers of a stacked or rolled capacitor
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01G—CAPACITORS; CAPACITORS, RECTIFIERS, DETECTORS, SWITCHING DEVICES OR LIGHT-SENSITIVE DEVICES, OF THE ELECTROLYTIC TYPE
    • H01G4/00—Fixed capacitors; Processes of their manufacture
    • H01G4/30—Stacked capacitors
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01G—CAPACITORS; CAPACITORS, RECTIFIERS, DETECTORS, SWITCHING DEVICES OR LIGHT-SENSITIVE DEVICES, OF THE ELECTROLYTIC TYPE
    • H01G4/00—Fixed capacitors; Processes of their manufacture
    • H01G4/002—Details
    • H01G4/018—Dielectrics
    • H01G4/06—Solid dielectrics
    • H01G4/08—Inorganic dielectrics
    • H01G4/12—Ceramic dielectrics
    • H—ELECTRICITY
    • H05—ELECTRIC TECHNIQUES NOT OTHERWISE PROVIDED FOR
    • H05K—PRINTED CIRCUITS; CASINGS OR CONSTRUCTIONAL DETAILS OF ELECTRIC APPARATUS; MANUFACTURE OF ASSEMBLAGES OF ELECTRICAL COMPONENTS
    • H05K2201/00—Indexing scheme relating to printed circuits covered by H05K1/00
    • H05K2201/10—Details of components or other objects attached to or integrated in a printed circuit board
    • H05K2201/10007—Types of components
    • H05K2201/10015—Non-printed capacitor
    • H—ELECTRICITY
    • H05—ELECTRIC TECHNIQUES NOT OTHERWISE PROVIDED FOR
    • H05K—PRINTED CIRCUITS; CASINGS OR CONSTRUCTIONAL DETAILS OF ELECTRIC APPARATUS; MANUFACTURE OF ASSEMBLAGES OF ELECTRICAL COMPONENTS
    • H05K2201/00—Indexing scheme relating to printed circuits covered by H05K1/00
    • H05K2201/10—Details of components or other objects attached to or integrated in a printed circuit board
    • H05K2201/10613—Details of electrical connections of non-printed components, e.g. special leads
    • H05K2201/10621—Components characterised by their electrical contacts
    • H05K2201/10636—Leadless chip, e.g. chip capacitor or resistor
    • H—ELECTRICITY
    • H05—ELECTRIC TECHNIQUES NOT OTHERWISE PROVIDED FOR
    • H05K—PRINTED CIRCUITS; CASINGS OR CONSTRUCTIONAL DETAILS OF ELECTRIC APPARATUS; MANUFACTURE OF ASSEMBLAGES OF ELECTRICAL COMPONENTS
    • H05K3/00—Apparatus or processes for manufacturing printed circuits
    • H05K3/30—Assembling printed circuits with electric components, e.g. with resistor
    • H05K3/32—Assembling printed circuits with electric components, e.g. with resistor electrically connecting electric components or wires to printed circuits
    • H05K3/34—Assembling printed circuits with electric components, e.g. with resistor electrically connecting electric components or wires to printed circuits by soldering
    • H05K3/341—Surface mounted components
    • H05K3/3431—Leadless components
    • H05K3/3442—Leadless components having edge contacts, e.g. leadless chip capacitors, chip carriers
    • Y—GENERAL TAGGING OF NEW TECHNOLOGICAL DEVELOPMENTS; GENERAL TAGGING OF CROSS-SECTIONAL TECHNOLOGIES SPANNING OVER SEVERAL SECTIONS OF THE IPC; TECHNICAL SUBJECTS COVERED BY FORMER USPC CROSS-REFERENCE ART COLLECTIONS [XRACs] AND DIGESTS
    • Y02—TECHNOLOGIES OR APPLICATIONS FOR MITIGATION OR ADAPTATION AGAINST CLIMATE CHANGE
    • Y02P—CLIMATE CHANGE MITIGATION TECHNOLOGIES IN THE PRODUCTION OR PROCESSING OF GOODS
    • Y02P70/00—Climate change mitigation technologies in the production process for final industrial or consumer products
    • Y02P70/50—Manufacturing or production processes characterised by the final manufactured product

Abstract

본 발명의 일 실시형태는 유전체층을 포함하며 두께 방향으로 마주보는 제1 및 제2 주면, 길이 방향으로 마주보는 제1 및 제2 단면 및 폭 방향으로 마주보는 제1 및 제2 측면을 갖는 육면체 형상의 세라믹 본체; 상기 세라믹 본체 내에서 상기 유전체층을 사이에 두고 상기 제1 및 제2 단면을 통해 번갈아 노출되도록 배치된 복수의 제1 및 제2 내부 전극; 및 상기 제1 및 제2 내부 전극과 각각 전기적으로 연결되며 상기 제1 및 제2 단면에 형성된 제1 및 제2 머리부를 포함하는 제1 및 제2 외부전극; 을 포함하며, 상기 제1 및 제2 머리부의 폭은 상기 세라믹 본체의 폭보다 좁고, 상기 세라믹 본체의 길이를 L, 폭을 W, 두께를 T라 할 때, T/W 〉1.0을 만족하는 적층 세라믹 전자부품을 제공할 수 있다.

Description

적층 세라믹 전자부품 및 적층 세라믹 전자부품 실장 기판{Multi-layered ceramic electronic part and board for mounting the same}
본 발명은 적층 세라믹 전자부품 및 적층 세라믹 전자부품이 실장된 기판에 관한 것이다.
최근, 전자 제품들의 소형화 추세에 따라, 적층 세라믹 전자 부품 역시 소형화되고, 대용량화될 것이 요구되고 있다.
이에 따라 유전체와 내부전극의 박막화, 다층화가 다양한 방법으로 시도되고 있으며, 근래에는 유전체층의 두께는 얇아지면서 적층수가 증가하는 적층 세라믹 전자 부품들이 제조되고 있다.
상기 적층 세라믹 전자부품의 소형화가 가능하고, 유전체와 내부전극의 박막화가 가능하면서 고용량화 구현을 위해 적층수를 증가시킬 수 있게 되었다.
상기 적층 세라믹 전자부품의 소형화가 가능하고, 유전체와 내부전극의 박막화가 가능하면서 고용량화 구현을 위해 적층수를 증가시킬 수 있게 되었다.
상기와 같이, 적층 세라믹 전자부품의 소형화가 가능하고, 적층수가 증가함에 따라 적층 세라믹 전자부품은 폭에 비하여 두께가 더 증가한 형태로 제작이 가능하여 높은 용량 구현은 가능하나, 기판에 실장시 칩이 쓰러져 불량이 빈번히 발생하는 문제가 있다.
따라서, 적층 세라믹 전자부품이 고용량을 구현하면서도 기판에 실장시 쓰러짐 불량 및 쇼트 불량을 막아 신뢰성을 개선시킬 수 있는 연구는 여전히 필요한 실정이다.
일본공개특허공보 2005-129802
본 발명은 적층 세라믹 전자부품 및 적층 세라믹 전자부품이 실장된 기판을 제공하고자 한다.
본 발명의 일 실시형태는 유전체층을 포함하며 두께 방향으로 마주보는 제1 및 제2 주면, 길이 방향으로 마주보는 제1 및 제2 단면 및 폭 방향으로 마주보는 제1 및 제2 측면을 갖는 육면체 형상의 세라믹 본체; 상기 세라믹 본체 내에서 상기 유전체층을 사이에 두고 상기 제1 및 제2 단면을 통해 번갈아 노출되도록 배치된 복수의 제1 및 제2 내부 전극; 및 상기 제1 및 제2 내부 전극과 각각 전기적으로 연결되며 상기 제1 및 제2 단면에 형성된 제1 및 제2 머리부를 포함하는 제1 및 제2 외부전극; 을 포함하며, 상기 제1 및 제2 머리부의 폭은 상기 세라믹 본체의 폭보다 좁고, 상기 세라믹 본체의 길이를 L, 폭을 W, 두께를 T라 할 때, T/W 〉1.0을 만족하는 적층 세라믹 전자부품을 제공할 수 있다.
상기 적층 세라믹 전자부품은 상기 세라믹 본체의 폭을 WB, 상기 제1 및 제2 머리부의 폭을 WE라고 할 때, (WB-WE)/(2WB)＜0.45를 만족할 수 있다.
상기 제1 및 제2 외부전극은 상기 세라믹 본체의 제1 및 제2 측면에 형성되지 않을 수 있다.
상기 제1 및 제2 외부전극은 각각 상기 세라믹 본체의 제1 또는 제2 주면에 일면이 노출되도록 매립된 제1 및 제2 밴드부를 더 포함할 수 있다.
상기 적층 세라믹 전자부품은 L/W 〉1.0을 만족할 수 있다.
상기 제1 및 제2 내부전극은 상기 세라믹 본체의 두께 방향으로 적층될 수 있다.
상기 제1 및 제2 내부전극은 상기 세라믹 본체의 폭 방향으로 적층될 수 있다.
상기 유전체층의 평균 두께를 td라 하면, 0.1μm ≤ td ≤ 0.6μm를 만족할 수 있다.
상기 제1 및 제2 내부전극의 두께는 0.6μm 이하일 수 있다.
상기 유전체층의 적층수는 500층 이상인 것을 특징으로 할 수 있다.
본 발명의 다른 일 실시형태는 상부에 제1 및 제2 전극 패드를 갖는 인쇄회로기판; 및 상기 인쇄회로기판 위에 설치된 적층 세라믹 전자부품;을 포함하며, 상기 적층 세라믹 전자부품은 유전체층을 포함하며 두께 방향으로 마주보는 제1 및 제2 주면, 길이 방향으로 마주보는 제1 및 제2 단면 및 폭 방향으로 마주보는 제1 및 제2 측면을 갖는 육면체 형상의 세라믹 본체, 상기 세라믹 본체 내에서 상기 유전체층을 사이에 두고 상기 제1 및 제2 단면을 통해 번갈아 노출되도록 배치된 복수의 제1 및 제2 내부 전극 및 상기 제1 및 제2 내부 전극과 각각 전기적으로 연결되며 상기 제1 및 제2 단면에 형성된 제1 및 제2 머리부를 포함하는 제1 및 제2 외부전극을 포함하고 상기 제1 및 제2 머리부의 폭은 상기 세라믹 본체의 폭보다 좁으며, 상기 세라믹 본체의 길이를 L, 폭을 W, 두께를 T라 할 때, T/W 〉1.0을 만족하는 적층 세라믹 전자부품의 실장 기판을 제공할 수 있다.
상기 적층 세라믹 전자부품은 상기 세라믹 본체의 폭을 WB, 상기 제1 및 제2 머리부의 폭을 WE라고 할 때, (WB-WE)/(2WB)＜0.45를 만족할 수 있다.
상기 제1 및 제2 외부전극은 상기 세라믹 본체의 제1 및 제2 측면에 형성되지 않을 수 있다.
상기 제1 및 제2 외부전극은 각각 상기 세라믹 본체의 제1 또는 제2 주면에 일면이 노출되도록 매립된 제1 및 제2 밴드부를 더 포함할 수 있다.
상기 적층 세라믹 전자부품은 L/W 〉1.0을 만족할 수 있다.
상기 제1 및 제2 내부전극은 상기 세라믹 본체의 두께 방향으로 적층될 수 있다.
상기 제1 및 제2 내부전극은 상기 세라믹 본체의 폭 방향으로 적층될 수 있다.
상기 유전체층의 평균 두께를 td라 하면, 0.1μm ≤ td ≤ 0.6μm를 만족할 수 있다.
상기 제1 및 제2 내부전극의 두께는 0.6μm 이하일 수 있다.
상기 유전체층의 적층수는 500층 이상인 것을 특징으로 할 수 있다.
본 발명이 제공하는 실시형태에 의하면, 고용량이면서 기판 실장 시 쓰러짐 불량 및 쇼트 불량이 개선된 적층 세라믹 전자부품 및 적층 세라믹 전자부품이 실장된 기판을 제공할 수 있다.
도 1은 본 발명 제1 실시형태에 따른 적층 세라믹 전자부품의 일부를 절개하여 개략적으로 나타내는 사시도이다.
도 2는 도 1의 적층 세라믹 전자부품의 W-L 단면을 나타내는 단면도이다.
도 3은 도 1의 적층 세라믹 전자부품의 A-A' 단면을 나타내는 단면도이다.
도 4는 본 발명 제2 실시형태에 따른 적층 세라믹 전자부품의 일부를 절개하여 개략적으로 나타내는 사시도이다.
도 5는 도 4의 적층 세라믹 전자부품의 W-L 단면을 나타내는 단면도이다.
도 6은 도 4의 적층 세라믹 전자부품의 B-B' 단면을 나타내는 단면도이다.
도 7은 본 발명 제1 실시형태에 따른 적층 세라믹 전자부품이 실장된 기판을 개략적으로 나타내는 사시도이다.
도 8은 본 발명 제2 실시형태에 따른 적층 세라믹 전자부품이 실장된 기판을 개략적으로 나타내는 사시도이다.
본 발명의 실시형태는 여러 가지 다른 형태로 변형될 수 있으며, 본 발명의 범위가 이하 설명하는 실시형태로 한정되는 것은 아니다. 또한, 본 발명의 실시형태는 당업계에서 평균적인 지식을 가진 자에게 본 발명을 더욱 완전하게 설명하기 위해서 제공되는 것이다. 따라서, 도면에서의 요소들의 형상 및 크기 등은 보다 명확한 설명을 위해 과장될 수 있으며, 도면상의 동일한 부호로 표시되는 요소는 동일한 요소이다.
이하에서는 본 발명의 실시형태에 따른 적층 세라믹 전자부품을 설명하되, 특히 적층 세라믹 커패시터로 설명하지만 이에 제한되는 것은 아니다.
적층 세라믹 커패시터
이하, 첨부된 도면을 참조하여 본 발명의 바람직한 실시형태를 설명한다.
도 1은 본 발명 제1 실시형태에 따른 적층 세라믹 전자부품의 일부를 절개하여 개략적으로 나타내는 사시도이다.
도 2는 도 1의 적층 세라믹 전자부품의 W-L 단면을 나타내는 단면도이다.
도 1 및 도 2를 참조하면 본 발명의 일 실시형태에 따른 적층 세라믹 전자부품(1)은 유전체층(11)을 포함하며 두께 방향으로 마주보는 제1 및 제2 주면, 길이 방향으로 마주보는 제1 및 제2 단면 및 폭 방향으로 마주보는 제1 및 제2 측면을 갖는 육면체 형상의 세라믹 본체(10); 상기 세라믹 본체 내에서 상기 유전체층(11)을 사이에 두고 상기 제1 및 제2 단면을 통해 번갈아 노출되도록 배치된 복수의 제1 및 제2 내부 전극(21, 22); 및 상기 제1 및 제2 내부 전극과 각각 전기적으로 연결되며 상기 제1 및 제2 단면에 형성된 제1 및 제2 머리부를 포함하는 제1 및 제2 외부전극(31, 32); 을 포함하며, 상기 제1 및 제2 머리부의 폭은 상기 세라믹 본체의 폭보다 좁고, 상기 세라믹 본체의 길이를 L, 폭을 W, 두께를 T라 할 때, T/W 〉1.0을 만족할 수 있다.
상기 세라믹 본체(10)는 특별히 제한되지 않으며, 예를 들어 육면체 형상을 가질 수 있다.
한편, 본 실시 형태(제1 실시형태)의 적층 세라믹 커패시터에 있어서, '길이 방향'은 도 1의 'L' 방향, '폭 방향'은 'W' 방향, '두께 방향'은 'T' 방향으로 정의하기로 한다. 여기서 '두께 방향'은 유전체층을 쌓아 올리는 방향 즉 '적층 방향'과 동일한 개념으로 사용할 수 있다.
본 실시형태에서, 세라믹 본체(10)는 폭 방향으로 서로 대향하는 제1 및 제2 측면, 길이 방향으로 서로 대향하는 제1 및 제2 단면과 두께 방향으로 서로 대향하는 제1 및 제2 주면을 가질 수 있다.
본 발명의 일 실시형태에 따른 적층 세라믹 커패시터(1)는 유전체층(11)을 포함하며, 세라믹 본체(10); 및 상기 세라믹 본체(10) 내에서 상기 유전체층(11)을 사이에 두고 서로 대향하도록 적층되는 제1 및 제2 내부전극(21, 22);을 포함할 수 있다.
또한 상기 세라믹 본체는 실질적인 육면체 형상을 가질 수 있으며, 세라믹 본체의 길이를 L, 폭을 W 및 두께를 T라 할때, T/W 〉1.0을 만족할 수 있다.
상기 제1 및 제2 내부전극(21, 22)은 특별히 제한되지 않으며, 예를 들어, 팔라듐(Pd), 팔라듐-은(Pd-Ag) 합금 등의 귀금속 재료 및 니켈(Ni), 구리(Cu) 중 하나 이상의 물질로 이루어진 도전성 페이스트를 사용하여 형성될 수 있다.
상기 유전체층(11)은 고유전률을 갖는 세라믹 분말, 예를 들어 티탄산바륨(BaTiO3)계 또는 티탄산스트론튬(SrTiO3)계 분말을 포함할 수 있으며, 본 발명이 이에 한정되는 것은 아니다.
한편, 상기 제1 및 제2 내부 전극(21, 22)은 서로 다른 극성을 갖는 한 쌍의 전극으로서, 유전체층(11) 상에 소정의 두께로 도전성 금속을 포함하는 도전성 페이스트를 인쇄하여 형성될 수 있다.
상기 제1 및 제2 내부전극(21, 22)의 소성 후 평균 두께는 정전용량을 형성할 수 있다면 특별히 제한은 없으며, 예를 들어, 0.6 μm 이하일 수 있다.
상기 제1 및 제2 내부전극(21, 22)의 평균 두께는 세라믹 본체(10)의 폭 방향 단면을 주사전자현미경(SEM, Scanning Electron Microscope)으로 이미지를 스캔하여 측정할 수 있다.
예를 들어, 세라믹 본체(10)의 길이(L) 방향의 중앙부에서 절단한 폭 및 두께 방향(W-T) 단면을 주사전자현미경(SEM, Scanning Electron Microscope)로 스캔한 이미지에서 추출된 임의의 내부전극에 대해서, 폭 방향으로 등간격인 30개의 지점에서 그 두께를 측정하여 평균값을 측정할 수 있다.
상기 등간격인 30개의 지점은 제1 및 제2 내부전극(21, 22)이 중첩되는 영역을 의미하는 용량 형성부에서 측정될 수 있다.
또한, 이러한 평균값 측정을 10개 이상의 내부전극으로 확장하여 평균값을 측정하면, 내부전극의 평균 두께를 더욱 일반화할 수 있다.
또한, 상기 제1 및 제2 내부 전극(21, 22)은 유전체층(11)의 적층 방향을 따라 양 단면을 통해 번갈아 노출되도록 형성될 수 있으며, 중간에 배치된 유전체층(11)에 의해 서로 전기적으로 절연될 수 있다.
즉, 제1 및 제2 내부 전극(21, 22)은 세라믹 본체(10)의 양 단면을 통해 번갈아 노출되는 부분을 통해 제1 및 제2 외부 전극(31, 32)과 각각 전기적으로 연결될 수 있다.
따라서, 제1 및 제2 외부 전극(31, 32)에 전압을 인가하면 서로 대향하는 제1 및 제2 내부 전극(21, 22) 사이에 전하가 축적되고, 이때 적층 세라믹 커패시터(1)의 정전 용량은 제1 및 제2 내부 전극(21, 22)의 서로 중첩되는 영역의 면적과 비례하게 된다.
정전 용량 형성을 위해 제1 및 제2 외부전극(31, 32)이 상기 세라믹 본체(10)의 외측에 형성될 수 있으며, 상기 제1 및 제2 내부전극(21, 22)과 전기적으로 연결될 수 있다.
상기 제1 및 제2 외부전극(31, 32)은 내부전극과 동일한 재질의 도전성 물질을 포함하여 형성될 수 있으나 이에 제한되지는 않으며, 예를 들어, 구리(Cu), 은(Ag), 니켈(Ni) 등으로 형성될 수 있다.
상기 제1 및 제2 외부전극(31, 32)은 상기 금속 분말에 글라스 프릿을 첨가하여 마련된 도전성 페이스트를 도포한 후 소성함으로써 형성될 수 있다.
상기 세라믹 본체(10)는 복수의 유전체층(11)을 적층한 다음 소성하여 형성되며, 이러한 세라믹 본체(10)의 형상, 치수 및 유전체층(11)의 적층 수가 본 실시 형태에 도시된 것으로 한정되는 것은 아니다.
또한, 상기 세라믹 본체(10)를 형성하는 복수의 유전체층(11)은 소결된 상태로서, 인접하는 유전체층(11) 사이의 경계는 주사전자현미경(SEM: Scanning Electron Microscope)를 이용하지 않고 확인하기 곤란할 정도로 일체화될 수 있다.
본 발명의 일 실시형태에 따르면, 상기 유전체층(11)의 평균 두께(td)는 적층 세라믹 커패시터(1)의 용량 설계에 맞추어 임의로 변경할 수 있으나, 소성 후 0.1 내지 0.6 μm일 수 있다.
상기 유전체층(11)의 평균 두께(td)는 세라믹 본체(10)의 폭 방향 단면을 주사전자현미경(SEM, Scanning Electron Microscope)으로 이미지를 스캔하여 측정할 수 있다.
예를 들어, 세라믹 본체(10)의 길이(L) 방향의 중앙부에서 절단한 폭 및 두께 방향(W-T) 단면을 주사전자현미경(SEM, Scanning Electron Microscope)로 스캔한 이미지에서 추출된 임의의 유전체층에 대해서, 폭 방향으로 등간격인 30개의 지점에서 그 두께를 측정하여 평균값을 측정할 수 있다.
상기 등간격인 30개의 지점은 제1 및 제2 내부전극(21, 22)이 중첩되는 영역을 의미하는 용량 형성부에서 측정될 수 있다.
또한, 이러한 평균값 측정을 10개 이상의 유전체층으로 확장하여 평균값을 측정하면, 유전체층의 평균 두께를 더욱 일반화할 수 있다.
상기 유전체층(11)의 적층수는 특별히 제한되지 않으나, 예를 들어 500층 이상인 것을 특징으로 할 수 있다.
상기와 같이 유전체층(11)의 적층수가 500층 이상이 되도록 함으로써, 상기 세라믹 본체의 두께(T)가 폭(W)보다 큰 고용량 적층 세라믹 커패시터를 구현할 수 있다.
한편, 상기 세라믹 본체(10)의 길이를 L, 폭을 W 및 두께를 T라 할때, T/W 〉1.0을 만족할 수 있다.
본 발명의 일 실시형태에 따른 적층 세라믹 커패시터(1)는 고용량 구현을 위하여 적층수를 증가시킨 형태로서, 상기 세라믹 본체(10)의 폭(W)에 비하여 두께(T)가 더 큰 형태인 것을 특징으로 한다.
일반적인 적층 세라믹 커패시터의 경우, 폭과 두께는 거의 동일한 크기의 사이즈로 제작되어 왔다.
그러나, 본 발명의 일 실시형태에 따른 적층 세라믹 커패시터는 소형화가 구현될 수 있어, 기판에 실장 시 충분한 공간 확보가 가능하므로 고용량 적층 세라믹 커패시터를 구현하기 위하여 적층수를 증가시킬 수 있다.
상기와 같이 적층수가 증가함에 따라 상기 세라믹 본체에서 적층방향이 두께 방향이므로, 상기 세라믹 본체의 두께(T)와 폭(W)의 관계가 T/W 〉1.0을 만족할 수 있다.
상기 세라믹 본체의 두께(T)와 폭(W)의 관계가 T/W 〉1.0을 만족하도록 제작함에 따라, 상기 적층 세라믹 커패시터를 기판에 실장 시 쓰러짐에 의해 쇼트 발생 등 신뢰성 불량의 문제가 발생할 수 있다.
특히 상기 세라믹 본체의 길이(L)과 폭(W)의 관계는 L/W 〉1.0을 만족하도록 제작될 수 있다.
본 발명의 실시형태와 같이 세라믹 본체가 T/W 〉1.0 및 L/W 〉1.0을 만족하도록 제작되는 경우, 적층 세라믹 커패시터를 기판에 실장 시 폭 방향으로 쓰러지는 경우가 길이방향으로 쓰러지는 경우보다 더욱 빈번하다.
따라서 본 발명은 외부전극의 형상을 제어함으로써 상술한 문제점을 해결할 수 있다.
도 1의 W-L단면인 도 2에 도시된 바와 같이 제1 및 제2 외부전극(31, 32) 중 세라믹 본체의 단면에 형성된 영역은 그 폭(WE)이 세라믹 본체의 폭(WB)보다 좁게 형성될 수 있다.
다시 말해, 제1 및 제2 외부전극(31, 32) 중 세라믹 본체의 단면에 형성된 부분을 제1 및 제2 머리부라고 할 때, 상기 제1 및 제2 머리부의 폭(WE)은 세라믹 본체의 폭(WB)보다 좁게 형성될 수 있다. 또한 제1 및 제2 외부전극의 폭을 세라믹 본체의 폭보다 좁게 형성하고 세라믹 본체의 측면에는 제1 및 제2 외부전극이 형성되지 않을 수 있다.
즉, 상기 세라믹 본체의 폭을 WB, 상기 제1 및 제2 머리부의 폭을 WE라고 하고 (WB-WE)/2를 a라고 할 때, 0＜a/WB를 만족하도록 형성될 수 있다.
나아가 (WB-WE)/(2WB)는 (WB-WE)/(2WB)＜0.45를 만족할 수 있다. 달리 표현하면 a/WB는 0＜a/WB＜0.45를 만족할 수 있다.
a/WB 가 0을 초과해야 상기 제1 및 제2 머리부의 폭이 세라믹 본체의 폭보다 좁아져 폭 방향으로 마주보는 세라믹 본체의 제1 및 제2 측면에 외부전극이 형성되지 않아 적층 세라믹 커패시터의 기판 실장 시 쓰러짐 현상이 발생하더라도 외부전극 간 접촉으로 인한 쇼트를 방지할 수 있다.
또한 a/WB가 0.45 이상인 경우 외부전극이 지나치게 좁게 형성되어 기판 실장시 기판과의 접촉 불량이 발생하게 된다.
도 3은 도 1의 적층 세라믹 전자부품의 A-A' 단면을 나타내는 단면도이다.
도 3에 도시된 바와 같이 상기 제1 및 제2 외부전극(31, 32) 중 제1 및 제2 머리부에서 세라믹 본체의 제1 또는 제2 주면으로 연장되어 형성된 영역을 제1 및 제2 밴드부라고 할 때 상기 제1 및 제2 밴드부는 상기 세라믹 본체(10)의 제1 또는 제2 주면에 일면이 노출되도록 매립될 수 있다.
즉 세라믹 본체의 제1 또는 제2 주면에 형성된 제1 및 제2 외부전극이 세라믹 본체 표면상에 형성되지 않고 매립되어 세라믹 본체의 표면을 기준으로 돌출되지 않도록 하여 실장 시 기판의 쓰러짐 현상을 감소시킬 수 있다.
다만, 기판 실장 시 외부와의 전기적 도통을 용이하게 하기 위해, 상기 밴드부는 세라믹 본체에 완전히 매립되지 않고 일면이 노출되도록 매립될 수 있으며 노출된 일면과 세라믹 본체의 제1 및 제2 주면은 동일한 높이를 가지도록 형성될 수 있다.
즉 세라믹 본체의 제1 및 제2 주면에 형성된 제1 및 제2 외부전극의 두께를 b라고 할 때 제1 및 제2 주면에 매립되는 제1 및 제2 외부전극의 깊이는 b일 수 있다.
즉, 본 발명의 실시형태에 따르면 상기 제1 및 제2 외부전극은 각각 서로 마주보는 제1 및 제2 단면에 형성된 제1 및 제2 머리부와 상기 제1 및 제2 머리부로부터 제1 및 제2 주면에 연장되어 형성된 제1 및 제2 밴드부를 포함하되, 제1 및 제2 측면에는 외부전극이 형성되지 않도록 마련될 수 있다.
나아가 상기 제1 및 제2 머리부는 상기 세라믹 본체보다 좁은 폭을 가지면서 (WB-WE)/(2WB) ＜ 0.45 를 만족하고, 상기 제1 및 제2 밴드부는 세라믹 본체의 제1 및 제2 주면과 동일한 높이를 가지도록 세라믹 본체에 매립될 수 있다.
따라서 세라믹 본체의 측면에 외부전극이 형성되지 않아 기판에 실장 시 적층 세라믹 커패시터가 넘어지더라도 쇼트가 발생하지 않아 신뢰성이 우수할 수 있으며, 적층 세라믹 커패시터 사이의 간격을 종래보다 좁게 하여 실장할 수 있어 실장 밀도를 향상시킬 수 있다.
또한 외부전극이 세라믹 본체의 폭 보다 좁게 형성되는 경우 적층 세라믹 커패시터의 쓰러짐 현상이 더욱 빈번하게 발생할 수 있으나, 상기 제1 및 제2 주면에 형성된 외부전극을 세라믹 본체에 매립되도록 형성하여 적층 세라믹 커패시터의 쓰러짐 현상을 개선할 수 있다.
도 4는 본 발명의 제2 실시 형태에 따른 적층 세라믹 커패시터의 일부를 절개하여 개략적으로 도시한 사시도이다.
도 5는 도 4의 적층 세라믹 커패시터를 두께 방향으로 절단하여 도시한 W-L 단면도이고, 도 6은 도 4의 적층 세라믹 전자부품의 B-B' 단면을 나타내는 단면도이다.
도 4 내지 도 6를 참조하면, 본 발명의 제2 실시형태에 따른 적층 세라믹 커패시터(100)에 있어서, '길이 방향'은 도 3의 'L' 방향, '폭 방향'은 'W' 방향, '두께 방향'은 'T' 방향으로 정의할 수 있다. 여기서 '폭 방향'은 유전체층을 쌓아 올리는 방향 즉 '적층 방향'과 동일한 개념으로 사용할 수 있다.
즉, 도 4 내지 도 6에서와 같이, 본 발명의 다른 실시형태에 따른 적층 세라믹 커패시터(100)는 상술한 본 발명의 제1 실시형태에 따른 적층 세라믹 커패시터와는 달리 적층 방향이 상기 세라믹 본체(110)의 폭 방향인 것을 특징으로 한다.
상기 본 발명의 다른 실시형태에 따른 적층 세라믹 커패시터(100)는 후술하는 바와 같이 기판에 실장할 경우 내부전극이 기판에 수직한 형태로 배치되는 수직 실장형태를 가질 수 있다.
그 외 상기의 제2 실시형태에 따른 적층 세라믹 커패시터의 특징은 상술한 본 발명의 제1 실시형태에 따른 적층 세라믹 커패시터의 특징과 동일하므로, 여기서는 생략하도록 한다.
적층 세라믹 커패시터의 실장 기판
도 7은 본 발명 제1 실시형태에 따른 적층 세라믹 전자부품이 실장된 기판을 개략적으로 나타내는 사시도이고 도 8은 본 발명 제2 실시형태에 따른 적층 세라믹 전자부품이 실장된 기판을 개략적으로 나타내는 사시도이다.
도 7을 참조하면, 본 발명의 제1 실시 형태에 따른 적층 세라믹 커패시터(1)의 실장 기판(200)은 적층 세라믹 커패시터가 실장되는 인쇄회로기판(210)과, 인쇄회로기판(210)의 상면에 서로 이격되게 형성된 제1 및 제2 전극 패드(221, 222)를 포함한다.
이때, 적층 세라믹 커패시터(1)의 제1 및 제2 외부 전극(31, 32)이 각각 제1 및 제2 전극 패드(221, 222) 위에 접촉되게 위치한 상태에서 솔더링(230)에 의해 인쇄회로기판(210)과 전기적으로 연결될 수 있다.
또한, 도 8을 참조하면, 본 발명의 제2 실시 형태에 따른 적층 세라믹 커패시터(100)의 실장 기판(200)은 다른 실시형태에 따른 적층 세라믹 커패시터(100)가 실장되는 인쇄회로기판(210)과, 인쇄회로기판(210)의 상면에 서로 이격되게 형성된 제1 및 제2 전극 패드(221, 222)를 포함한다.
상기와 같이 본 발명의 다른 실시형태에 따른 적층 세라믹 전자 부품의 실장 기판은 상기 적층 세라믹 커패시터를 기판상에 인접하여 실장하더라도, 세라믹 본체의 측면에 외부전극이 형성되지 않아 쓰러짐 현상이 발생하더라도 쇼트가 일어나지 않는다. 또한 제1 및 제2 주면에 형성된 외부전극이 세라믹 본체에 매립되어 쓰러짐 현상을 개선할 수 있다.
이로 인하여, 신뢰성이 우수한 고용량 적층 세라믹 커패시터를 구현할 수 있으며 실장밀도를 향상시킬 수 있다.
실험 예
본 실험 예는 0.6 μm 이하의 평균 두께를 갖는 유전체층을 적용한 적층 세라믹 커패시터에서 세라믹 본체의 폭을 WB, 제1 및 제2 단면상에 형성된 제1 및 제2 외부전극의 폭을 WE라고 할 때, (WB-WE)/(2WB)값에 따른 기판과의 접촉성 및 쓰러짐 현상 발생 시 쇼트 발생 여부를 시험하기 위해 수행되었다.
본 실시예에 따른 적층 세라믹 커패시터는 하기와 같은 단계로 제작되었다.
우선, 평균 입경이 0.1μm인 티탄산바륨(BaTiO3) 등의 파우더를 포함하여 형성된 슬러리를 캐리어 필름(carrier film)상에 도포 및 건조하여 1.05μm 및 0.95μm의 두께로 제조된 복수 개의 세라믹 그린 시트를 마련하며, 이로써 유전체층을 형성하게 된다.
다음으로, 니켈 입자 평균 크기가 0.1 내지 0.2 μm이며, 40 내지 50 중량부의 니켈 분말을 포함하는 내부전극용 도전성 페이스트를 마련하였다.
상기 그린시트 상에 상기 내부전극용 도전성 페이스트를 스크린 인쇄공법으로 도포하여 내부전극을 형성한 후 500층 이상 적층하여 (b1+b2)/(a1+a2) 값을 달리하는 적층체를 복수 개 만들었다.
이후 상기 적층체를 압착, 절단하여 0603(길이×폭) 규격으로서, 두께/폭가 1.0을 초과하는 칩을 만들며, 상기 칩들을 H2 0.1%이하의 환원 분위기의 온도 1050~1200℃에서 소성하였다.
상기 칩은 소성 전에 연마 장치에 의해 각 모서리 및 꼭지점 지점에 대하여 연마 공정이 수행되었다.
다음으로, 외부전극 형성 및 도금층 형성 등의 공정을 거쳐 적층 세라믹 커패시터로 제작하였다.
아래의 표 1은 (WB-WE)/(2WB)값에 따른 쇼트(Short) 테스트 및 접촉성 테스트 결과를 나타낸 표이다. 쇼트 테스트는 적층 세라믹 커패시터의 넘어짐 발생 시 인접한 적층 세라믹 커패시터와 쇼트 발생 유무를 측정하여, 쇼트가 발생하면 NG, 발생하지 않으면 OK로 판정하였다.
또한 접촉성 테스트는 적층 세라믹 커패시터를 기판에 실장한 뒤 외부전극과 기판과의 접촉 불량이 1000중 20개 이상인 경우 NG, 1000개 중 20개 미만인 경우를 OK로 판정하였다.
샘플 (WB-WE)/(2WB) 쇼트 테스트 접촉성 테스트
1* 0 NG OK
2 0.05 OK OK
3 0.2 OK OK
4 0.4 OK OK
5 0.43 OK OK
6* 0.45 OK NG
* : 비교예
상기 [표 1]을 참조하면, 비교 예인 샘플 1은 쇼트 테스트 결과 적층 세라믹 커패시터가 쓰러지는 경우 인접하는 적층 세라믹 커패시터와의 쇼트가 발생하며, 샘플 6은 기판과의 접촉성이 구현되지 않는 것을 알 수 있다.
따라서 (WB-WE)/(2WB)는 0＜(WB-WE)/(2WB)＜0.45를 만족하도록 형성되는 것이 바람직함을 알 수 있다.
본 발명은 상술한 실시형태 및 첨부된 도면에 의해 한정되는 것이 아니며, 첨부된 청구범위에 의해 한정하고자 한다. 따라서, 청구범위에 기재된 본 발명의 기술적 사상을 벗어나지 않는 범위 내에서 당 기술분야의 통상의 지식을 가진 자에 의해 다양한 형태의 치환, 변형 및 변경이 가능할 것이며, 이 또한 본 발명의 범위에 속한다고 할 것이다.
1, 100 : 적층 세라믹 커패시터
10, 110 : 세라믹 본체
11, 111 : 유전체 층
21, 22, 121, 122 : 제1 및 제2 내부전극
31, 32, 131, 132 : 외부 전극
200 ; 실장 기판
210 ; 인쇄회로기판
221, 222 ; 제1 및 제2 전극 패드
230 ; 솔더링

Claims (20)

  1. 유전체층을 포함하며 두께 방향으로 마주보는 제1 및 제2 주면, 길이 방향으로 마주보는 제1 및 제2 단면 및 폭 방향으로 마주보는 제1 및 제2 측면을 갖는 육면체 형상의 세라믹 본체;
    상기 세라믹 본체 내에서 상기 유전체층을 사이에 두고 상기 제1 및 제2 단면을 통해 번갈아 노출되도록 배치된 복수의 제1 및 제2 내부 전극; 및
    상기 제1 및 제2 내부 전극과 각각 전기적으로 연결되며 상기 제1 및 제2 단면에 형성된 제1 및 제2 머리부를 포함하는 제1 및 제2 외부전극; 을 포함하며,
    상기 제1 및 제2 머리부의 폭은 상기 세라믹 본체의 폭보다 좁고, 상기 세라믹 본체의 길이를 L, 폭을 W, 두께를 T라 할 때, T/W 〉1.0을 만족하고,
    상기 세라믹 본체의 폭을 WB, 상기 제1 및 제2 머리부의 폭을 WE라고 할 때, (WB-WE)/(2WB)＜0.45를 만족하는 적층 세라믹 전자부품.
  2. 삭제
  3. 제1항에 있어서,
    상기 제1 및 제2 외부전극은 상기 세라믹 본체의 제1 및 제2 측면에 형성되지 않는 적층 세라믹 전자부품.
  4. 제1항에 있어서,
    상기 제1 및 제2 외부전극은 각각 상기 세라믹 본체의 제1 또는 제2 주면에 일면이 노출되도록 매립된 제1 및 제2 밴드부를 더 포함하는 적층 세라믹 전자부품.
  5. 제1항에 있어서,
    L/W 〉1.0을 만족하는 적층 세라믹 전자부품.
  6. 제1항에 있어서,
    상기 제1 및 제2 내부전극은 상기 세라믹 본체의 두께 방향으로 적층되는 적층 세라믹 전자부품.
  7. 제1항에 있어서,
    상기 제1 및 제2 내부전극은 상기 세라믹 본체의 폭 방향으로 적층되는 적층 세라믹 전자부품.
  8. 제1항에 있어서,
    상기 유전체층의 평균 두께를 td라 하면, 0.1μm ≤ td ≤ 0.6μm를 만족하는 적층 세라믹 전자부품.
  9. 제1항에 있어서,
    상기 제1 및 제2 내부전극의 두께는 0.6μm 이하인 적층 세라믹 전자부품.
  10. 제1항에 있어서,
    상기 유전체층의 적층수는 500층 이상인 것을 특징으로 하는 적층 세라믹 전자부품.
  11. 상부에 제1 및 제2 전극 패드를 갖는 인쇄회로기판; 및
    상기 인쇄회로기판 위에 설치된 적층 세라믹 전자부품;을 포함하며,
    상기 적층 세라믹 전자부품은 유전체층을 포함하며 두께 방향으로 마주보는 제1 및 제2 주면, 길이 방향으로 마주보는 제1 및 제2 단면 및 폭 방향으로 마주보는 제1 및 제2 측면을 갖는 육면체 형상의 세라믹 본체, 상기 세라믹 본체 내에서 상기 유전체층을 사이에 두고 상기 제1 및 제2 단면을 통해 번갈아 노출되도록 배치된 복수의 제1 및 제2 내부 전극 및 상기 제1 및 제2 내부 전극과 각각 전기적으로 연결되며 상기 제1 및 제2 단면에 형성된 제1 및 제2 머리부를 포함하는 제1 및 제2 외부전극을 포함하고 상기 제1 및 제2 머리부의 폭은 상기 세라믹 본체의 폭보다 좁으며, 상기 세라믹 본체의 길이를 L, 폭을 W, 두께를 T라 할 때, T/W 〉1.0을 만족하고,
    상기 세라믹 본체의 폭을 WB, 상기 제1 및 제2 머리부의 폭을 WE라고 할 때, (WB-WE)/(2WB)＜0.45를 만족하는 적층 세라믹 전자부품의 실장 기판.
  12. 삭제
  13. 제11항에 있어서,
    상기 제1 및 제2 외부전극은 상기 세라믹 본체의 제1 및 제2 측면에 형성되지 않는 적층 세라믹 전자부품의 실장 기판.
  14. 제11항에 있어서,
    상기 제1 및 제2 외부전극은 각각 상기 세라믹 본체의 제1 또는 제2 주면에 일면이 노출되도록 매립된 제1 및 제2 밴드부를 더 포함하는 적층 세라믹 전자부품의 실장 기판.
  15. 제11항에 있어서,
    L/W 〉1.0을 만족하는 적층 세라믹 전자부품의 실장 기판.
  16. 제11항에 있어서,
    상기 제1 및 제2 내부전극은 상기 세라믹 본체의 두께 방향으로 적층되는 적층 세라믹 전자부품의 실장 기판.
  17. 제11항에 있어서,
    상기 제1 및 제2 내부전극은 상기 세라믹 본체의 폭 방향으로 적층되는 적층 세라믹 전자부품의 실장 기판.
  18. 제11항에 있어서,
    상기 유전체층의 평균 두께를 td라 하면, 0.1μm ≤ td ≤ 0.6μm를 만족하는 적층 세라믹 전자부품의 실장 기판.
  19. 제11항에 있어서,
    상기 제1 및 제2 내부전극의 두께는 0.6μm 이하인 적층 세라믹 전자부품의 실장 기판.
  20. 제11항에 있어서,
    상기 유전체층의 적층수는 500층 이상인 것을 특징으로 하는 적층 세라믹 전자부품의 실장 기판.

KR1020130062511A 2013-05-31 2013-05-31 적층 세라믹 전자부품 및 적층 세라믹 전자부품 실장 기판 KR102061507B1 (ko)

Priority Applications (3)

Application Number Priority Date Filing Date Title
KR1020130062511A KR102061507B1 (ko) 2013-05-31 2013-05-31 적층 세라믹 전자부품 및 적층 세라믹 전자부품 실장 기판
JP2013163897A JP2014236215A (ja) 2013-05-31 2013-08-07 積層セラミック電子部品及び積層セラミック電子部品の実装基板
US13/966,260 US9129746B2 (en) 2013-05-31 2013-08-13 Multilayer ceramic electronic component and board for mounting the same

Applications Claiming Priority (1)

Application Number Priority Date Filing Date Title
KR1020130062511A KR102061507B1 (ko) 2013-05-31 2013-05-31 적층 세라믹 전자부품 및 적층 세라믹 전자부품 실장 기판

Publications (2)

Publication Number Publication Date
KR20140141134A KR20140141134A (ko) 2014-12-10
KR102061507B1 true KR102061507B1 (ko) 2020-01-02

Family

ID=51984859

Family Applications (1)

Application Number Title Priority Date Filing Date
KR1020130062511A KR102061507B1 (ko) 2013-05-31 2013-05-31 적층 세라믹 전자부품 및 적층 세라믹 전자부품 실장 기판

Country Status (3)

Country Link
US (1) US9129746B2 (ko)
JP (1) JP2014236215A (ko)
KR (1) KR102061507B1 (ko)

Families Citing this family (10)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP6380162B2 (ja) * 2014-05-09 2018-08-29 株式会社村田製作所 積層セラミック電子部品
KR102139760B1 (ko) 2015-01-22 2020-07-31 삼성전기주식회사 전자 부품 및 그 실장 기판
JP2016181597A (ja) 2015-03-24 2016-10-13 太陽誘電株式会社 積層セラミックコンデンサ
JP6632808B2 (ja) * 2015-03-30 2020-01-22 太陽誘電株式会社 積層セラミックコンデンサ
KR101884392B1 (ko) * 2015-03-30 2018-08-02 다이요 유덴 가부시키가이샤 적층 세라믹 콘덴서
JP6436921B2 (ja) * 2015-03-30 2018-12-12 太陽誘電株式会社 積層セラミックコンデンサ
KR102193958B1 (ko) 2015-06-02 2020-12-22 삼성전기주식회사 적층 세라믹 전자 부품
KR102109637B1 (ko) * 2018-08-21 2020-05-12 삼성전기주식회사 적층형 커패시터
KR102586070B1 (ko) * 2018-10-10 2023-10-05 삼성전기주식회사 적층 세라믹 전자부품
JP2020068262A (ja) * 2018-10-23 2020-04-30 株式会社村田製作所 誘電体磁器組成物及び積層セラミックコンデンサ

Citations (2)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP2008205073A (ja) * 2007-02-19 2008-09-04 Matsushita Electric Ind Co Ltd セラミックコンデンサ
JP2012004480A (ja) * 2010-06-21 2012-01-05 Tdk Corp 電子部品の製造方法及び電子部品

Family Cites Families (23)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JPH0555531U (ja) * 1991-12-24 1993-07-23 太陽誘電株式会社 積層電子部品
JPH0855752A (ja) * 1994-08-10 1996-02-27 Taiyo Yuden Co Ltd 積層コンデンサの実装方法及び積層コンデンサ
JP3882954B2 (ja) * 1997-03-19 2007-02-21 Ｔｄｋ株式会社 チップ型積層セラミックコンデンサ
JPH11186092A (ja) * 1997-12-25 1999-07-09 Tdk Corp チップ状電子部品
JP3459945B2 (ja) * 2001-08-06 2003-10-27 Ｔｄｋ株式会社 積層チップ型電子部品
JP2004095680A (ja) * 2002-08-29 2004-03-25 Kyocera Corp 積層セラミックコンデンサ
US7345868B2 (en) * 2002-10-07 2008-03-18 Presidio Components, Inc. Multilayer ceramic capacitor with terminal formed by electroless plating
JP3908715B2 (ja) 2003-10-24 2007-04-25 Ｔｄｋ株式会社 積層セラミックコンデンサ
EP1732146B1 (en) * 2004-03-09 2014-04-30 Kyocera Corporation Multilayer piezoelectric element
US7075775B2 (en) * 2004-05-27 2006-07-11 Kyocera Corporation Chip-type electronic component
JP4646779B2 (ja) * 2005-10-26 2011-03-09 京セラ株式会社 積層コンデンサ、積層コンデンサの実装構造および積層コンデンサの製造方法
JP2007134375A (ja) * 2005-11-08 2007-05-31 Tdk Corp 積層電子部品、電子装置及び電子部品連
JP2011233840A (ja) * 2010-04-30 2011-11-17 Murata Mfg Co Ltd 電子部品
JP2011238724A (ja) * 2010-05-10 2011-11-24 Murata Mfg Co Ltd 電子部品
JP5533387B2 (ja) * 2010-07-21 2014-06-25 株式会社村田製作所 セラミック電子部品
JP2012119616A (ja) * 2010-12-03 2012-06-21 Tdk Corp 電子部品の製造方法及び電子部品
KR20120131726A (ko) * 2011-05-26 2012-12-05 삼성전기주식회사 적층형 캐패시터 및 그 제조방법
KR101558023B1 (ko) * 2011-08-26 2015-10-07 삼성전기주식회사 적층 세라믹 커패시터
KR101751079B1 (ko) * 2012-06-28 2017-06-26 삼성전기주식회사 적층 세라믹 전자부품 및 이의 제조방법
US8934215B2 (en) * 2012-07-20 2015-01-13 Samsung Electro-Mechanics Co., Ltd Laminated chip electronic component, board for mounting the same, and packing unit thereof
KR101792282B1 (ko) * 2012-12-18 2017-11-01 삼성전기주식회사 적층 세라믹 커패시터 및 적층 세라믹 커패시터가 실장된 회로기판
KR101681358B1 (ko) * 2013-04-08 2016-11-30 삼성전기주식회사 적층 세라믹 커패시터 및 그 제조방법
KR20140125111A (ko) * 2013-04-18 2014-10-28 삼성전기주식회사 적층 세라믹 전자 부품, 그 제조 방법 및 그 실장 기판

Patent Citations (2)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP2008205073A (ja) * 2007-02-19 2008-09-04 Matsushita Electric Ind Co Ltd セラミックコンデンサ
JP2012004480A (ja) * 2010-06-21 2012-01-05 Tdk Corp 電子部品の製造方法及び電子部品

Also Published As

Publication number Publication date
JP2014236215A (ja) 2014-12-15
KR20140141134A (ko) 2014-12-10
US20140355175A1 (en) 2014-12-04
US9129746B2 (en) 2015-09-08

Similar Documents

Publication Publication Date Title
KR102061507B1 (ko) 적층 세라믹 전자부품 및 적층 세라믹 전자부품 실장 기판
KR101565641B1 (ko) 적층 세라믹 전자부품 및 그 실장 기판
KR101548798B1 (ko) 적층 세라믹 전자부품 및 그 실장 기판
KR101565640B1 (ko) 적층 세라믹 커패시터 및 그 제조방법
KR101862396B1 (ko) 적층 세라믹 전자부품 및 이의 제조방법
KR101983129B1 (ko) 적층 세라믹 전자부품 및 이의 제조방법
KR101397835B1 (ko) 적층 세라믹 전자부품 및 이의 제조방법
JP2014204117A (ja) 積層セラミックキャパシタ及びその製造方法
US9779875B2 (en) Multilayer ceramic electronic component
US9040840B2 (en) Multilayer ceramic electronic component and mounting board therefor
KR20140142848A (ko) 적층 세라믹 전자 부품 및 그 제조 방법
KR102076152B1 (ko) 적층 세라믹 커패시터 및 적층 세라믹 커패시터 실장 기판
US9049798B2 (en) Multilayered ceramic electronic component and board for mounting the same
US20140318843A1 (en) Multilayer ceramic electronic component and mounting board therefor
US9281121B2 (en) Multilayer ceramic electronic component and manufacturing method thereof
KR101565725B1 (ko) 적층 세라믹 커패시터 및 그 제조방법
US9117592B2 (en) Multilayer ceramic electronic component and mounting board therefor
KR101496816B1 (ko) 적층 세라믹 전자 부품 및 그 실장 기판
JP5844316B2 (ja) 積層セラミック電子部品及びその実装基板
KR102004784B1 (ko) 적층 세라믹 전자부품 및 그 실장기판
KR20220084754A (ko) 적층형 전자 부품

Legal Events

Date Code Title Description
A201 Request for examination
E902 Notification of reason for refusal
E701 Decision to grant or registration of patent right
GRNT Written decision to grant