JP2014236215A - 積層セラミック電子部品及び積層セラミック電子部品の実装基板 - Google Patents
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Abstract
【課題】本発明は積層セラミック電子部品及び積層セラミック電子部品が実装された基板に関する。【解決手段】本発明の一実施形態は、誘電体層を含み、厚さ方向に対向する第１及び第２主面、長さ方向に対向する第１及び第２端面及び幅方向に対向する第１及び第２側面を有する六面体のセラミック本体と、上記セラミック本体内で上記誘電体層を介し、上記第１及び第２端面を通じて交互に露出するように配置された複数の第１及び第２内部電極と、上記第１及び第２内部電極とそれぞれ電気的に連結され、上記第１及び第２端面に形成された第１及び第２頭部を含む第１及び第２外部電極と、を含み、上記第１及び第２頭部の幅は上記セラミック本体の幅よりも狭く、上記セラミック本体の長さをＬ、幅をＷ、厚さをＴとするとき、Ｔ／Ｗ＞１．０を満たす積層セラミック電子部品を提供することができる。【選択図】図１
Description
本発明は積層セラミック電子部品及び積層セラミック電子部品が実装された基板に関する。
最近、電子製品の小型化の傾向により、積層セラミック電子部品も小型化及び大容量化が要求されている。
これにより、誘電体と内部電極の薄膜化、多層化が多様な方法で試されており、近来では、誘電体層の厚さは薄くなりながら積層数が増加する積層セラミック電子部品が製造されている。
上記積層セラミック電子部品の小型化、且つ誘電体と内部電極の薄膜化が可能でありながら、高容量化を具現するために積層数を増加させることができるようになった。
上記のように、積層セラミック電子部品の小型化が可能で、積層数が増加することにより、積層セラミック電子部品は幅よりも厚さがさらに増加した形態に製作することができ、高容量を具現することができるが、基板に実装する際、チップが倒れて不良が頻繁に発生するという問題がある。
従って、積層セラミック電子部品が高容量を具現しながらも、基板に実装する際、倒れ不良及びショート不良を防ぎ、信頼性を改善させる研究は依然として必要である。
本発明は、積層セラミック電子部品及び積層セラミック電子部品が実装された基板を提供する。
本発明の一実施形態は、誘電体層を含み、厚さ方向に対向する第１及び第２主面、長さ方向に対向する第１及び第２端面及び幅方向に対向する第１及び第２側面を有する六面体のセラミック本体と、上記セラミック本体内で上記誘電体層を介し、上記第１及び第２端面を通じて交互に露出するように配置された複数の第１及び第２内部電極と、上記第１及び第２内部電極とそれぞれ電気的に連結され、上記第１及び第２端面に形成された第１及び第２頭部を含む第１及び第２外部電極と、を含み、上記第１及び第２頭部の幅は上記セラミック本体の幅よりも狭く、上記セラミック本体の長さをＬ、幅をＷ、厚さをＴとするとき、Ｔ／Ｗ＞１．０を満たす積層セラミック電子部品を提供することができる。
上記積層セラミック電子部品は、上記セラミック本体の幅をＷＢ、上記第１及び第２頭部の幅をＷＥとするとき、（ＷＢ−ＷＥ）／（２ＷＢ）＜０．４５を満たすことができる。
上記第１及び第２外部電極は、上記セラミック本体の第１及び第２側面に形成されなくてもよい。
上記第１及び第２外部電極はそれぞれ上記セラミック本体の第１または第２主面に一面が露出するように埋め込まれた第１及び第２バンド部をさらに含んでもよい。
上記積層セラミック電子部品は、Ｌ／Ｗ＞１．０を満たすことができる。
上記第１及び第２内部電極は、上記セラミック本体の厚さ方向に積層されてもよい。
上記第１及び第２内部電極は、上記セラミック本体の幅方向に積層されてもよい。
上記誘電体層の平均厚さをｔｄとするとき、０．１μｍ≦ｔｄ≦０．６μｍを満たすことができる。
上記第１及び第２内部電極の厚さは０．６μｍ以下であってもよい。
上記誘電体層の積層数は５００層以上であることを特徴とすることができる。
本発明の他の一実施形態は、上部に第１及び第２電極パッドを有する印刷回路基板と、上記印刷回路基板上に設けられた積層セラミック電子部品と、を含み、上記積層セラミック電子部品は、誘電体層を含み、厚さ方向に対向する第１及び第２主面、長さ方向に対向する第１及び第２端面及び幅方向に対向する第１及び第２側面を有する六面体のセラミック本体、上記セラミック本体内で上記誘電体層を介し、上記第１及び第２端面を通じて交互に露出するように配置された複数の第１及び第２内部電極、及び上記第１及び第２内部電極とそれぞれ電気的に連結され、上記第１及び第２端面に形成された第１及び第２頭部を含む第１及び第２外部電極を含み、上記第１及び第２頭部の幅は上記セラミック本体の幅よりも狭く、上記セラミック本体の長さをＬ、幅をＷ、厚さをＴとするとき、Ｔ／Ｗ＞１．０を満たす積層セラミック電子部品の実装基板を提供することができる。
上記積層セラミック電子部品は、上記セラミック本体の幅をＷＢ、上記第１及び第２頭部の幅をＷＥとするとき、（ＷＢ−ＷＥ）／（２ＷＢ）＜０．４５を満たすことができる。
上記第１及び第２外部電極は、上記セラミック本体の第１及び第２側面に形成されなくてもよい。
上記第１及び第２外部電極は、それぞれ上記セラミック本体の第１または第２主面に一面が露出するように埋め込まれた第１及び第２バンド部をさらに含んでもよい。
上記積層セラミック電子部品は、Ｌ／Ｗ＞１．０を満たすことができる。
上記第１及び第２内部電極は、上記セラミック本体の厚さ方向に積層されてもよい。
上記第１及び第２内部電極は、上記セラミック本体の幅方向に積層されてもよい。
上記誘電体層の平均厚さをｔｄとするとき、０．１μｍ≦ｔｄ≦０．６μｍを満たすことができる。
上記第１及び第２内部電極の厚さは０．６μｍ以下であってもよい。
上記誘電体層の積層数は５００層以上であることを特徴とすることができる。
本発明が提供する実施形態によると、高容量でありながら、基板に実装する際の倒れ不良及びショート不良が改善された積層セラミック電子部品及び積層セラミック電子部品が実装された基板を提供することができる。
以下では、添付の図面を参照し、本発明の好ましい実施形態について説明する。しかし、本発明の実施形態は様々な他の形態に変形されることができ、本発明の範囲は以下で説明する実施形態に限定されない。また、本発明の実施形態は、当該技術分野で平均的な知識を有する者に本発明をより完全に説明するために提供されるものである。図面における要素の形状及び大きさなどはより明確な説明のために誇張されることがある。
本発明の実施形態による積層セラミック電子部品を、特に積層セラミックキャパシタで説明するが、これに制限されない。
積層セラミックキャパシタ
図１は本発明の第１実施形態による積層セラミックキャパシタの一部を切開して概略的に示す斜視図であり、図２は図１の積層セラミック電子部品のＷ−Ｌ断面を示す断面図である。
図１は本発明の第１実施形態による積層セラミックキャパシタの一部を切開して概略的に示す斜視図であり、図２は図１の積層セラミック電子部品のＷ−Ｌ断面を示す断面図である。
図１及び図２を参照すると、本発明の一実施形態による積層セラミック電子部品１は、誘電体層１１を含み、厚さ方向に対向する第１及び第２主面、長さ方向に対向する第１及び第２端面及び幅方向に対向する第１及び第２側面を有する六面体のセラミック本体１０と、上記セラミック本体内で上記誘電体層を介し、上記第１及び第２端面を通じて交互に露出するように配置された複数の第１及び第２内部電極２１、２２と、上記第１及び第２内部電極とそれぞれ電気的に連結され、上記第１及び第２端面に形成された第１及び第２頭部を含む第１及び第２外部電極３１、３２と、を含み、上記第１及び第２頭部の幅は上記セラミック本体の幅よりも狭く、上記セラミック本体の長さをＬ、幅をＷ、厚さをＴとするとき、Ｔ／Ｗ＞１．０を満たすことができる。
上記セラミック本体１０は特に制限されず、例えば、六面体であってもよい。
一方、本実施形態（第１実施形態）の積層セラミックキャパシタでは、図１を参照して、「長さ方向」は「Ｌ」方向、「幅方向」は「Ｗ」方向、「厚さ方向」は「Ｔ」方向と定義する。ここで、「厚さ方向」は誘電体層を積み上げる方向、即ち、「積層方向」と同じ概念で使用することができる。
本実施形態におけるセラミック本体１０は、幅方向に対向する第１及び第２側面、長さ方向に対向する第１及び第２端面、及び厚さ方向に対向する第１及び第２主面を有することができる。
本発明の一実施形態による積層セラミックキャパシタ１は、誘電体層１１を含み、セラミック本体１０と、上記セラミック本体１０内で上記誘電体層１１を介して対向するように積層される第１及び第２内部電極２１、２２と、を含んでもよい。
また、上記セラミック本体は実質的な六面体であってもよく、セラミック本体の長さをＬ、幅をＷ及び厚さをＴとするとき、Ｔ／Ｗ＞１．０を満たすことができる。
上記第１及び第２内部電極２１、２２は特に制限されず、例えば、パラジウム（Ｐｄ）、パラジウム−銀（Ｐｄ−Ａｇ）合金などの貴金属材料及びニッケル（Ｎｉ）、銅（Ｃｕ）のうち一つ以上の物質からなる導電性ペーストを用いて形成されてもよい。
上記誘電体層１１は高い誘電率を有するセラミック粉末、例えば、チタン酸バリウム（ＢａＴｉＯ３）系またはチタン酸ストロンチウム（ＳｒＴｉＯ３）系粉末を含んでもよいが、本発明はこれに限定されない。
一方、上記第１及び第２内部電極２１、２２は異なる極性を有する一対の電極であって、誘電体層１１上に導電性金属を含む導電性ペーストを所定の厚さで印刷して形成してもよい。
上記第１及び第２内部電極２１、２２の焼成後の平均厚さは、静電容量を形成することができるのであれば、特に制限されず、例えば、０．６μｍ以下であってもよい。
上記第１及び第２内部電極２１、２２の平均厚さは、セラミック本体１０の幅方向の断面を走査電子顕微鏡（ＳＥＭ、Ｓｃａｎｎｉｎｇ Ｅｌｅｃｔｒｏｎ Ｍｉｃｒｏｓｃｏｐｅ）でイメージをスキャンして測定することができる。
例えば、セラミック本体１０の長さＬ方向の中央部で切断した幅及び厚さ方向（Ｗ−Ｔ）の断面を走査電子顕微鏡（ＳＥＭ、Ｓｃａｎｎｉｎｇ Ｅｌｅｃｔｒｏｎ Ｍｉｃｒｏｓｃｏｐｅ）でスキャンしたイメージから抽出した任意の内部電極に対して、幅方向に等間隔である３０個の地点でその厚さを測定して平均値を測定することができる。
上記等間隔である３０個の地点は第１及び第２内部電極２１、２２が重なる領域を意味する容量形成部で測定されることができる。
また、このような平均値を１０個以上の内部電極に拡張して測定すると、内部電極の平均厚さをさらに一般化することができる。
また、上記第１及び第２内部電極２１、２２は誘電体層１１の積層方向に沿って両端面を通じて交互に露出するように形成され、中間に配置された誘電体層１１により互いに電気的に絶縁されることができる。
即ち、第１及び第２内部電極２１、２２はセラミック本体１０の両端面を通じて交互に露出する部分により第１及び第２外部電極３１、３２とそれぞれ電気的に連結されることができる。
従って、第１及び第２外部電極３１、３２に電圧を印加すると、対向する第１及び第２内部電極２１、２２の間に電荷が蓄積され、このとき、積層セラミックキャパシタ１の静電容量は第１及び第２内部電極２１、２２の互いに重なる領域の面積に比例する。
静電容量を形成するために第１及び第２外部電極３１、３２が上記セラミック本体１０の外側に形成され、上記第１及び第２内部電極２１、２２と電気的に連結されることができる。
上記第１及び第２外部電極３１、３２は内部電極と同じ材質の導電性物質を含んで形成されてもよいが、これに制限されず、例えば、銅（Ｃｕ）、銀（Ａｇ）、ニッケル（Ｎｉ）などで形成されてもよい。
上記第１及び第２外部電極３１、３２は、上記金属粉末にガラスフリットを添加して用意した導電性ペーストを塗布した後、焼成することで形成されることができる。
上記セラミック本体１０は、複数の誘電体層１１を積層した後焼成して形成したもので、このようなセラミック本体１０の形状、寸法及び誘電体層１１の積層数は、本実施形態に示されたものに限定されない。
また、上記セラミック本体１０を形成する複数の誘電体層１１は焼結された状態であり、隣接する誘電体層１１同士の境界は走査電子顕微鏡（ＳＥＭ：Ｓｃａｎｎｉｎｇ Ｅｌｅｃｔｒｏｎ Ｍｉｃｒｏｓｃｏｐｅ）を用いずには確認できない程に一体化されていてもよい。
本発明の一実施形態によると、上記誘電体層１１の平均厚さｔｄは、積層セラミックキャパシタ１の容量設計に合わせて任意に変更することができるが、焼成後０．１〜０．６μｍであってもよい。
上記誘電体層１１の平均厚さｔｄはセラミック本体１０の幅方向の断面を走査電子顕微鏡（ＳＥＭ、Ｓｃａｎｎｉｎｇ Ｅｌｅｃｔｒｏｎ Ｍｉｃｒｏｓｃｏｐｅ）でイメージをスキャンして測定することができる。
例えば、セラミック本体１０の長さＬ方向の中央部で切断した幅及び厚さ方向（Ｗ−Ｔ）の断面を走査電子顕微鏡（ＳＥＭ、Ｓｃａｎｎｉｎｇ Ｅｌｅｃｔｒｏｎ Ｍｉｃｒｏｓｃｏｐｅ）でスキャンしたイメージから抽出した任意の誘電体層に対して、幅方向に等間隔である３０個の地点でその厚さを測定して平均値を測定することができる。
上記等間隔である３０個の地点は第１及び第２内部電極２１、２２が重なる領域を意味する容量形成部で測定されることができる。
また、このような平均値を１０個以上の誘電体層に拡張して測定すると、誘電体層の平均厚さをさらに一般化することができる。
上記誘電体層１１の積層数は特に制限されないが、例えば、５００層以上であることを特徴とすることができる。
上記のように誘電体層１１の積層数を５００層以上にすることで、上記セラミック本体の厚さＴが幅Ｗよりも大きい高容量積層セラミックキャパシタを具現することができる。
一方、上記セラミック本体１０の長さをＬ、幅をＷ及び厚さをＴとするとき、Ｔ／Ｗ＞１．０を満たすことができる。
本発明の一実施形態による積層セラミックキャパシタ１は、高容量を具現するために積層数を増加させた形態であり、上記セラミック本体１０の幅Ｗよりも厚さＴが大きい形態であることを特徴とする。
一般的な積層セラミックキャパシタは、幅と厚さが略同じ大きさに製作されてきた。
しかし、本発明の一実施形態による積層セラミックキャパシタは小型化することができ、基板に実装する際、十分な空間を確保することができるため、高容量積層セラミックキャパシタを具現するために積層数を増加させることができる。
上記セラミック本体において、積層方向が厚さ方向であるため、上記のように積層数が増加することにより、上記セラミック本体の厚さＴと幅Ｗの関係がＴ／Ｗ＞１．０を満たすことができる。
上記セラミック本体の厚さＴと幅Ｗの関係がＴ／Ｗ＞１．０を満たすように製作することにより、上記積層セラミックキャパシタを基板に実装する際、倒れによるショート発生などの信頼性不良の問題が生じる恐れがある。
特に、上記セラミック本体の長さＬと幅Ｗの関係は、Ｌ／Ｗ＞１．０を満たすように製作されることができる。
本発明の実施形態のように、セラミック本体がＴ／Ｗ＞１．０及びＬ／Ｗ＞１．０を満たすように製作される場合、積層セラミックキャパシタを基板に実装する際、幅方向への倒れが長さ方向への倒れよりもさらに頻繁に発生する。
従って、本発明は、外部電極の形状を制御することで、上述した問題点を解決することができる。
図１のＷ−Ｌ断面である図２に示されたように、第１及び第２外部電極３１、３２のうちセラミック本体の端面に形成された領域は、その幅ＷＥがセラミック本体の幅ＷＢよりも狭く形成されることができる。
言い換えると、第１及び第２外部電極３１、３２のうちセラミック本体の端面に形成された部分を第１及び第２頭部とするとき、上記第１及び第２頭部の幅ＷＥはセラミック本体の幅ＷＢよりも狭く形成されてもよい。また、第１及び第２外部電極の幅をセラミック本体の幅よりも狭く形成し、セラミック本体の側面には第１及び第２外部電極を形成しなくてもよい。
即ち、上記セラミック本体の幅をＷＢ、上記第１及び第２頭部の幅をＷＥとし、（ＷＢ−ＷＥ）／２をａとするとき、０＜ａ／ＷＢを満たすように形成されることができる。
さらに、（ＷＢ−ＷＥ）／（２ＷＢ）は（ＷＢ−ＷＥ）／（２ＷＢ）＜０．４５を満たすことができる。言い換えると、ａ／ＷＢは０＜ａ／ＷＢ＜０．４５を満たすことができる。
ａ／ＷＢが０を超えてこそ、上記第１及び第２頭部の幅がセラミック本体の幅よりも狭くなり、幅方向に対向するセラミック本体の第１及び第２側面に外部電極が形成されず、これにより、積層セラミックキャパシタを基板に実装するとき、倒れ現象が発生しても外部電極間の接触によるショートを防止することができる。
また、ａ／ＷＢが０．４５以上の場合、外部電極が過度に狭く形成されて基板への実装時、基板との接触不良が発生する。
図３は図１の積層セラミック電子部品のＡ−Ａ’断面を示す断面図である。
図３に示されたように上記第１及び第２外部電極３１、３２のうち第１及び第２頭部からセラミック本体の第１または第２主面に延長形成された領域を第１及び第２バンド部とするとき、上記第１及び第２バンド部は、上記セラミック本体１０の第１または第２主面に一面が露出するように埋め込まれてもよい。
即ち、セラミック本体の第１または第２主面に形成された第１及び第２外部電極がセラミック本体の表面上に形成されずに埋め込まれ、セラミック本体の表面を基準として突出しないようにし、実装時の基板の倒れ現象を減少させることができる。
但し、基板に実装する際、外部との電気的導通を容易にするために、上記バンド部はセラミック本体に完全に埋め込まれず一面が露出するように埋め込まれてもよく、露出した一面とセラミック本体の第１及び第２主面は、同じ高さを有するように形成されてもよい。
即ち、セラミック本体の第１及び第２主面に形成された第１及び第２外部電極の厚さをｂとするとき、第１及び第２主面に埋め込まれる第１及び第２外部電極の深さはｂであってもよい。
即ち、本発明の実施形態によると、上記第１及び第２外部電極は対向する第１及び第２端面に形成された第１及び第２頭部と、上記第１及び第２頭部から第１及び第２主面に延長形成された第１及び第２バンド部と、を含み、第１及び第２側面には外部電極が形成されないようにしてもよい。
さらに、上記第１及び第２頭部は上記セラミック本体よりも狭い幅を有し、且つ（ＷＢ−ＷＥ）／（２ＷＢ）＜０．４５を満たし、上記第１及び第２バンド部はセラミック本体の第１及び第２主面と同じ高さを有するようにセラミック本体に埋め込まれることができる。
従って、セラミック本体の側面に外部電極が形成されないため、基板に実装する際、積層セラミックキャパシタが倒れてもショートが発生せず、信頼性に優れ、積層セラミックキャパシタ間の間隔を従来よりも狭く実装できるため、実装密度を向上させることができる。
また、外部電極がセラミック本体の幅よりも狭く形成される場合、積層セラミックキャパシタの倒れ現象がさらに頻繁に発生する恐れがあるが、上記第１及び第２主面に形成された外部電極がセラミック本体に埋め込まれるように形成することで、積層セラミックキャパシタの倒れ現象を改善することができる。
図４は本発明の第２実施形態による積層セラミックキャパシタの一部を切開して概略的に示した斜視図であり、図５は図４の積層セラミックキャパシタを厚さ方向に切断して示したＷ−Ｌ断面図であり、図６は図４の積層セラミック電子部品のＢ−Ｂ’断面を示す断面図である。
図４〜図６を参照すると、本発明の第２実施形態による積層セラミックキャパシタ１００では、図４を参照して、「長さ方向」は「Ｌ」方向、「幅方向」は「Ｗ」方向、「厚さ方向」は「Ｔ」方向と定義することができる。ここで、「幅方向」は誘電体層を積み上げる方向、即ち、「積層方向」と同じ概念で使用することができる。
即ち、図４〜図６のように、本発明の他の実施形態による積層セラミックキャパシタ１００は、上述した本発明の第１実施形態による積層セラミックキャパシタとは異なって、積層方向が上記セラミック本体１１０の幅方向であることを特徴とする。
上記本発明の他の実施形態による積層セラミックキャパシタ１００は、後述するように基板に実装する場合、内部電極が基板に垂直した形態に配置される垂直実装形態であってもよい。
その他、上記第２実施形態による積層セラミックキャパシタの特徴は、上述した本発明の第１実施形態による積層セラミックキャパシタの特徴と同様であるため、ここではその説明を省略する。
積層セラミックキャパシタの実装基板
図７は本発明の第１実施形態による積層セラミック電子部品が実装された基板を概略的に示す斜視図であり、図８は本発明の第２実施形態による積層セラミック電子部品が実装された基板を概略的に示す斜視図である。
図７は本発明の第１実施形態による積層セラミック電子部品が実装された基板を概略的に示す斜視図であり、図８は本発明の第２実施形態による積層セラミック電子部品が実装された基板を概略的に示す斜視図である。
図７を参照すると、本発明の一実施形態による積層セラミックキャパシタ１０の実装基板２００は、積層セラミックキャパシタ１０が実装される印刷回路基板２１０と、印刷回路基板２１０の上面に互いに離隔されて形成された第１及び第２電極パッド２２１、２２２を含む。
このとき、積層セラミックキャパシタ１の第１及び第２外部電極３１、３２がそれぞれ第１及び第２電極パッド２２１、２２２上に接触されるように位置した状態で、半田付け２３０により印刷回路基板２１０と電気的に連結されることができる。
また、図８を参照すると、本発明の第２実施形態による積層セラミックキャパシタ１００の実装基板２００は、他の実施形態による積層セラミックキャパシタ１００が実装される印刷回路基板２１０と、印刷回路基板２１０の上面に互いに離隔されて形成された第１及び第２電極パッド２２１、２２２を含む。
上記のように本発明の他の実施形態による積層セラミック電子部品の実装基板は、上記積層セラミックキャパシタを基板上に隣接するように実装しても、セラミック本体の側面に外部電極が形成されないため、倒れ現象が発生してもショートが起きない。また、第１及び第２主面に形成された外部電極がセラミック本体に埋め込まれるため、倒れ現象を改善することができる。
これにより、信頼性に優れた高容量積層セラミックキャパシタを具現することができ、実装密度を向上させることができる。
実験例
本実験例は、０．６μｍ以下の平均厚さを有する誘電体層を適用した積層セラミックキャパシタにおいて、セラミック本体の幅をＷＢ、第１及び第２端面上に形成された第１及び第２外部電極の幅をＷＥとするとき、（ＷＢ−ＷＥ）／（２ＷＢ）値による基板との接触性及び倒れ現象発生時のショート発生有無を試すために行われた。
本実験例は、０．６μｍ以下の平均厚さを有する誘電体層を適用した積層セラミックキャパシタにおいて、セラミック本体の幅をＷＢ、第１及び第２端面上に形成された第１及び第２外部電極の幅をＷＥとするとき、（ＷＢ−ＷＥ）／（２ＷＢ）値による基板との接触性及び倒れ現象発生時のショート発生有無を試すために行われた。
本実施例による積層セラミックキャパシタは下記のような段階で製作された。
まず、平均粒径が０．１μｍであるチタン酸バリウム（ＢａＴｉＯ３）などの粉末を含んで形成されたスラリーをキャリアフィルム（ｃａｒｒｉｅｒ ｆｉｌｍ）上に塗布及び乾燥し、１．０５μｍ及び０．９５μｍの厚さに製造された複数個のセラミックグリーンシートを用意する。これにより誘電体層を形成する。
次に、ニッケル粒子の平均大きさが０．１〜０．２μｍで、４０〜５０重量部のニッケル粉末を含む内部電極用導電性ペーストを用意した。
上記セラミックグリーンシート上に上記内部電極用導電性ペーストをスクリーン印刷工法で塗布して内部電極を形成した後、５００層以上積層して複数個の積層体を製作した。
その後、上記積層体を圧着及び切断して０６０３（長さ×幅）規格で、厚さ／幅が１．０を超えるチップを作り、上記チップをＨ２０．１％以下の還元雰囲気の１０５０〜１２００℃の温度で焼成した。
上記チップの各角及び頂点は、焼成前に研磨装置によって研磨工程が施された。
次に、外部電極の形成及びメッキ層の形成などの工程を経て積層セラミックキャパシタに製作した。
下表１は、（ＷＢ−ＷＥ）／（２ＷＢ）値によるショート（Ｓｈｏｒｔ）テスト及び接触性テストの結果を示したものである。ショートテストは、積層セラミックキャパシタの倒れ発生時、隣接した積層セラミックキャパシタとのショート発生有無を測定し、ショートが発生する場合をＮＧ、発生しない場合をＯＫと判定した。
また、接触性テストでは、積層セラミックキャパシタを基板に実装した後、外部電極と基板との接触不良が１０００個のうち２０個以上の場合をＮＧ、１０００個のうち２０個未満の場合をＯＫと判定した。
上記［表１］を参照すると、比較例であるサンプル１は、ショートテストの結果、積層セラミックキャパシタが倒れる場合、隣接する積層セラミックキャパシタとのショートが発生し、サンプル６は基板との接触性が具現されないことが分かる。
従って、（ＷＢ−ＷＥ）／（２ＷＢ）は０＜（ＷＢ−ＷＥ）／（２ＷＢ）＜０．４５を満たすように形成されることが望ましいことが分かる。
以上、本発明の実施形態について詳細に説明したが、本発明の権利範囲はこれに限定されず、特許請求の範囲に記載された本発明の技術的思想から外れない範囲内で多様な修正及び変形が可能であるということは、当技術分野の通常の知識を有する者には明らかである。
１、１００ 積層セラミックキャパシタ
１０、１１０ セラミック本体
１１、１１１ 誘電体層
２１、２２、１２１、１２２ 第１及び第２内部電極
３１、３２、１３１、１３２ 外部電極
２００ 実装基板
２１０ 印刷回路基板
２２１、２２２ 第１及び第２電極パッド
２３０ 半田付け
１０、１１０ セラミック本体
１１、１１１ 誘電体層
２１、２２、１２１、１２２ 第１及び第２内部電極
３１、３２、１３１、１３２ 外部電極
２００ 実装基板
２１０ 印刷回路基板
２２１、２２２ 第１及び第２電極パッド
２３０ 半田付け
Claims (20)
- 誘電体層を含み、厚さ方向に対向する第１及び第２主面、長さ方向に対向する第１及び第２端面及び幅方向に対向する第１及び第２側面を有する六面体のセラミック本体と、
前記セラミック本体内で前記誘電体層を介し、前記第１及び第２端面を通じて交互に露出するように配置された複数の第１及び第２内部電極と、
前記第１及び第２内部電極とそれぞれ電気的に連結され、前記第１及び第２端面に形成された第１及び第２頭部を含む第１及び第２外部電極と、を含み、
前記第１及び第２頭部の幅は前記セラミック本体の幅よりも狭く、前記セラミック本体の長さをＬ、幅をＷ、厚さをＴとするとき、Ｔ／Ｗ＞１．０を満たす積層セラミック電子部品。 - 前記セラミック本体の幅をＷＢ、前記第１及び第２頭部の幅をＷＥとするとき、（ＷＢ−ＷＥ）／（２ＷＢ）＜０．４５を満たす、請求項１に記載の積層セラミック電子部品。
- 前記第１及び第２外部電極は前記セラミック本体の第１及び第２側面に形成されない、請求項１に記載の積層セラミック電子部品。
- 前記第１及び第２外部電極はそれぞれ前記セラミック本体の第１または第２主面に一面が露出するように埋め込まれた第１及び第２バンド部をさらに含む、請求項１に記載の積層セラミック電子部品。
- Ｌ／Ｗ＞１．０を満たす、請求項１に記載の積層セラミック電子部品。
- 前記第１及び第２内部電極は前記セラミック本体の厚さ方向に積層される、請求項１に記載の積層セラミック電子部品。
- 前記第１及び第２内部電極は前記セラミック本体の幅方向に積層される、請求項１に記載の積層セラミック電子部品。
- 前記誘電体層の平均厚さをｔｄとするとき、０．１μｍ≦ｔｄ≦０．６μｍを満たす、請求項１に記載の積層セラミック電子部品。
- 前記第１及び第２内部電極の厚さは０．６μｍ以下である、請求項１に記載の積層セラミック電子部品。
- 前記誘電体層の積層数は５００層以上であることを特徴とする、請求項１に記載の積層セラミック電子部品。
- 上部に第１及び第２電極パッドを有する印刷回路基板と、
前記印刷回路基板上に設けられた積層セラミック電子部品と、を含み、
前記積層セラミック電子部品は、誘電体層を含み、厚さ方向に対向する第１及び第２主面、長さ方向に対向する第１及び第２端面及び幅方向に対向する第１及び第２側面を有する六面体のセラミック本体、前記セラミック本体内で前記誘電体層を介し、前記第１及び第２端面を通じて交互に露出するように配置された複数の第１及び第２内部電極、及び前記第１及び第２内部電極とそれぞれ電気的に連結され、前記第１及び第２端面に形成された第１及び第２頭部を含む第１及び第２外部電極を含み、前記第１及び第２頭部の幅は前記セラミック本体の幅よりも狭く、前記セラミック本体の長さをＬ、幅をＷ、厚さをＴとするとき、Ｔ／Ｗ＞１．０を満たす積層セラミック電子部品の実装基板。 - 前記セラミック本体の幅をＷＢ、前記第１及び第２頭部の幅をＷＥとするとき、（ＷＢ−ＷＥ）／（２ＷＢ）＜０．４５を満たす、請求項１１に記載の積層セラミック電子部品の実装基板。
- 前記第１及び第２外部電極は前記セラミック本体の第１及び第２側面に形成されない、請求項１１に記載の積層セラミック電子部品の実装基板。
- 前記第１及び第２外部電極はそれぞれ前記セラミック本体の第１または第２主面に一面が露出するように埋め込まれた第１及び第２バンド部をさらに含む、請求項１１に記載の積層セラミック電子部品の実装基板。
- Ｌ／Ｗ＞１．０を満たす、請求項１１に記載の積層セラミック電子部品の実装基板。
- 前記第１及び第２内部電極は前記セラミック本体の厚さ方向に積層される、請求項１１に記載の積層セラミック電子部品の実装基板。
- 前記第１及び第２内部電極は前記セラミック本体の幅方向に積層される、請求項１１に記載の積層セラミック電子部品の実装基板。
- 前記誘電体層の平均厚さをｔｄとするとき、０．１μｍ≦ｔｄ≦０．６μｍを満たす、請求項１１に記載の積層セラミック電子部品の実装基板。
- 前記第１及び第２内部電極の厚さは０．６μｍ以下である、請求項１１に記載の積層セラミック電子部品の実装基板。
- 前記誘電体層の積層数は５００層以上であることを特徴とする、請求項１１に記載の積層セラミック電子部品の実装基板。
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