JP5844316B2 - 積層セラミック電子部品及びその実装基板 - Google Patents

Description

本発明は、積層セラミックキャパシタ及び積層セラミックキャパシタの回路基板実装構造に関する。

最近、電子製品の小型化につれ、積層セラミック電子部品の小型化及び大容量化も求められている。

これにより、誘電体と内部電極の薄膜化及び多層化が多様な方法で試みられており、近来では、誘電体層の厚さが薄くなり且つ積層数が増加する積層セラミック電子部品が製造されている。

上記積層セラミック電子部品の小型化、及び誘電体と内部電極の薄膜化が可能になることにより、高容量化の具現のために積層数を増加することができるようになった。

上記のように、積層セラミック電子部品は、小型化が可能であり、積層数が増加するにつれて厚さが幅より大きい形で製作されて高容量を具現することはできるが、基板に実装するときにチップが倒れて不良が頻繁に発生するという問題がある。

また、積層セラミック電子部品を厚さが幅より大きい形で製作する場合、基板に実装するときにハンダの表面張力によって電子部品が傾斜して立ち上がる現象であるツームストン（Ｔｏｍｂｓｔｏｎｅ）不良、即ち、マンハッタン現象（Ｍａｎｈａｔｔａｎ Ｐｈｅｎｏｍｅｎｏｎ）が発生する可能性がある。

したがって、高容量を具現し且つ基板に実装するときに倒れ不良及びツームストン（Ｔｏｍｂｓｔｏｎｅ）不良を防止して信頼性を改善できる積層セラミック電子部品に対する研究が必要とされている。

特開２００５−１２９８０２号公報

本発明は、積層セラミックキャパシタ及び積層セラミックキャパシタの回路基板実装構造を提供することを目的とする。

本発明の一実施形態は、誘電体層を含み、長さをＬ、幅をＷ及び厚さをＴとしたときにＴ／Ｗ＞１．０を満たす六面体形状のセラミック本体と、上記セラミック本体内で上記誘電体層を介して対向するように積層される第１及び第２の内部電極と、上記セラミック本体の両側面に形成され上記セラミック本体の厚さ以下の厚さを有する絶縁層と、を含み、上記セラミック本体の幅と上記絶縁層の幅との和をＷｂとしたとき、０．９０≦Ｗ／Ｗｂ≦０．９７を満たす積層セラミック電子部品を提供する。

上記絶縁層の厚さをＴａとしたとき、０．０５≦Ｔａ／Ｔ≦０．９７を満たすことができる。

上記誘電体層の平均厚さをｔｄとしたとき、０．１μｍ≦ｔｄ≦０．８μｍを満たすことができる。

上記第１及び第２の内部電極の厚さは０．６μｍ以下であることができる。

上記第１及び第２の内部電極は上記セラミック本体の厚さ方向に積層されることができる。

本発明の他の実施形態によれば、上記第１及び第２の内部電極は上記セラミック本体の幅方向に積層されることができる。

本発明の他の実施形態は、誘電体層を含み、長さをＬ、幅をＷ及び厚さをＴとしたときにＴ／Ｗ＞１．０を満たす六面体形状のセラミック本体と、上記セラミック本体内で上記誘電体層を介して対向するように積層される第１及び第２の内部電極と、上記セラミック本体の両側面に形成され上記セラミック本体の厚さ以下の厚さを有する絶縁層と、を含み、上記絶縁層の厚さをＴａとしたとき、０．０５≦Ｔａ／Ｔ≦０．９７を満たす積層セラミック電子部品を提供する。

上記誘電体層の平均厚さをｔｄとしたとき、０．１μｍ≦ｔｄ≦０．８μｍを満たすことができる。

上記第１及び第２の内部電極の厚さは０．６μｍ以下であることができる。

上記第１及び第２の内部電極は上記セラミック本体の厚さ方向に積層されることができる。

本発明の他の実施形態によれば、上記第１及び第２の内部電極は上記セラミック本体の幅方向に積層されることができる。

本発明のさらに他の実施形態は、上部に第１及び第２の電極パッドを有する印刷回路基板と、上記印刷回路基板上に設置された請求項１から１１のいずれか一項に記載の積層セラミック電子部品と、を含む積層セラミック電子部品の実装基板を提供する。

本発明によれば、静電容量の大容量化を具現し且つ信頼性に優れた大容量の積層セラミック電子部品の具現が可能になる。

より具体的には、本発明は、大容量化が具現された積層セラミック電子部品を基板に実装するとき、倒れ不良を防止し、ツームストン（Ｔｏｍｂｓｔｏｎｅ）不良を防止することができる。

これにより、信頼性に優れた高容量の積層セラミック電子部品を具現することができる。

本発明の一実施形態による積層セラミックキャパシタの一部を切開して概略的に示した斜視図である。 図１の積層セラミックキャパシタを幅方向に切断して示した断面図である。 本発明の他の実施形態による積層セラミックキャパシタの一部を切開して概略的に示した斜視図である。 図３の積層セラミックキャパシタを幅方向に切断して示した断面図である。 図１の積層セラミックキャパシタが印刷回路基板に実装された態様を示した斜視図である。 図３の積層セラミックキャパシタが印刷回路基板に実装された態様を示した斜視図である。

以下では、添付の図面を参照して本発明の好ましい実施形態について説明する。しかし、本発明の実施形態は様々な他の形態に変形されることができ、本発明の範囲は以下で説明する実施形態に限定されない。また、本発明の実施形態は、当該技術分野で平均的な知識を有する者に本発明をより完全に説明するために提供されるものである。したがって、図面における要素の形状及び大きさなどはより明確な説明のために誇張されることがある。

積層セラミックキャパシタ
以下、図面を参照して本発明の好ましい実施形態を説明する。

図１は本発明の一実施形態による積層セラミックキャパシタの一部を切開して概略的に示した斜視図であり、図２は図１の積層セラミックキャパシタを幅方向に切断して示した断面図である。

図１及び図２を参照すると、本発明の一実施形態による積層セラミック電子部品は、誘電体層１１を含み、長さをＬ、幅をＷ及び厚さをＴとしたときにＴ／Ｗ＞１．０を満たす六面体形状のセラミック本体１０と、上記セラミック本体１０内で上記誘電体層１１を介して対向するように積層される第１及び第２の内部電極２１、２２と、を含むことができる。

以下では、本発明の一実施形態による積層セラミック電子部品を説明するにあたり、特に、積層セラミックキャパシタを例に挙げて説明するが、これに制限されるものではない。

上記セラミック本体１０は、特に制限されず、例えば、六面体形状を有することができる。

なお、本実施形態の積層セラミックキャパシタにおいて、「長さ方向」は図１の「Ｌ方向」、「幅方向」は「Ｗ方向」、「厚さ方向」は「Ｔ方向」と定義する。ここで、「厚さ方向」は、誘電体層を積み上げる方向、即ち、「積層方向」と同じ概念として用いられる。

本発明の一実施形態による積層セラミックキャパシタ１は、誘電体層１１を含み、長さをＬ、幅をＷ及び厚さをＴとしたときにＴ／Ｗ＞１．０を満たす六面体形状のセラミック本体１０と、上記セラミック本体１０内で上記誘電体層１１を介して対向するように積層される第１及び第２の内部電極２１、２２と、を含むことができる。

上記第１及び第２の内部電極２１、２２は、特に制限されず、例えば、パラジウム（Ｐｄ）、パラジウム‐銀（Ｐｄ‐Ａｇ）合金等の貴金属材料及びニッケル（Ｎｉ）、銅（Ｃｕ）のうち一つ以上の物質からなる導電性ペーストを用いて形成されることができる。

上記誘電体層１１は、高誘電率を有するセラミック粉末、例えば、チタン酸バリウム（ＢａＴｉＯ_３）系又はチタン酸ストロンチウム（ＳｒＴｉＯ_３）系粉末を含むことができるが、本発明はこれに限定されるものではない。

一方、上記第１及び第２の内部電極２１、２２は、互いに異なる極性を有する一対の電極であり、誘電体層１１上に所定の厚さで導電性金属を含む導電性ペーストを印刷して形成されることができる。

上記第１及び第２の内部電極２１、２２の焼成後の平均厚さは、静電容量を形成できれば特に制限されず、例えば、０．６μｍ以下であることができる。

上記第１及び第２の内部電極２１、２２の平均厚さは、図２のようにセラミック本体１０の幅方向の断面を走査電子顕微鏡（ＳＥＭ、Ｓｃａｎｎｉｎｇ Ｅｌｅｃｔｒｏｎ Ｍｉｃｒｏｓｃｏｐｅ）でイメージスキャンして測定することができる。

例えば、図２のようにセラミック本体１０の長さ方向（Ｌ方向）の中央部に沿う幅及び厚さ方向（Ｗ‐Ｔ方向）の断面を走査電子顕微鏡（ＳＥＭ、Ｓｃａｎｎｉｎｇ Ｅｌｅｃｔｒｏｎ Ｍｉｃｒｏｓｃｏｐｅ）でスキャンしたイメージから抽出された任意の内部電極に対し、幅方向に等間隔の３０個の地点における厚さを測定して平均値を測定することができる。

上記等間隔の３０個の地点は、第１及び第２の内部電極２１、２２が重なる領域を意味する容量形成部で測定されることができる。

また、このような平均値の測定を１０個以上の内部電極に拡張して行うと、内部電極の平均厚さをより一般化することができる。

また、上記第１及び第２の内部電極２１、２２は、誘電体層１１の積層方向に沿って両端面から交互に露出するように形成され、中間に配置された誘電体層１１によって互いに電気的に絶縁されることができる。

即ち、第１及び第２の内部電極２１、２２は、セラミック本体１０の両端面から交互に露出する部分が第１及び第２の外部電極３１、３２とそれぞれ電気的に連結されることができる。

したがって、第１及び第２の外部電極３１、３２に電圧を印加すると、対向する第１及び第２の内部電極２１、２２の間に電荷が蓄積され、この際、積層セラミックキャパシタ１の静電容量は第１及び第２の内部電極２１、２２の 重なり領域の面積に比例する。

静電容量の形成のために、第１及び第２の外部電極３１、３２は、上記セラミック本体１０の外側に形成され、上記第１及び第２の内部電極２１、２２と電気的に連結されることができる。

上記第１及び第２の外部電極３１、３２は、内部電極と同じ材質の導電性物質で形成されることができるが、これに制限されず、例えば、銅（Ｃｕ）、銀（Ａｇ）、ニッケル（Ｎｉ）などで形成されることができる。

上記第１及び第２の外部電極３１、３２は、上記金属粉末にガラスフリットを添加して製造された導電性ペーストを塗布した後に焼成することにより形成されることができる。

上記セラミック本体１０は複数の誘電体層１１を積層した後に焼成して形成され、このようなセラミック本体１０の形状、寸法及び誘電体層１１の積層数は本実施形態に限定されるものではない。

また、上記セラミック本体１０を形成する複数の誘電体層１１は焼結された状態で、隣接する誘電体層１１の間の境界は走査電子顕微鏡（ＳＥＭ：Ｓｃａｎｎｉｎｇ Ｅｌｅｃｔｒｏｎ Ｍｉｃｒｏｓｃｏｐｅ）を用いなくては確認できない程度に一体化されることができる。

本発明の一実施形態によれば、上記誘電体層１１の平均厚さｔｄは、積層セラミックキャパシタ１の容量設計に合わせて任意に変えても良く、焼成後に０．１から０．８μｍであることができる。

上記誘電体層１１の平均厚さｔｄは、図２のようにセラミック本体１０の幅方向の断面を走査電子顕微鏡（ＳＥＭ、Ｓｃａｎｎｉｎｇ Ｅｌｅｃｔｒｏｎ Ｍｉｃｒｏｓｃｏｐｅ）でイメージスキャンして測定することができる。

例えば、図２のようにセラミック本体１０の長さ方向（Ｌ方向）の中央部に沿う幅及び厚さ方向（Ｗ‐Ｔ方向）の断面を走査電子顕微鏡（ＳＥＭ、Ｓｃａｎｎｉｎｇ Ｅｌｅｃｔｒｏｎ Ｍｉｃｒｏｓｃｏｐｅ）でスキャンしたイメージから抽出された任意の誘電体層に対し、幅方向に等間隔の３０個の地点における厚さを測定して平均値を測定することができる。

上記等間隔の３０個の地点は、第１及び第２の内部電極２１、２２が重なる領域を意味する容量形成部で測定されることができる。

また、このような平均値の測定を１０個以上の誘電体層に拡張して行うと、誘電体層の平均厚さをより一般化することができる。

一方、上記セラミック本体１０の長さをＬ、幅をＷ及び厚さをＴとしたとき、Ｔ／Ｗ＞１．０を満たすことができる。

本発明の一実施形態による積層セラミックキャパシタ１は、高容量の具現のために積層数を増加させた形態であり、上記セラミック本体１０の厚さＴが幅Ｗより大きい形態であることを特徴とする。

一般の積層セラミックキャパシタの場合、幅と厚さがほぼ同じように製作されてきた。

しかしながら、本発明の一実施形態による積層セラミックキャパシタは、小型化を具現することができ、基板に実装するときに十分な空間確保が可能であるため高容量の積層セラミックキャパシタを具現するように積層数を増加させることができる。

上記のように、積層数が増加し、上記セラミック本体の積層方向が厚さ方向であるため、上記セラミック本体の厚さＴと幅Ｗとの関係がＴ／Ｗ＞１．０を満たすことができる。

本発明の一実施形態によれば、上記セラミック本体の厚さＴと幅Ｗとの関係がＴ／Ｗ＞１．０を満たすように積層セラミックキャパシタを製作することにより、静電容量の大容量化を具現することができる。

一方、上記セラミック本体の厚さＴと幅Ｗとの関係がＴ／Ｗ＞１．０を満たすように製作する場合、上記積層セラミックキャパシタを基板に実装するときに倒れによって短絡が発生する等の信頼性不良の問題が発生する可能性がある。

また、積層セラミック電子部品を厚さが幅より大きい形で製作する場合、基板に実装するときにハンダの表面張力によって電子部品が傾斜して立ち上がる現象であるツームストン（Ｔｏｍｂｓｔｏｎｅ）不良、即ち、マンハッタン現象（Ｍａｎｈａｔｔａｎ Ｐｈｅｎｏｍｅｎｏｎ）が発生する可能性がある。

しかしながら、本発明の一実施形態によれば、上記セラミック本体１０の両側面に形成され上記セラミック本体１０の厚さ以下の厚さを有する絶縁層１２を含み、上記セラミック本体１０の幅と上記絶縁層１２の幅との和をＷｂとしたときに０．９０≦Ｗ／Ｗｂ≦０．９７を満たすことにより、上記基板実装時の倒れによる短絡不良を防止することができる。

即ち、上記のように積層セラミックキャパシタ１を製作することにより、上記セラミック本体１０の厚さＴと幅Ｗとの関係がＴ／Ｗ＞１．０を満たしても、基板に実装するときに倒れることがないため、信頼性に優れる。

また、上記積層セラミックキャパシタ１を基板に実装するときにハンダの表面張力によって電子部品が傾斜して立ち上がる現象であるツームストン（Ｔｏｍｂｓｔｏｎｅ）不良、即ち、マンハッタン現象（Ｍａｎｈａｔｔａｎ Ｐｈｅｎｏｍｅｎｏｎ）を防止することができる。

これにより、信頼性により優れた積層セラミックキャパシタを具現することができる。

上記セラミック本体１０の幅と上記絶縁層１２の幅との和Ｗｂに対する上記セラミック本体１０の幅Ｗの比（Ｗ／Ｗｂ）が０．９０未満の場合は、耐湿不良が発生する可能性があるため、信頼性に問題が生じる可能性がある。

一方、上記セラミック本体１０の幅と上記絶縁層１２の幅との和Ｗｂに対する上記セラミック本体１０の幅Ｗの比（Ｗ／Ｗｂ）が０．９７を超える場合は、上記積層セラミックキャパシタ１を基板に実装するときに倒れ不良又はツームストン（Ｔｏｍｂｓｔｏｎｅ）不良が発生する可能性がある。

本発明の一実施形態によれば、上記の特徴に加えて、上記絶縁層１２の厚さをＴａとしたときに０．０５≦Ｔａ／Ｔ≦０．９７を満たすことができる。

即ち、上記セラミック本体１０の厚さＴに対する上記絶縁層１２の厚さＴａの比（Ｔａ／Ｔ）が０．０５≦Ｔａ／Ｔ≦０．９７を満たすように調節することにより、大容量化が具現された積層セラミックキャパシタ１を基板に実装するときに倒れ不良及びツームストン（Ｔｏｍｂｓｔｏｎｅ）不良を防止する優れた効果を有することができる。

上記セラミック本体１０の厚さＴに対する上記絶縁層１２の厚さＴａの比（Ｔａ／Ｔ）が０．０５未満の場合は、基板に実装するときに倒れ不良、絶縁層１２の反り又はクラックが発生する可能性があるため、信頼性に問題が生じる可能性がある。

一方、セラミック本体１０の厚さＴに対する上記絶縁層１２の厚さＴａの比（Ｔａ／Ｔ）が０．９７を超える場合は、上記積層セラミックキャパシタ１を基板に実装するときに倒れ不良又はツームストン（Ｔｏｍｂｓｔｏｎｅ）不良が発生する可能性がある。

一方、本発明の他の実施形態による積層セラミック電子部品は、誘電体層１１を含み、長さをＬ、幅をＷ及び厚さをＴとしたときにＴ／Ｗ＞１．０を満たす六面体形状のセラミック本体１０と、上記セラミック本体１０内で上記誘電体層１１を介して対向するように積層される第１及び第２の内部電極２１、２２と、上記セラミック本体１０の両側面に形成され上記セラミック本体１０の厚さ以下の厚さを有する絶縁層１２と、を含み、上記絶縁層１２の厚さをＴａとしたとき、０．０５≦Ｔａ／Ｔ≦０．９７を満たすことができる。

上記本発明の他の実施形態による積層セラミック電子部品のその他の特徴は上述した本発明の一実施形態による積層セラミックキャパシタの特徴と同じであるため、ここではその説明を省略する。

図３は本発明の他の実施形態による積層セラミックキャパシタの一部を切開して概略的に示した斜視図であり、図４は図３の積層セラミックキャパシタを幅方向に切断して示した断面図である。

図３及び図４を参照すると、本発明の他の実施形態による積層セラミックキャパシタ１００において、「長さ方向」は図３の「Ｌ方向」、「幅方向」は「Ｗ方向」、「厚さ方向」は「Ｔ方向」である。ここで、「幅方向」は、誘電体層を積み上げる方向、即ち、「積層方向」と同じ概念として用いられる。

即ち、図３及び図４のように、本発明の他の実施形態による積層セラミックキャパシタ１００は、上述した本発明の一実施形態による積層セラミックキャパシタとは異なり、積層方向が上記セラミック本体１１０の幅方向であることを特徴とする。

上記本発明の他の実施形態による積層セラミックキャパシタ１００は、後述するように、基板に実装するときに内部電極が基板に垂直に配置される垂直実装形態を有することができる。

本発明の他の実施形態による積層セラミックキャパシタ１００は、誘電体層１１１を含み、長さをＬ、幅をＷ及び厚さをＴとしたときにＴ／Ｗ＞１．０を満たす六面体形状のセラミック本体１１０と、上記セラミック本体１１０内で上記誘電体層１１１を介して対向するように積層される第１及び第２の内部電極１２１、１２２と、上記セラミック本体１１０の両側面に形成され上記セラミック本体１１０の厚さ以下の厚さを有する絶縁層１１２と、を含み、上記セラミック本体１１０の幅と上記絶縁層１１２の幅との和をＷｂとしたとき、０．９０≦Ｗ／Ｗｂ≦０．９７を満たすことができる。

本発明の他の実施形態によれば、上記の特徴に加えて、上記絶縁層１１２の厚さをＴａとしたときに０．０５≦Ｔａ／Ｔ≦０．９７を満たすことができる。

一方、本発明のさらに他の実施形態による積層セラミックキャパシタ１００は、誘電体層１１１を含み、長さをＬ、幅をＷ及び厚さをＴとしたときにＴ／Ｗ＞１．０を満たす六面体形状のセラミック本体１１０と、上記セラミック本体１１０内で上記誘電体層１１１を介して対向するように積層される第１及び第２の内部電極１２１、１２２と、上記セラミック本体１１０の両側面に形成され上記セラミック本体１１０の厚さ以下の厚さを有する絶縁層１１２と、を含み、上記絶縁層１１２の厚さをＴａとしたとき、０．０５≦Ｔａ／Ｔ≦０．９７を満たすことができる。

なお、上記本発明の他の実施形態による積層セラミックキャパシタのその他の特徴は上述した本発明の一実施形態による積層セラミックキャパシタの特徴と同じであるため、ここではその説明を省略する。

以下、実施例を挙げて本発明をより詳細に説明するが、本発明はこれに制限されるものではない。

本実施例は、０．６μｍ以下の平均厚さを有する誘電体層１１を適用した積層セラミックキャパシタに対し、セラミック本体の幅と絶縁層の幅との和Ｗｂに対する上記セラミック本体の幅Ｗの比（Ｗ／Ｗｂ）及びセラミック本体の厚さＴに対する絶縁層の厚さＴａの比（Ｔａ／Ｔ）による耐湿不良の有無及び基板への実装時の倒れ頻度数を試験するために行われたものである。

本実施例による積層セラミックキャパシタは、下記のような段階で製作された。

まず、平均粒径が０．１μｍのチタン酸バリウム（ＢａＴｉＯ_３）等の粉末を含んで形成されたスラリーをキャリアフィルム（ｃａｒｒｉｅｒ ｆｉｌｍ）上に塗布し乾燥して１．０５μｍ及び０．９５μｍの厚さで製造された複数のセラミックグリーンシートを製造し、これにより、誘電体層１１を形成した。

次に、ニッケル粒子の平均サイズが０．１〜０．２μｍのニッケル粉末を４０〜５０重量部含む内部電極用導電性ペーストを製造した。

上記グリーンシート上に上記内部電極用導電性ペーストをスクリーン印刷工法で塗布して内部電極を形成した後、５００層以上積層して積層体を製造した。

次に、圧着し切断して、０６０３（長さ×幅）規格であって厚さ／幅が１．０を超えるチップを製造し、上記チップをＨ_２ ０．１％以下の還元雰囲気で１０５０〜１２００℃の温度で焼成した。

次に、外部電極形成及びメッキ層形成等の工程を経て積層セラミックキャパシタを製作した。

比較例は、セラミック本体の幅と絶縁層の幅との和Ｗｂに対する上記セラミック本体の幅Ｗの比（Ｗ／Ｗｂ）及びセラミック本体の厚さＴに対する絶縁層の厚さＴａの比（Ｔａ／Ｔ）が本発明の数値範囲と異なることを除いて、上記実施例による方法と同一に製作したものである。

下記の表１は、セラミック本体の幅と絶縁層の幅との和Ｗｂに対する上記セラミック本体の幅Ｗの比（Ｗ／Ｗｂ）による耐湿不良の有無及びチップの基板への実装時の倒れ頻度数を比較したものである。

本テストではセラミック本体の厚さＴに対する絶縁層の厚さＴａの比（Ｔａ／Ｔ）を０．３（３０％）にして実験を行った。

上記耐湿不良の有無については、２００個のチップを基板に実装した後に湿度条件８５８５（８５℃、湿度８５％）で行って評価し、良好な場合を○、不良な場合を×で表示した。

上記チップの基板への実装時の倒れ頻度数については、百万個のサンプルのうち倒れが発生した部品の数を測定してｐｐｍ単位で表示し、２０ｐｐｍ以下の場合を良好、２０ｐｐｍを超える場合を不良と判断した。

＊：比較例

上記表１を参照すると、比較例であるサンプル１及び２は、セラミック本体の幅と絶縁層の幅との和Ｗｂに対する上記セラミック本体の幅Ｗの比（Ｗ／Ｗｂ）が０．９０未満であり、耐湿不良が発生するため信頼性に問題があることが分かる。

また、比較例であるサンプル９及び１０は、セラミック本体の幅と絶縁層の幅との和Ｗｂに対する上記セラミック本体の幅Ｗの比（Ｗ／Ｗｂ）が０．９７を超え、チップを基板に実装するときに倒れ不良が発生するため信頼性に問題があることが分かる。

これに対し、実施例であるサンプル３から８は、本発明の数値範囲を満たし、耐湿特性が良好であり、チップを基板に実装するときに倒れ不良が発生しないため信頼性に優れた高容量の積層セラミックキャパシタを具現することができることが分かる。

下記の表２は、セラミック本体の厚さＴに対する絶縁層の厚さＴａの比（Ｔａ／Ｔ）による耐湿不良の有無、絶縁層の反り又はクラックの発生の有無及びチップの基板への実装時の倒れ頻度数を比較したものである。

本テストではセラミック本体の幅と絶縁層の幅との和Ｗｂに対する上記セラミック本体の幅Ｗの比（Ｗ／Ｗｂ）を０．９７（９７％）にして実験を行った。

上記耐湿不良の有無については、２００個のチップを基板に実装した後に湿度条件８５８５（８５℃、湿度８５％）で行って評価し、良好な場合を○、不良な場合を×で表示した。

上記絶縁層の反り又はクラックの発生の有無（信頼性判定項目）については、 発生することなく良好な場合を○、発生して不良な場合を×で表示した。

また、上記チップの基板への実装時の倒れ頻度数については、百万個のサンプルうち倒れが発生した部品の数を測定してｐｐｍ単位で表示し、２０ｐｐｍ以下の場合を良好、２０ｐｐｍを超える場合を不良と判断した。

＊：比較例

上記表２を参照すると、比較例であるサンプル１１は、セラミック本体の厚さＴに対する絶縁層の厚さＴａの比（Ｔａ／Ｔ）が０．９７を超え、チップを基板に実装するときに倒れ不良が発生するため信頼性に問題があることが分かる。

また、比較例であるサンプル１８は、セラミック本体の厚さＴに対する絶縁層の厚さＴａの比（Ｔａ／Ｔ）が０．０５未満であり、チップを基板に実装するときに倒れ不良が発生し絶縁層の反り又はクラックが発生するため信頼性に問題があることが分かる。

これに対し、実施例であるサンプル１２から１７は、本発明の数値範囲を満たし、耐湿特性が良好であり、チップを基板に実装するときに倒れ不良が発生しないため信頼性に優れた高容量の積層セラミックキャパシタを具現することができることが分かる。

積層セラミックキャパシタの実装基板
図５は図１の積層セラミックキャパシタが印刷回路基板に実装された態様を示した斜視図であり、図６は図３の積層セラミックキャパシタが印刷回路基板に実装された態様を示した斜視図である。

図５を参照すると、本発明の一実施形態による積層セラミックキャパシタ１の実装基板２００は、積層セラミックキャパシタ１が水平に実装される印刷回路基板２１０と、印刷回路基板２１０の上面に互いに離隔して形成された第１及び第２の電極パッド２２１、２２２と、を含む。

この際、積層セラミックキャパシタ１の第１及び第２の外部電極３１、３２は、それぞれ第１及び第２の電極パッド２２１、２２２上に接触するように位置した状態でハンダ付け２３０によって印刷回路基板２１０と電気的に連結されることができる。

また、図６を参照すると、本発明の他の実施形態による積層セラミックキャパシタ１００の実装基板２００は、積層セラミックキャパシタ１００が垂直に実装される印刷回路基板２１０と、印刷回路基板２１０の上面に互いに離隔して形成された第１及び第２の電極パッド２２１、２２２と、を含む。

上記のように、本発明の他の実施形態による積層セラミック電子部品の実装基板は、誘電体層を含み長さをＬ、幅をＷ及び厚さをＴとしたときにＴ／Ｗ＞１．０を満たす六面体形状のセラミック本体を含む積層セラミック電子部品が実装された形態であり、高容量の積層セラミックキャパシタを含むことができる。

また、上記のように、本発明の他の実施形態による積層セラミック電子部品の実装基板は、上記積層セラミックキャパシタを基板上に水平又は垂直実装しても、上述したようにセラミック本体の幅と絶縁層の幅との和Ｗｂに対する上記セラミック本体の幅Ｗの比（Ｗ／Ｗｂ）が０．９０≦Ｗ／Ｗｂ≦０．９７を満たすため、積層セラミック電子部品の倒れ不良が発生しない。

また、セラミック本体の厚さＴに対する絶縁層の厚さＴａの比（Ｔａ／Ｔ）が０．０５≦Ｔａ／Ｔ≦０．９７を満たすため、積層セラミック電子部品を基板に実装するときに倒れ不良が発生しない。

これにより、信頼性に優れた高容量の積層セラミックキャパシタを含む積層セラミック電子部品の実装基板を具現することができる。

以上、本発明の実施形態について詳細に説明したが、本発明の権利範囲はこれに限定されず、請求の範囲に記載された本発明の技術的思想から外れない範囲内で多様な修正及び変形が可能であるということは、当技術分野の通常の知識を有する者には明らかである。

１、１００ 積層セラミックキャパシタ
１０、１１０ セラミック本体
１１、１１１ 誘電体層
１２、１１２ 絶縁層
２１、２２、１２１、１２２ 第１及び第２の内部電極
３１、３２、１３１、１３２ 第１及び第２の外部電極
２００ 実装基板
２１０ 印刷回路基板
２２１、２２２ 第１及び第２の電極パッド
２３０ ハンダ付け
Ｔ セラミック本体の厚さ
Ｔａ 絶縁層の厚さ
Ｗ セラミック本体の幅
Ｗｂ セラミック本体の幅と絶縁層の幅との和

Claims (12)

1. 誘電体層を含み、長さをＬ、幅をＷ及び厚さをＴとしたときにＴ／Ｗ＞１．０を満たす六面体形状のセラミック本体と、
   前記セラミック本体内で前記誘電体層を介して対向するように積層される第１及び第２の内部電極と、
   前記セラミック本体の両側面に形成され前記セラミック本体の厚さ以下の厚さを有する絶縁層と、
   を含み、
   前記セラミック本体の幅と前記絶縁層の幅との和をＷｂとしたとき、０．９０≦Ｗ／Ｗｂ≦０．９７を満たす、積層セラミック電子部品。
2. 前記絶縁層の厚さをＴａとしたとき、０．０５≦Ｔａ／Ｔ≦０．９７を満たす、請求項１に記載の積層セラミック電子部品。
3. 前記誘電体層の平均厚さをｔｄとしたとき、０．１μｍ≦ｔｄ≦０．８μｍを満たす、請求項１に記載の積層セラミック電子部品。
4. 前記第１及び第２の内部電極の厚さは０．６μｍ以下である、請求項１に記載の積層セラミック電子部品。
5. 前記第１及び第２の内部電極は前記セラミック本体の厚さ方向に積層される、請求項１に記載の積層セラミック電子部品。
6. 前記第１及び第２の内部電極は前記セラミック本体の幅方向に積層される、請求項１に記載の積層セラミック電子部品。
7. 誘電体層を含み、長さをＬ、幅をＷ及び厚さをＴとしたときにＴ／Ｗ＞１．０を満たす六面体形状のセラミック本体と、
   前記セラミック本体内で前記誘電体層を介して対向するように積層される第１及び第２の内部電極と、
   前記セラミック本体の両側面に形成され前記セラミック本体の厚さ以下の厚さを有する絶縁層と、
   を含み、
   前記絶縁層の厚さをＴａとしたとき、０．０５≦Ｔａ／Ｔ≦０．９７を満たし、
   前記セラミック本体の幅と前記絶縁層の幅との和をＷｂとしたとき、０．９０≦Ｗ／Ｗｂ≦０．９７を満たす、積層セラミック電子部品。
8. 前記誘電体層の平均厚さをｔｄとしたとき、０．１μｍ≦ｔｄ≦０．８μｍを満たす、請求項７に記載の積層セラミック電子部品。
9. 前記第１及び第２の内部電極の厚さは０．６μｍ以下である、請求項７に記載の積層セラミック電子部品。
10. 前記第１及び第２の内部電極は前記セラミック本体の厚さ方向に積層される、請求項７に記載の積層セラミック電子部品。
11. 前記第１及び第２の内部電極は前記セラミック本体の幅方向に積層される、請求項７に記載の積層セラミック電子部品。
12. 上部に第１及び第２の電極パッドを有する印刷回路基板と、
    前記印刷回路基板上に設置された請求項１から１１のいずれか一項に記載の積層セラミック電子部品と、
    を含む、積層セラミック電子部品の実装基板。

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