JP2014220477A - 積層セラミック電子部品及びその実装基板 - Google Patents
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Abstract
【課題】積層数の増加により厚さが幅に比べて大きくなっても積層セラミック電子部品を印刷回路基板等に実装するときに倒れる問題が発生しない積層セラミック電子部品及びその実装基板を提供する。【解決手段】本発明の積層セラミック電子部品は、複数の誘電体層を含み、幅をW、厚さをTとしたときにT/W>1.0を満たし、少なくとも一つの主面に内側に凹んだ長さ方向の溝部を有するセラミック本体と、上記セラミック本体内で上記誘電体層を介して対向するように配置され、上記セラミック本体の両端面から交互に露出した複数の第1及び第2の内部電極と、上記セラミック本体の両端面から上記溝部が形成された一つの主面まで形成され、上記第1及び第2の内部電極とそれぞれ電気的に連結された第1及び第2の外部電極と、を含み、上記セラミック本体を全厚さの70〜90%の上部領域Atと10〜30%の下部領域Abに区分したときに、(Abの共材の平均粒径/Atの共材の平均粒径)<0.5である。【選択図】図1
Description
本発明は、積層セラミック電子部品及びその実装基板に関する。
最近、電子製品の小型化につれ、このような電子製品に用いられる積層セラミック電子部品の小型化及び高容量化も求められている。
これにより、誘電体層と内部電極の薄膜化及び多層化が多様な方法で試みられており、近来では、誘電体層の厚さを薄くし且つその積層数を増加させた積層セラミック電子部品が製造されている。
上記積層セラミック電子部品の小型化、及び誘電体層と内部電極の薄膜化が可能となるにつれ、高容量化の具現のために積層数を増加させることができるようになった。
しかしながら、上記のように誘電体層及び内部電極の厚さを薄くし且つ積層数を増加させると、積層セラミック電子部品の高容量の具現は可能になるが、積層数の増加によって積層セラミック電子部品の厚さが幅に比べて大きくなる。
上記のように積層セラミック電子部品の厚さが幅に比べて大きくなると、通常、積層セラミック電子部品の両端面に形成された外部電極の周りの面はラウンド形になる。
これにより、積層セラミック電子部品を印刷回路基板等に実装するときに積層セラミック電子部品がうまく実装されずに倒れる問題が発生し、積層セラミック電子部品の実装不良率が増加するという問題がある。
下記特許文献1は、小型化及び高容量化を求める積層セラミックコンデンサーを開示しているが、積層セラミックコンデンサーを印刷回路基板に実装したときに倒れる問題を解決するための手段は開示していない。
本発明の目的は、積層数の増加により厚さが幅に比べて大きくなっても、高容量を具現し、且つ積層セラミック電子部品を印刷回路基板等に実装するときに倒れる問題を解決することにより実装不良及び短絡発生を減らすことができる積層セラミック電子部品を提供することである。
本発明の一実施形態によれば、複数の誘電体層を含み、幅をW、厚さをTとしたときにT/W>1.0を満たし、少なくとも一つの主面に内側に凹んだ長さ方向の溝部を有するセラミック本体と、上記セラミック本体内で上記誘電体層を介して対向するように配置され、上記セラミック本体の両端面から交互に露出した複数の第1及び第2の内部電極と、上記セラミック本体の両端面から上記溝部が形成された一つの主面まで形成され、上記第1及び第2の内部電極とそれぞれ電気的に連結された第1及び第2の外部電極と、を含み、上記セラミック本体を全厚さの70〜90%の上部領域Atと10〜30%の下部領域Abに区分したときに、(Abの共材の平均粒径/Atの共材の平均粒径)<0.5である積層セラミック電子部品を提供する。
本発明の一実施例において、上記第1及び第2の内部電極の厚さteは、0.2μm≦te≦0.85μmの範囲を満たすことができる。
本発明の一実施例において、上記セラミック本体の下部領域に配置された第1及び第2の内部電極の厚さが上記セラミック本体の上部領域に配置された第1及び第2の内部電極の厚さより厚く形成されることができる。
本発明の一実施例において、上記セラミック本体のT/Wは、1.2<T/W<3.0の範囲を満たすことができる。
本発明の一実施例において、上記セラミック本体の端面のエッジの厚さをTe、中央部の厚さをTcとしたとき、0.910≦Tc/Te<0.995の範囲を満たすことができる。
本発明の一実施例において、上記セラミック本体の上部領域の電極連結性は80%以上であることができる。
本発明の一実施例において、上記セラミック本体の下部領域の電極連結性は90%以上であることができる。
本発明の一実施例において、上記セラミック本体の下部領域と上部領域との電極連結性の差が5%以上であることができる。
本発明の一実施例において、上記セラミック本体は、誘電体層が厚さ方向に積層されるか、又は幅方向に積層されることができる。
本発明の一実施例において、上記溝部は、上記セラミック本体の両主面に対向するようにそれぞれ形成されることができる。
本発明の一実施形態によれば、積層数の増加により高容量を具現し、且つセラミック本体の下部領域に厚さ方向の収縮率が大きくなるように微粒共材を適用してセラミック本体の実装面に内側に凹んだ長さ方向の溝部を形成することにより、印刷回路基板等に実装するときに倒れる現象を防止して積層セラミック電子部品の実装不良率及び短絡発生を減らすことができる効果がある。
以下では、添付の図面を参照して本発明の好ましい実施形態について説明する。しかし、本発明の実施形態は様々な他の形態に変形されることができ、本発明の範囲は以下で説明する実施形態に限定されない。また、本発明の実施形態は、当該技術分野で平均的な知識を有する者に本発明をより完全に説明するために提供されるものである。したがって、図面における要素の形状及び大きさなどはより明確な説明のために誇張されることがある。
以下、本発明の一実施形態による積層セラミック電子部品を説明するにあたり、特に、積層セラミックキャパシタを例に挙げて説明するが、本発明はこれに限定されるものではない。
積層セラミックキャパシタ
図1は本発明の一実施形態による積層セラミックキャパシタの一部を切開して概略的に示した斜視図であり、図2は本発明の他の実施形態による積層セラミックキャパシタの厚さ−幅方向の断面図である。
図1は本発明の一実施形態による積層セラミックキャパシタの一部を切開して概略的に示した斜視図であり、図2は本発明の他の実施形態による積層セラミックキャパシタの厚さ−幅方向の断面図である。
図1及び図2を参照すると、本発明の一実施形態による積層セラミックキャパシタ100は、セラミック本体110、複数の第1及び第2の内部電極121、122及び第1及び第2の外部電極131、132を含む。
セラミック本体110は複数の誘電体層111を厚さ方向に積層した後に焼成したものであり、隣接する誘電体層111の間の境界は走査電子顕微鏡(SEM:Scanning Electron Microscope)を用いなくては確認できない程度に一体化されることができる。このようなセラミック本体110の形状は、特に制限されず、例えば、六面体形状であることができる。
本発明の実施形態を明確に説明するためにセラミック本体110の六面体方向を定義すると、図面上に表示されたL、W及びTはそれぞれ長さ方向、幅方向及び厚さ方向である。
また、本実施形態では、説明の便宜のためにセラミック本体110の対向する厚さ方向の端面を第1及び第2の主面、第1及び第2の主面を連結し対向する長さ方向の端面を第1及び第2の端面、対向する幅方向の端面を第1及び第2の側面と定義する。
セラミック本体110は、高容量の具現のために誘電体層111の積層数を増加させた形態であり、幅をW、厚さをTとしたときにT/W>1.0を満たしてセラミック本体110の幅に比べて厚さがより大きく形成される。この際、上記T/Wは、好ましくは、1.2<T/W<3.0の範囲を満たすことができる。
この際、誘電体層111の積層数は、特に制限されないが、基板に実装するときに十分な空間確保及び高容量具現のために、例えば、500層以上である。
また、セラミック本体110は、第2の主面を実装面としたとき、第2の主面に内側に凹んだ長さ方向の溝部115が形成される。セラミック本体110の第2の主面には溝部115を基準としてその両側に所定面積を有する支持部113が設けられ、この支持部113は積層セラミックキャパシタ100を印刷回路基板等に実装したときに積層セラミックキャパシタ100が倒れることを防止する支持台の役割を行う。
また、図1を参照すると、セラミック本体110の第2の主面と対向する第1の主面には、必要に応じて、第2の主面に形成された溝部115と対向するように内側に凹んだ長さ方向の溝部114が形成されることができる。
このように、セラミック本体110の第1及び第2の主面を対称構造で形成することは、積層セラミックキャパシタ100が印刷回路基板に上下反対に実装されたときに備えるためである。この場合、セラミック本体110の第1の主面には、溝部114を基準としてその両側に支持部113と対応する支持部112が設けられることができる。
誘電体層111は、高誘電率のセラミック材料を含み、例えば、チタン酸バリウム(BaTiO3)系セラミック粉末等を含むことができるが、十分な静電容量が得られるものであれば特に限定されない。
また、誘電体層111には、上記セラミック粉末と一緒に、必要に応じて、遷移金属酸化物又は炭化物、希土類元素、マグネシウム(Mg)又はアルミニウム(Al)等のような多様な種類のセラミック添加剤、有機溶剤、可塑剤、結合剤及び分散剤等がさらに添加されることができる。
この際、セラミック本体110を全厚さの70〜90%の上部領域Atと10〜30%の下部領域Abに区分したとき、(Abの共材の平均粒径/Atの共材の平均粒径)<0.5であることができる。即ち、下部領域Abの共材の平均粒径が小さいほど高い電極連結性を具現するのに有利であり、上部領域Atの共材の平均粒径が下部領域Abの共材の平均粒径の2倍以上のときにこのような効果が大きくなる。
また、セラミック本体110の端面のエッジの厚さをTe、中央部の厚さをTcとしたとき、0.910≦Tc/Te<0.995の範囲を満たすことができる。Tc/Te値は溝部115の深さに応じて変わり、上記Tc/Te値が0.910未満の場合はセラミック本体110にクラックが発生し、上記Tc/Te値が0.995を超える場合は実装時に問題が発生する可能性がある。
この際、セラミック本体110の上部領域Atの電極連結性は80%以上であり、セラミック本体110の下部領域Abの電極連結性は90%以上であることができる。また、セラミック本体110の下部領域Abと上部領域Atとの電極連結性の差は5%であることができる。即ち、下部領域Abに、上部領域Atより微粒の共材を適用することにより、電極連結性をより高くすることができる。
第1及び第2の内部電極121、122は、互いに異なる極性を有する電極であり、誘電体層111を形成するセラミックシートを介して対向するように配置され、セラミック本体110内でセラミック本体110の第1及び第2の端面からそれぞれ露出するように形成されることができる。
この際、第1及び第2の内部電極121、122は、中間に配置された誘電体層111によって互いに電気的に絶縁されることができる。
また、第1及び第2の内部電極121、122は導電性金属で形成され、例えば、銀(Ag)、パラジウム(Pd)、白金(Pt)、ニッケル(Ni)及び銅(Cu)のうち一つ又はこれらの合金等からなるものを用いることができるが、本発明はこれに限定されるものではない。
また、第1及び第2の内部電極121、122の平均厚さは、静電容量を形成できれば特に制限されず、例えば、0.2μm≦te≦0.85μmの範囲を満たすことができる。
但し、第1及び第2の内部電極121、122の平均厚さが0.85μmを超えて厚すぎる場合は、セラミック本体110の内部にクラックが発生する可能性がある。
第1及び第2の内部電極121、122の平均厚さは、セラミック本体110の幅方向の断面を走査電子顕微鏡(SEM、Scanning Electron Microscope)でイメージスキャンして測定することができる。
例えば、セラミック本体110の長さ(L)方向の中央部に沿う幅及び厚さ方向(W−T)の断面を走査電子顕微鏡(SEM、Scanning Electron Microscope)でスキャンしたイメージから抽出した任意の内部電極に対し、幅方向に等間隔の30個の地点での厚さを測定して平均値を測定することができる。
上記等間隔の30個の地点は、第1及び第2の内部電極121、122が重なる領域を意味する容量形成部で測定されることができる。
また、このような平均値測定を10個以上の内部電極に拡張して平均値を測定すると、内部電極の平均厚さをより一般化することができる。
また、セラミック本体110の下部領域Abに配置された第1及び第2の内部電極121、122の厚さはセラミック本体110の上部領域Atに配置された第1及び第2の内部電極121、122の厚さより厚くても良い。
第1及び第2の外部電極131、132は、セラミック本体110の両端面から上下溝部114、115が形成された第1及び第2の主面まで伸びて形成され、セラミック本体110の両端面からそれぞれ露出した複数の第1及び第2の内部電極121、122の露出した部分を覆ってそれぞれ電気的に連結する。
また、第1及び第2の外部電極131、132は、導電性金属で形成され、例えば、銀(Ag)、ニッケル(Ni)及び銅(Cu)等で形成されることができる。このような第1及び第2の外部電極131、132は、上記導電性金属粉末にガラスフリットを添加して製造された導電性ペーストを塗布した後に焼成して形成されることができるが、本発明はこれに限定されるものではない。
一方、第1及び第2の外部電極131、132上には、必要に応じて、第1及び第2のメッキ層(図示せず)が形成されることができる。
上記第1及び第2のメッキ層は、積層セラミックキャパシタ100を印刷回路基板にハンダで実装するときに相互間の接着強度を高くするためのものである。
上記第1及び第2のメッキ層は、例えば、第1及び第2の外部電極131、132上に形成されたニッケル(Ni)メッキ層と、上記ニッケルメッキ層上に形成されたスズ(Sn)メッキ層と、を含むことができるが、本発明はこれに限定されるものではない。
下記表1は、セラミック本体の下部領域の厚さ及びセラミック本体110の端面のエッジの厚さTeと中央部の厚さTcとの比による積層セラミックキャパシタの印刷回路基板への実装成功の有無、容量満足の有無及び信頼性満足の有無を示したものである。
上記表1を参照すると、サンプル1及び2は、セラミック本体の実装面、即ち、第2の主面が下側に膨らんだか又は平らな形状であり、積層セラミックキャパシタを印刷回路基板上に20回実装したときに数回倒れる実装不良が発生することが確認できる。特に、サンプル1は、容量の面においても基準値を満たしていない。
サンプル3〜7は、セラミック本体110の実装面、即ち、第2の主面が内側に凹んだ長さ方向の溝部115を有するものであり、積層セラミックキャパシタ100を印刷回路基板上に20回実装したときに倒れが発生しないことが確認できる。また、容量の面において基準値を満たし、信頼性の面においてもクラックが発生しないことが確認できる。
サンプル8及び12は、セラミック本体の実装面、即ち、第2の主面が内側に凹んだ長さ方向の溝部を有するものであり、積層セラミックキャパシタを印刷回路基板上に20回実装したときに倒れが発生しないことが確認できる。しかしながら、溝部が凹みすぎて容量不良が発生すると共にセラミック本体の厚さ方向のマージン部が薄くなりすぎて耐湿に対する信頼性が悪化する問題が発生することが確認できる。
変形例
図3は本発明のさらに他の実施形態による積層セラミックキャパシタの一部を切開して概略的に示した斜視図であり、図4は本発明のさらに他の実施形態による積層セラミックキャパシタの厚さ−幅方向の断面図である。
図3は本発明のさらに他の実施形態による積層セラミックキャパシタの一部を切開して概略的に示した斜視図であり、図4は本発明のさらに他の実施形態による積層セラミックキャパシタの厚さ−幅方向の断面図である。
ここで、第1及び第2の外部電極131、132が形成された構造については前述した一実施形態と同じであるため重複を避けるためにその具体的な説明を省略し、前述した実施形態と異なる構造を有する第1及び第2の内部電極121’、122’を中心に具体的に説明する。
図3及び図4を参照すると、本発明の他の実施形態による積層セラミックキャパシタは、複数の誘電体層111が幅方向に積層されたセラミック本体110を含む。
したがって、第1及び第2の内部電極121’、122’は、誘電体層111を形成するセラミックシートを介して対向するように幅方向に配置され、セラミック本体110内でセラミック本体110の第1及び第2の端面からそれぞれ露出するように形成されることができる。この際、第1及び第2の内部電極121’、122’は、中間に配置された誘電体層111によって互いに電気的に絶縁されることができる。
また、図3を参照すると、セラミック本体110の第2の主面と対向する第1の主面には、必要に応じて、第2の主面に形成された溝部115と対向するように内側に凹んだ長さ方向の溝部114が形成されることができる。
積層セラミックキャパシタの実装基板
図5は、本発明の一実施形態による積層セラミックキャパシタが印刷回路基板に実装された態様を積層セラミックキャパシタの一部を切開して概略的に示した斜視図である。
図5は、本発明の一実施形態による積層セラミックキャパシタが印刷回路基板に実装された態様を積層セラミックキャパシタの一部を切開して概略的に示した斜視図である。
図5を参照すると、本実施形態による積層セラミックキャパシタ100の実装基板200は、積層セラミックキャパシタ100が水平に又は垂直に実装された印刷回路基板210と、印刷回路基板210の上面に互いに離隔して形成された第1及び第2の電極パッド221、222と、を含む。
この際、積層セラミックキャパシタ100は、溝部115が形成されたセラミック本体110の厚さ方向の第2の主面が実装面として下側に配置され、第1及び第2の外部電極131、132の第2の主面がそれぞれ第1及び第2の電極パッド221、222上に接触するように位置した状態でハンダ230によって印刷回路基板210と電気的に連結されることができる。
以上、本発明の実施形態について詳細に説明したが、本発明の権利範囲はこれに限定されず、請求の範囲に記載された本発明の技術的思想から外れない範囲内で多様な修正及び変形が可能であるということは、当技術分野の通常の知識を有する者には明らかである。
100、100’ 積層セラミックキャパシタ
110 セラミック本体
111 誘電体層
112、113 支持部
114、115 溝部
121、122、121’、122’ 第1及び第2の内部電極
131、132 第1及び第2の外部電極
110 セラミック本体
111 誘電体層
112、113 支持部
114、115 溝部
121、122、121’、122’ 第1及び第2の内部電極
131、132 第1及び第2の外部電極
Claims (12)
- 複数の誘電体層を含み、幅をW、厚さをTとしたときにT/W>1.0を満たし、少なくとも一つの主面に内側に凹んだ長さ方向の溝部を有するセラミック本体と、
前記セラミック本体内で前記誘電体層を介して対向するように配置され、前記セラミック本体の両端面から交互に露出した複数の第1及び第2の内部電極と、
前記セラミック本体の両端面から前記溝部が形成された一つの主面まで形成され、前記第1及び第2の内部電極とそれぞれ電気的に連結された第1及び第2の外部電極と、
を含み、
前記セラミック本体を全厚さの70〜90%の上部領域Atと10〜30%の下部領域Abに区分したときに、(Abの共材の平均粒径/Atの共材の平均粒径)<0.5である、積層セラミック電子部品。 - 前記第1及び第2の内部電極の厚さteは、0.2μm≦te≦0.85μmの範囲を満たす、請求項1に記載の積層セラミック電子部品。
- 前記セラミック本体の下部領域に配置された第1及び第2の内部電極の厚さが前記セラミック本体の上部領域に配置された第1及び第2の内部電極の厚さより厚く形成される、請求項1に記載の積層セラミック電子部品。
- 前記セラミック本体のT/Wは、1.2<T/W<3.0の範囲を満たす、請求項1に記載の積層セラミック電子部品。
- 前記セラミック本体の端面のエッジの厚さをTe、中央部の厚さをTcとしたとき、0.910≦Tc/Te<0.995の範囲を満たす、請求項1に記載の積層セラミック電子部品。
- 前記セラミック本体の上部領域の電極連結性は80%以上である、請求項1に記載の積層セラミック電子部品。
- 前記セラミック本体の下部領域の電極連結性は90%以上である、請求項1に記載の積層セラミック電子部品。
- 前記セラミック本体の下部領域と上部領域との電極連結性の差が5%以上である、請求項1に記載の積層セラミック電子部品。
- 前記セラミック本体は誘電体層が厚さ方向に積層される、請求項1に記載の積層セラミック電子部品。
- 前記セラミック本体は誘電体層が幅方向に積層される、請求項1に記載の積層セラミック電子部品。
- 前記溝部は前記セラミック本体の両主面に対向するようにそれぞれ形成される、請求項1に記載の積層セラミック電子部品。
- 上部に第1及び第2の電極パッドを有する印刷回路基板と、
前記第1及び第2の電極パッド上に設置された請求項1から11のいずれか一項に記載の積層セラミック電子部品と、
を含む、積層セラミック電子部品の実装基板。
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