KR20190116148A - 적층 세라믹 커패시터 및 이의 실장 기판 - Google Patents

적층 세라믹 커패시터 및 이의 실장 기판

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KR20190116148A
KR20190116148A KR1020190096692A KR20190096692A KR20190116148A KR 20190116148 A KR20190116148 A KR 20190116148A KR 1020190096692 A KR1020190096692 A KR 1020190096692A KR 20190096692 A KR20190096692 A KR 20190096692A KR 20190116148 A KR20190116148 A KR 20190116148A
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Abstract

본 발명의 일 실시예에 따르면, 유전체층 및 상기 유전체층을 사이에 두고 제3 방향으로 적층되도록 배치되며 각각 제1 및 제2 접속부를 가지는 제1 및 제2 내부 전극을 포함하고, 제1 방향으로 대향하는 제5 및 제6 면, 제2 방향으로 대향하는 제3 및 제4 면, 제3 방향으로 대향하는 제1 및 제2 면을 포함하는 바디; 상기 제1 내부 전극과 전기적으로 접속하고 상기 바디의 제5면 상에 배치되는 제1 외부 전극; 및 상기 제2 내부 전극과 전기적으로 접속하고 상기 제1 외부 전극과 이격되어 상기 바디의 제5면 상에 배치되는 제2 외부 전극을 포함하고, 상기 제1 내부 전극은 제1 접속부를 통해 상기 바디의 제3면 및 제5면으로 노출되고, 상기 제2 내부 전극은 제2 접속부를 통해 상기 바디의 제4면 및 제5면으로 노출되는 적층 세라믹 커패시터를 제공할 수 있다.

Description

적층 세라믹 커패시터 및 이의 실장 기판{MULTI-LAYERED CERAMIC CAPACITOR AND BOARD HAVING THE SAME)}
본 발명은 적층 세라믹 커패시터 및 이의 실장 기판에 관한 것이다.
커패시터 부품 중 적층 세라믹 커패시터(MLCC: Multi-Layered Ceramic Capacitor)는 소형이면서도 고용량이 보장되고, 실장이 용이한 장점을 갖는다.
최근 세라믹 전자부품, 특히 적층 세라믹 커페시터는 시장의 요구에 따라 초고용량화 되고 있다. 용량확보를 위해서는 적층수가 증가하여야 하나, 적층수가 늘어날수록 칩의 신뢰성이 저하되는 문제점이 있다.
이러한 문제점은, 적층수가 늘어날수록 내부 전극의 두께에 의한 단차가 커지게 되는 것에서 기인한다. 적층수의 증가에 따라 유전체층은 단차를 메우기 위하여 연신하게 되며, 이로 인해 액티브층과 커버층 사이의 딜라미네이션이나 가소 과정에서의 크랙 등이 발생할 수 있다.
따라서 초소형/초고용량이면서도 칩의 기계적 신뢰성 및 내습 신뢰성 등을 만족하는 적층 세라믹 커패시터의 개발이 요구되고 있다.
본 발명의 목적은 기계적 강도가 향상된 적층 세라믹 커패시터를 제공하는 것이다.
본 발명의 다른 목적은 내습 신뢰성이 우수한 적층 세라믹 커패시터를 제공하는 것이다.
본 발명의 또 다른 목적은 내부 전극 및 외부 전극 간의 접착성을 향상시켜 ESR 불량을 방지할 수 있는 적층 세라믹 커패시터를 제공하는 것이다.
본 발명의 또 다른 목적은 크랙이나 딜라미네이션을 방지하면서도 고용량을 확보할 수 있는 적층 세라믹 커패시터를 제공하는 것이다.
본 발명의 일 실시예에 따르면, 유전체층 및 상기 유전체층을 사이에 두고 제3 방향으로 적층되도록 배치되며 각각 제1 및 제2 접속부를 가지는 제1 및 제2 내부 전극을 포함하고, 제1 방향으로 대향하는 제5 및 제6 면, 제2 방향으로 대향하는 제3 및 제4 면, 제3 방향으로 대향하는 제1 및 제2 면을 포함하는 바디; 상기 제1 내부 전극과 전기적으로 접속하고 상기 바디의 제5면 상에 배치되는 제1 외부 전극; 및 상기 제2 내부 전극과 전기적으로 접속하고 상기 제1 외부 전극과 이격되어 상기 바디의 제5면 상에 배치되는 제2 외부 전극을 포함하고, 상기 제1 내부 전극은 제1 접속부를 통해 상기 바디의 제3면 및 제5면으로 노출되고, 상기 제2 내부 전극은 제2 접속부를 통해 상기 바디의 제4면 및 제5면으로 노출되는 적층 세라믹 커패시터를 제공할 수 있다.
본 발명의 일 실시예에 따르면, 유전체층의 접합 면적을 증대시켜 우수한 기계적 강도를 가지는 적층 세라믹 커패시터를 제공할 수 있다.
본 발명의 다른 실시예에 따르면, 내습 신뢰성이 우수한 적층 세라믹 커패시터를 제공할 수 있다.
본 발명의 또 다른 실시예에 따르면, 내부 전극과 외부 전극의 연결성을 향상시켜 ESR 불량을 방지할 수 있는 적층 세라믹 커패시터를 제공할 수 있다.
본 발명의 또 다른 실시예에 따르면, 고용량이면서도 크랙이나 딜라미네이션을 방지할 수 있는 적층 세라믹 커패시터를 제공할 수 있다.
다만, 본 발명의 다양하면서도 유익한 장점과 효과는 상술한 내용에 한정되지 않으며, 본 발명의 구체적인 실시 형태를 설명하는 과정에서 보다 쉽게 이해될 수 있을 것이다.
도 1은 본 발명의 일 실시예에 따른 적층 세라믹 커패시터를 개략적으로 나타내는 사시도이다.
도 2는 도 1의 바디를 나타내는 사시도이다.
도 3 및 도 4는 본 발명의 일 실시예에 따른 내부 전극을 개략적으로 나타내는 평면도이다.
도 5는 도 3의 A 영역에 대한 확대도이다.
도 6은 본 발명의 다른 실시예에 따른 적층 세라믹 커패시터를 개략적으로 나타내는 사시도이다.
도 7은 도 6의 바디를 나타내는 사시도이다.
도 8 및 도 9는 본 발명의 일 실시예에 따른 내부 전극을 개략적으로 나타내는 평면도이다.
도 10은 본 발명의 일 실시예에 따른 적층 세라믹 커패시터의 실장 기판을 개략적으로 나타내는 사시도이다.
이하, 구체적인 실시형태 및 첨부된 도면을 참조하여 본 발명의 실시형태를 설명한다. 그러나, 본 발명의 실시형태는 여러 가지 다른 형태로 변형될 수 있으며, 본 발명의 범위가 이하 설명하는 실시형태로 한정되는 것은 아니다. 또한, 본 발명의 실시형태는 당해 기술분야에서 평균적인 지식을 가진 자에게 본 발명을 더욱 완전하게 설명하기 위해서 제공되는 것이다. 따라서, 도면에서의 요소들의 형상 및 크기 등은 보다 명확한 설명을 위해 과장될 수 있으며, 도면상의 동일한 부호로 표시되는 요소는 동일한 요소이다.
그리고 도면에서 본 발명을 명확하게 설명하기 위해서 설명과 관계없는 부분은 생략하고, 여러 층 및 영역을 명확하게 표현하기 위하여 두께를 확대하여 나타내었으며, 동일한 사상의 범위 내의 기능이 동일한 구성요소는 동일한 참조부호를 사용하여 설명한다. 나아가 명세서 전체에서, 어떤 부분이 어떤 구성요소를 "포함"한다고 할 때, 이는 특별히 반대되는 기재가 없는 한 다른 구성요소를 제외하는 것이 아니라 다른 구성요소를 더 포함할 수 있는 것을 의미할 수 있다.
도면에서, X 방향은 제1 방향, L 방향 또는 길이 방향, Y 방향은 제2 방향, W 방향 또는 폭 방향, Z 방향은 제3 방향, T 방향 또는 두께 방향으로 정의될 수 있다.
이하, 도 1 내지 도 5를 참조하여, 본 발명의 일 실시형태에 따른 적층 세라믹 커패시터에 대하여 상세히 설명한다.
본 발명의 일 실시형태에 따른 적층 세라믹 커패시터(100)는 유전체층(111) 및 상기 유전체층(111)을 사이에 두고 제3 방향(Z 방향)으로 적층되도록 배치되며 각각 제1 및 제2 접속부(121a, 122b)를 가지는 제1 및 제2 내부 전극(121, 122)을 포함하고, 제1 방향(X 방향)으로 대향하는 제5 및 제6 면(S5, S6), 제2 방향(Y 방향)으로 대향하는 제3 및 제4 면(S3, S4), 제3 방향(Z 방향)으로 대향하는 제1 및 제2 면(S1, S2)을 포함하는 바디(110); 상기 제1 내부 전극(121)과 전기적으로 접속하고 상기 바디(110)의 제5면(S5) 상에 배치되는 제1 외부 전극(131); 및 상기 제2 내부 전극(122)과 전기적으로 접속하고 상기 제1 외부 전극(131)과 이격되어 상기 바디(110)의 제5면(S5) 상에 배치되는 제2 외부 전극(132)을 포함할 수 있다.
이 때, 상기 제1 내부 전극(121)은 제1 접속부(121a)를 통해 상기 바디(110)의 제3면(S3) 및 제5면(S5)으로 노출되고, 상기 제2 내부 전극(122)은 제2 접속부(122b)를 통해 상기 바디(110)의 제4면(S4) 및 제5면(S5)으로 노출될 수 있다.
상기 바디(110)의 구체적인 형상에 특별히 제한은 없지만, 도시된 바와 같이 바디(110)는 육면체 형상이나 이와 유사한 형상으로 이루어질 수 있다. 상기 바디(110)는 소성 과정에서 상기 바디(110)에 포함된 세라믹 분말의 수축으로 인하여, 상기 바디(110)는 완전한 직선을 가진 육면체 형상은 아니지만 실질적으로 육면체 형상을 가질 수 있다.
바디(110)는 두께 방향(Z 방향)으로 서로 대향하는 제1 및 제2 면(S1, S2), 상기 제1 및 제2 면(S1, S2)과 연결되고 폭 방향(Y 방향)으로 서로 대향하는 제3 및 제4 면(S3, S4), 제1 및 제2 면(S1, S2)과 연결되고 제3 및 제4 면(S3, S4)과 연결되며 길이 방향(X 방향)으로 서로 대향하는 제5 및 제6 면(S5, S6)을 가질 수 있다. 이때, 제1, 제2, 제3 및 제4 면(S1, S2, S3, S4) 중에서 선택된 한 면이 실장면이 될 수 있으며, 본 실시예의 경우, 예를 들어 제5면(S5)이 실장면이 될 수 있다.
상기 바디(110)는 제1 방향의 길이가 제2 방향의 폭 보다 긴 구조를 가질 수 있다. 상기 제1 방향의 길이는 X 방향으로 대향하는 제5 면(S5) 및 제6 면(S5) 사이의 최단 수직 거리를 의미할 수 있으며, 상기 제2 방향의 폭은 Y 방향으로 대향하는 제3 면(S3) 및 제4 면(S4) 사이의 최단 수직 거리를 의미할 수 있다.
바디(110)를 형성하는 복수의 유전체층(111)은 소성된 상태로서, 인접하는 유전체층(111) 사이의 경계는 주사전자현미경(SEM: Scanning Electron Microscope)를 이용하지 않고 확인하기 곤란할 정도로 일체화될 수 있다.
본 발명의 일 실시형태에 따르면, 상기 유전체층(111)을 형성하는 원료는 충분한 정전 용량을 얻을 수 있는 한 특별히 제한되지 않는다. 예를 들어, 티탄산바륨계 재료, 납 복합 페로브스카이트계 재료 또는 티탄산스트론튬계 재료 등을 사용할 수 있다. 상기 티탄산바륨계 재료는 BaTiO3계 세라믹 분말을 포함할 수 있으며, 상기 세라믹 분말의 예시로, BaTiO3에 Ca(칼슘), Zr(지르코늄) 등이 일부 고용된 (Ba1-xCax)TiO3, Ba(Ti1-yCay)O3, (Ba1-xCax)(Ti1-yZry)O3 또는 Ba(Ti1-yZry)O3 등을 들 수 있다. 상기 유전체층(111)을 형성하는 재료는 티탄산바륨(BaTiO3) 등의 파우더에 본 발명의 목적에 따라 다양한 세라믹 첨가제, 유기용제, 가소제, 결합제, 분산제 등이 첨가될 수 있다.
상기 세라믹 첨가제는, 예를 들어 전이 금속 산화물 또는 전이 금속 탄화물, 희토류 원소, 마그네슘(Mg) 또는 알루미늄(Al) 등이 사용될 수 있다
바디(110)의 최하부의 내부 전극의 하부 및 최상부의 내부 전극의 상부에는 소정 두께의 커버부가 형성될 수 있다. 이때, 커버부는 유전체층(111)과 동일한 성분을 포함할 수 있으며, 커버부를 구성하는 유전체층을 바디(110)의 최상부의 내부 전극의 상부와 최하부의 내부 전극의 하부에 각각 적어도 1개 이상 적층하여 형성될 수 있다.
본 발명의 일 예시에서, 제1 내부 전극(121) 또는 제2 내부 전극(122)의 길이(L1)에 대한 제1 접속부(121a) 또는 제2 접속부(122b)의 길이(ℓa)의 비율(ℓa/L1)은 0.1 내지 0.4의 범위 내일 수 있다. 도 3 내지 도 5는 본 예시에 따른 내부 전극을 나타내는 평면도이다. 도 3 내지 도 5를 참조하면, 제1 내부 전극(121) 및/또는 제2 내부 전극(122)의 길이를 L1이라 할 수 있으며, 제1 접속부(121a) 및/또는 제2 접속부(122b)의 길이를 ℓa 라 할 수 있다. 이 ?, 상기 1 내부 전극(121) 또는 제2 내부 전극(122)의 길이(L1)에 대한 제1 접속부(121a) 또는 제2 접속부(122b)의 길이(ℓa)의 비율(ℓa/L1)은 0.1 내지 0.4의 범위를 만족할 수 있다. 상기 비율(ℓa/L1)이 전술한 범위를 만족함으로써 본 발명에 따른 적층 세라믹 커패시터가 기계적 강도를 향상시키면서도, 내부 전극과 외부 전극의 연결성을 향상시킬 수 있다.
본 발명의 다른 예시에서, 제1 내부 전극(121) 또는 제2 내부 전극(122)의 폭(W1)에 대한 제1 접속부(121a) 또는 제2 접속부(122b)의 폭(Wa)의 비율(Wa/W1)은 0.1 내지 0.4의 범위 내일 수 있다. 도 3 내지 도 5를 참조하면, 제1 내부 전극(121) 및/또는 제2 내부 전극(122)의 폭을 W1이라 할 수 있으며, 제1 접속부(121a) 및/또는 제2 접속부(122b)의 폭을 Wa 라 할 수 있다. 이 ?, 상기 1 내부 전극(121) 또는 제2 내부 전극(122)의 폭(W1)에 대한 제1 접속부(121a) 또는 제2 접속부(122b)의 폭(Wa)의 비율(Wa/W1)은 0.1 내지 0.4의 범위를 만족할 수 있다. 상기 비율(Wa/W1)이 전술한 범위를 만족함으로써 본 발명에 따른 적층 세라믹 커패시터가 우수한 내습 신뢰성을 나타내면서도, 내부 전극과 외부 전극의 접착성을 향상시킬 수 있다.
본 발명의 일 실시형태에서, 제1 내부 전극(121) 및 제2 내부 전극(122)의 중심은 유전체층(111)의 중심 상에 위치할 수 있다. 상기 제1 내부 전극(121) 및/또는 제2 내부 전극(122)의 중심은, 제1 접속부(121a) 및 제2 접속부(122b)가 배치되지 않은 내부 전극을 전제로, 각 내부 전극의 X 방향의 중심선과 Y 방향의 중심선이 만나는 지점을 의미할 수 있으며, 오차 범위(0 내지 50 ㎛)를 포함한 지점을 의미할 수 있다. 상기 내부 전극의 X 방향의 중심선은 내부 전극의 X 방향의 양 끝단으로부터의 거리가 같은 지점을 연결한 선일 수 있다. 또한, Y 방향의 중심선은 내부 전극의 Y 방향의 양 끝단으로부터의 거리가 같은 지점을 연결한 선일 수 있다.
본 실시형태에서, 유전체층(111)의 중심은 유전체층(111)의 X 방향의 중심선과 Y 방향의 중심선이 만나는 지점을 의미할 수 있다. 상기 유전체층(111)의 X 방향의 중심선은 유전체층(111)의 X 방향의 양 끝단으로부터의 거리가 같은 지점을 연결한 선일 수 있으며, Y 방향의 중심선은 유전체층(111)의 Y 방향의 양 끝단으로부터의 거리가 같은 지점을 연결한 선일 수 있다. 또한, 상기 상기 유전체층(111)의 X 방향의 중심선은 바디(110)의 제3면(S3)으로부터의 수직 거리와 제4면(S4)으로부터의 수직 거리가 같은 지점을 연결한 선을 의미할 수 있으며, Y 방향의 중심선은 바디(110)의 제5면(S5)으로부터의 수직 거리와 제6면(S6)으로부터의 수직 거리가 같은 지점을 연결한 선을 의미할 수 있다. 본 실시형태에서, 제1 내부 전극(121) 및 제2 내부 전극(122)의 중심이 유전체층(111)의 중심 상에 위치하도록 하여, 각 유전체층(111) 간의 접합 면적을 극대화 할 수 있으며, 이를 통해 본 발명의 적층 세라믹 커패시터의 기계적 강도를 더욱 향상시킬 수 있다.
하나의 예시에서, 제1 및 제2 접속부(121a, 122b)가 바디(110)에서 노출되는 면은 라운드형일 수 있다. 도 3 내지 도 5를 참조하면, 제1 및 제2 접속부(121a, 122b)는 제3 방향(Z 방향)에서 바라보았을 때, 내부 전극과 접하지 않는 외측의 형상이 라운드 형상일 수 있으며, 내부 전극과 접하지 않는 영역의 XY 평면의 형상이 라운드 형상일 수 있다.
상기 제1 및 제2 접속부(121a, 122b)가 바디(110)에서 노출되는 면의 곡률 반경은 특별히 제한되는 것은 아니나, 예를 들어 전술한 제1 접속부(121a) 또는 제2 접속부(122b)의 폭(Wa)의 0.1 내지 1배의 범위 내일 수 있다. 도 5는 제1 접속부(121a)를 확대한 확대도이다. 도 5를 참조하면, 제1 접속부(121a)의 곡률 반경(R1)은 0.1 × Wa 내지 1.0 × Wa의 범위 내일 수 있다. 상기 Wa는 제1 접속부(121a)의 폭(Wa)을 나타낸다. 상기 곡률 반경(R1)은 제1 접속부(121a)를 기준으로 설명하였으나, 제2 접속부(122b)에도 동일하게 적용히 가능함은 물론이다. 본 예시에 따른 제1 및 제2 접속부(121a, 122b)가 전술한 바와 같이 라운드형으로 노출되거나, 전술한 곡률 반경을 만족하는 경우 내부 전극과 외부 전극의 접합 면적을 증대시켜 내부 전극과 외부 전극의 결합력을 극대화 할 수 있다.
본 예시에 따른 적층 세라믹 커패시터(100)의 제1 및 제2 접속부(121a, 122b)가 바디에서 노출되는 부위가 라운드형을 가지게 만들거나, 전술한 곡률 반경을 가지게 만드는 방법은 특별히 제한되지 않는다. 예를 들어 레이저 커터 등을 이용하여 바디의 모서리 부분을 잘라내거나, 또는 그라인더, 연마 바렐 등을 이용하여 연마함으로써 바디를 라운드 형으로 제조할 수 있으나, 이에 제한되는 것은 아니다.
제1 및 제2 내부 전극(121, 122)과 제1 및 제2 접속부(121a, 122b)를 형성하는 재료는 특별히 제한되지 않으며, 예를 들어 은(Ag), 팔라듐(Pd), 금(Au), 백금(Pt), 니켈(Ni), 구리(Cu), 주석(Sn), 텅스텐(W), 팔라듐(Pd), 티타늄(Ti) 및 이들의 합금 중 하나 이상의 물질을 포함하는 도전성 페이스트를 사용하여 형성될 수 있다. 상기 도전성 페이스트의 인쇄 방법은 스크린 인쇄법 또는 그라비아 인쇄법 등을 사용할 수 있으나, 본 발명이 이에 한정되는 것은 아니다.
본 발명의 일 실시예에서, 제1 및 제2 외부 전극(131, 132)은 각각 제1 및 제2 내부 전극(121, 122)과 접하여 배치될 수 있다. 이 때, 상기 제1 및 제2 외부 전극(131, 132)은 서로 이격되어 배치될 수 있으며, 바디(110)의 제5면(S5) 상에 배치될 수 있다. 제1 및 제2 외부 전극(131, 132)이 각각 제1 및 제2 내부 전극(121, 122)과 접하여 있다는 것은, 제1 내부 전극(121)의 제1 접속부(121a)가 바디(110)의 외부로 노출되는 부분을 통해 제1 내부 전극(121)과 제1 외부 전극(131)이 전기적으로 접속되어 있는 것을 의미할 수 있다. 또한, 상기 제2 내부 전극(122)의 제2 접속부(122b)가 바디(110)의 외부로 노출되는 부분을 통해 제2 내부 전극(122)과 제2 외부 전극(132)이 전기적으로 접속되어 있는 것을 의미할 수 있다. 본 실시예에 따른 적층 세라믹 커패시터는, 예를 들어 제5면(S5)이 실장면이 될 수 있다.
하나의 예시에서, 제1 외부 전극(131)은 바디의 제3면(S3)으로 연장되어 배치되고, 제2 외부 전극(132)은 바디의 제4면(S4)으로 연장되어 배치될 수 있다. 상기 제1 외부 전극(131)이 바디(110)의 제3면(S3)으로 연장되어 배치된다는 것은, 상기 제1 외부 전극(131)이 상기 바디(110)의 제3면(S3)의 일부 및 제5면(S5)의 일부에 걸쳐 배치되는 것을 의미할 수 있다. 또한, 상기 제2 외부 전극(132)이 바디(110)의 제4면(S4)으로 연장되어 배치된다는 것은, 상기 제2 외부 전극(132)이 상기 바디(110)의 제4면(S4)의 일부 및 제5면(S5)의 일부에 걸쳐 배치되는 것을 의미할 수 있다. 본 예시에 따른 적층 세라믹 커패시터(100)는 실장면(S5)의 측면(S3, S4)에도 외부 전극이 배치됨에 따라, 솔더와의 접합 면적을 넓힐 수 있다.
제1 및 제2 외부 전극(131, 132) 의 형성 방법은 특별히 한정할 필요는 없으며, 예를 들어 도전성 금속 및 글라스를 포함하는 페이스트에 바디를 딥핑하여 형성하거나, 금속 페이스트를 건조시킨 건조막을 바디 상에 전사하여 형성할 수 있다.
본 발명에 따른 일 실시형태에서, 제1 및 제2 외부 전극(131, 132)은 은(Ag), 팔라듐(Pd), 금(Au), 백금(Pt), 니켈(Ni), 구리(Cu), 주석(Sn), 텅스텐(W), 팔라듐(Pd), 티타늄(Ti) 및 이들의 합금 중 하나 이상을 사용할 수 있다. 또한, 기판과의 실장성을 향상시키기 위하여, 제1 및 제2 외부 전극(131, 132) 상에 도금층이 형성될 수 있다.
본 발명의 다른 실시예에서, 적층 세라믹 커패시터(200)는 제1 내부 전극(221)은 제4 접속부(221d)를 추가로 포함하고, 제2 내부 전극(222)은 제3 접속부(222c)를 추가로 포함할 수 있다. 도 6은 본 발명의 다른 실시예에 따른 적층 세라믹 커패시터(200)를 개략적으로 나타내는 사시도이며, 도 7은 상기 적층 세라믹 커패시터의 바디를 개략적으로 나타내는 사시도이고, 도 8 및 도 9는 제1 및 제2 내부 전극을 나타내는 평면도이다. 도 6 내지 도 9를 참조하면, 제1 내부 전극(221)은 제1 접속부(221a) 및 제4 접속부(221d)를 포함할 수 있고, 제2 내부 전극(222)은 제2 접속부(222b) 및 제3 접속부(222c)를 포함할 수 있다. 상기 제1 및 제2 내부 전극(221, 222)이 추가 접속부를 포함하는 경우, 바디(21)의 각 모서리에 접속부를 배치할 수 있어 본 실시예에 따른 적층 세라믹 커패시터의 기판 실장시 실장 방향이 제한되지 않아 생산성을 향상시킬 수 있다.
본 발명의 일 실시형태에서, 제1 내부 전극(221)의 제1 접속부(221a) 및 제4 접속부(221d)는 각각 바디(210)의 제3면(S3) 및 제5면(S5)과 제3면(S3) 및 제6면(S6)으로 노출될 수 있다. 또한, 제2 내부 전극(222)의 제2 접속부(222b) 및 제3 접속부(222c)는 각각 바디(210)의 제4면(S4) 및 제5면(S5)과 제4면(S4) 및 제6면(S6)으로 노출될 수 있다. 본 실시형태에 따른 적층 세라믹 커패시터는 외부 전극과의 접촉 면적을 극대화할 수 있어 ESR 불량을 원천적으로 차단할 수 있다.
본 발명의 다른 실시예에서, 적층 세라믹 커패시터(200)는 제3 외부 전극(233) 및 제4 외부 전극(234)을 추가로 포함하고, 상기 제3 외부 전극(233)은 제1 및 제2 외부 전극(231, 232)과 이격되며, 바디(210)의 제4면(S4)의 일부 및 제6면(S6)의 일부에 걸쳐 배치되고, 상기 제4 외부 전극(234)은 제1 내지 제3 외부 전극(231, 232, 233)과 이격되며, 바디(210)의 제3면(S3)의 일부 및 제6면(S6)의 일부에 걸쳐 배치될 수 있다. 도 6 내지 도 9를 참조하면, 본 실시예의 적층 세라믹 커패시터(200)는 제1 내부 전극(221)의 제1 접속부(221a)가 바디(210)의 제3면(S3) 및 제5면(S5)으로 노출되며, 상기 제1 접속부(221a)가 상기 바디(210)의 외부로 노출되는 부분을 통해 제1 외부 전극(231)과 제1 내부 전극(221)이 전기적으로 접속되어 있을 수 있고, 상기 제1 내부 전극(221)의 제4 접속부(221d)가 상기 바디(210)의 제3면(S3) 및 제6면(S6)으로 노출되며, 상기 제4 접속부(221d)가 상기 바디(210)의 외부로 노출되는 부분을 통해 제4 외부 전극(234)과 제1 내부 전극(221)이 전기적으로 접속되어 있을 수 있다.
상기 제3 접속부, 제4 접속부, 제3 외부 전극 및 제4 외부 전극 등에 관한 설명은 전술한 제1 접속부, 제2 접속부, 제1 외부 전극 및 제2 외부 전극과 동일하므로, 중첩되는 범위에서의 내용은 생략하기로 한다.
또한, 제2 내부 전극(222)의 제2 접속부(222b)가 바디(210)의 제4면(S4) 및 제5면(S5)으로 노출되며, 상기 제2 접속부(222b)가 상기 바디(210)의 외부로 노출되는 부분을 통해 제2 외부 전극(232)과 제2 내부 전극(222)이 전기적으로 접속되어 있을 수 있고, 상기 제2 내부 전극(222)의 제3 접속부(222c)가 상기 바디(210)의 제4면(S4) 및 제6면(S6)으로 노출되며, 상기 제3 접속부(222c)가 상기 바디(210)의 외부로 노출되는 부분을 통해 제3 외부 전극(233)과 제2 내부 전극(222)이 전기적으로 접속되어 있을 수 있다.
본 실시예에 따른 적층 세라믹 커패시터는 바디의 XY 평면의 4 모서리를 통해 제1 내지 제4 접속부가 노출되고, 제1 내지 제4 외부 전극이 상기 제1 내지 제4 접속부와 연결되는 구조를 가질 수 있다. 상기 구조를 통해 내부 전극과 외부 전극의 접착력 및 연결성을 극대화하여 ESR 불량을 방지함과 동시에, 칩의 기계적 물성을 향상시킬 수 있다.
또한, 상기 구조는 실장면의 제한을 받지 않는 구조에 해당하며, 상기 바디의 제5면 또는 제6면이 실장면이 될 수 있다. 이러한 구조는 상하부의 구별이 필요하지 않으므로, 기판 실장시 생산성이 더욱 향상될 수 있다.
본 발명은 또한 적층 세라믹 전자 부품의 커패시터의 실장 기판에 관한 것이다. 도 10은 본 발명에 따른 실장 기판을 개략적으로 나타내는 사시도이다. 도 10을 참조하면, 본 발명의 일 예시에 따른 적층 세라믹 커패시터의 실장 기판(300)은 둘 이상의 전극 패드(151, 152)를 갖는 인쇄회로기판(140); 상기 인쇄회로기판(140) 상에 설치된 적층 세라믹 커패시터(100); 및 상기 전극 패드(151, 152)와 상기 적층 세라믹 커패시터(100)를 연결하는 솔더링(161, 163);을 포함할 수 있다. 이 때, 상기 적층 세라믹 커패시터(100)는 전술한 적층 세라믹 커패시터(100)일 수 있으며, 상기 적층 세라믹 커패시터(100)의 외부 전극(131, 132)과 전극 패드(151, 152)가 솔더링(161, 163)에 의해 접속될 수 있다.
본 발명의 일례에서, 실장 기판(300)에 설치된 적층 세라믹 커패시터(100)의 내부 전극은 인쇄회로기판(140)에 수직인 방향으로 배치될 수 있다. 이 경우, 본 예시에 따른 적층 세라믹 커패시터(100)는 수직실장형일 수 있다. 도 10은 내부 전극이 인쇄회로기판(140)에 대하여 수직인 방향으로 배치된 적층 세라믹 커패시터(100)가 실장된 기판(140)을 나타낸다. 도 10에서는 외부 전극이 2개 배치된 형태의 적층 세라믹 커패시터(100)를 도시하였으나, 전술한 바와 같이 외부 전극이 4개 배치된 적층 세라믹 커패시터 또한 적용이 가능하며, 외부 전극이 4개 배치된 적층 세라믹 커패시터의 경우 수직 실장 만이 아니라 수평 실장도 가능하다 할 것이다.
이상에서 본 발명의 실시 형태에 대하여 상세하게 설명하였지만 본 발명은 상술한 실시형태 및 첨부된 도면에 의해 한정되는 것이 아니며, 첨부된 청구범위에 의해 한정하고자 한다. 따라서, 청구범위에 기재된 본 발명의 기술적 사상을 벗어나지 않는 범위 내에서 당 기술분야의 통상의 지식을 가진 자에 의해 다양한 형태의 치환, 변형 및 변경이 가능할 것이며, 이 또한 본 발명의 범위에 속한다고 할 것이다.
100, 200: 적층 세라믹 커패시터
110, 210: 바디
111, 211: 유전층
121, 122, 123, 124, 221, 222, 223, 224: 내부 전극
131, 132, 231, 232: 외부 전극

Claims (12)

  1. 유전체층 및 상기 유전체층을 사이에 두고 제3 방향으로 적층되도록 배치되며 각각 제1 및 제2 접속부를 가지는 제1 및 제2 내부 전극을 포함하고,
    제1 방향으로 대향하는 제5 및 제6 면, 제2 방향으로 대향하는 제3 및 제4 면, 제3 방향으로 대향하는 제1 및 제2 면을 포함하는 바디;
    상기 제1 내부 전극과 전기적으로 접속하고 상기 바디의 제5면 상에 배치되는 제1 외부 전극; 및
    상기 제2 내부 전극과 전기적으로 접속하고 상기 제1 외부 전극과 이격되어 상기 바디의 제5면 상에 배치되는 제2 외부 전극을 포함하고,
    상기 제1 내부 전극은 제1 접속부를 통해 상기 바디의 제3면 및 제5면으로 노출되고,
    상기 제2 내부 전극은 제2 접속부를 통해 상기 바디의 제4면 및 제5면으로 노출되는 적층 세라믹 커패시터.
  2. 제1항에 있어서,
    상기 제1 외부 전극은 상기 바디의 제3면으로 연장되어 배치되고,
    상기 제2 외부 전극은 상기 바디의 제4면으로 연장되어 배치되는 적층 세라믹 커패시터.
  3. 제1항에 있어서,
    상기 바디는 제1 방향의 길이가 제2 방향의 폭 보다 긴 적층 세라믹 커패시터.
  4. 제1항에 있어서,
    상기 제1 내부 전극 또는 제2 내부 전극의 길이(L1)에 대한 제1 접속부 또는 제2 접속부의 길이(ℓa)의 비율(ℓa/L1)은 0.1 내지 0.4의 범위 내인 적층 세라믹 커패시터.
  5. 제1항에 있어서,
    상기 제1 내부 전극 또는 제2 내부 전극의 폭(W1)에 대한 제1 접속부 또는 제2 접속부의 폭(Wa)의 비율(Wa/W1)은 0.1 내지 0.4의 범위 내인 적층 세라믹 커패시터.
  6. 제1항에 있어서,
    상기 제1 내부 전극 및 제2 내부 전극의 중심은 유전체층의 중심 상에 위치하는 적층 세라믹 커패시터.
  7. 제1항에 있어서,
    상기 제1 및 제2 접속부가 상기 바디에서 노출되는 면은 라운드형인 적층 세라믹 커패시터.
  8. 제1항에 있어서,
    상기 제1 내부 전극은 제4 접속부를 추가로 포함하고,
    상기 제2 내부 전극은 제3 접속부를 추가로 포함하는 적층 세라믹 커패시터.
  9. 제8항에 있어서,
    상기 제4 접속부는 상기 바디의 제3면 및 제6면으로 노출되고,
    상기 제3 접속부는 상기 바디의 제4면 및 제6면으로 노출되는 적층 세라믹 커패시터.
  10. 제8항에 있어서,
    제3 외부 전극 및 제4 외부 전극을 추가로 포함하고,
    상기 제3 외부 전극은 제1 및 제2 외부 전극과 이격되며, 바디의 제4면의 일부 및 제6면의 일부에 걸쳐 배치되고,
    상기 제4 외부 전극은 제1 내지 제3 외부 전극과 이격되며, 바디의 제3면의 일부 및 제6면의 일부에 걸쳐 배치되는 적층 세라믹 커패시터.
  11. 둘 이상의 전극 패드를 갖는 인쇄회로기판;
    상기 인쇄회로기판 상에 설치된 제1항의 적층 세라믹 커패시터; 및
    상기 전극 패드와 상기 적층 세라믹 커패시터를 연결하는 솔더링;을 포함하며,
    상기 적층 세라믹 커패시터의 외부 전극과 전극 패드가 솔더링에 의해 접속되는 적층 세라믹 커패시터의 실장 기판.
  12. 제11항에 있어서,
    상기 적층 세라믹 커패시터의 내부 전극은 상기 인쇄회로기판에 수직인 방향으로 배치되는 적층 세라믹 커패시터의 실장 기판.
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