JP2023086091A - セラミック電子部品 - Google Patents
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Abstract
【課題】薄膜化が可能で、垂直実装が可能なセラミック電子部品を提供する。【解決手段】セラミック電子部品は、誘電体層１１１及び交互に配置される内部電極１２１、１２２を含み、第１方向に向かい合う第１、第２面、第２方向に向かい合う第３、第４面及び第３方向に向かい合う第５、第６面を含む本体１１０と、第１面に配置され、第３面から第６面の一部まで延長される第１外部電極１３１と、第２面に配置され、第３面から第６面の一部まで延長される第２外部電極１３２と、を含む。第１方向及び第２方向の断面と第１方向及び第３方向の断面において、第１、第２外部電極は、第１面及び第２面のセンター部の最大の厚みをＴ１及びＴ１'、第１面及び第２面のサイド部の最大の厚みをＴ２及びＴ２'並びに第１面及び第２面が第３から第６面に連結されるコーナー部にの最大の厚みをＴ３及びＴ３'とした時、Ｔ２＞Ｔ１＞Ｔ３又はＴ２'＞Ｔ１'＞Ｔ３'を満たす。【選択図】図３
Description
本発明は、セラミック電子部品、例えば、積層セラミックキャパシタ（ＭＬＣＣ：Ｍｕｌｔｉ－Ｌａｙｅｒｅｄ Ｃｅｒａｍｉｃ Ｃａｐａｃｉｔｏｒ）に関するものである。
最近、ＩＴ製品の小型化により、製品中に収まるＭＬＣＣも小型化が要求されている。一方、現在ＭＬＣＣに適用される外部電極塗布工法の場合、これを適用して形成される外部電極の中央部は厚く、外郭側に行くほど薄くなる形状を有することができる。この場合、ＭＬＣＣの薄膜化に限界があるだけでなく、めっき時にめっき層切れを誘発し、信頼性の低下、チップ立ち（ｔｏｍｂｓｔｏｎｅ）の発生、外観不良などを発生させることがある。
本発明のいくつかの目的のうち一つは、薄膜化が可能なセラミック電子部品を提供することである。
本発明のいくつかの目的のうち他の一つは、信頼性の低下、外観不良、チップ立ち不良などを改善することができるセラミック電子部品を提供することである。
本発明のいくつかの目的のうちまた他の一つは、垂直実装が可能なセラミック電子部品を提供することである。
本発明により提案するいくつかの解決手段のうち一つは、基礎電極層の塗布方法を変更して外部電極の形状を変更することである。
例えば、一例によるセラミック電子部品は、誘電体層及び上記誘電体層を挟んで交互に配置される複数の第１及び第２内部電極を含み、第１方向に向かい合う第１及び第２面、上記第１及び第２面と連結され、第２方向に向かい合う第３及び第４面、上記第１～第４面と連結され、第３方向に向かい合う第５及び第６面を含む本体と、上記第１面に配置され、上記第３～第６面のそれぞれの一部まで延長される第１外部電極と、上記第２面に配置され、上記第３～第６面のそれぞれの一部まで延長される第２外部電極とを含み、第１及び第２方向断面と第１及び第３方向断面のうち少なくとも一つにおいて、上記第１及び第２外部電極のうち少なくとも一つは、上記第１及び第２面のセンター部における最大の厚みをそれぞれＴ１及びＴ１'、上記第１及び第２面のサイド部における最大の厚みをそれぞれＴ２及びＴ２'、及び上記第１及び第２面が上記第３～第６面に連結されるコーナー部における最大の厚みをそれぞれＴ３及びＴ３'とした時、Ｔ２＞Ｔ１＞Ｔ３またはＴ２'＞Ｔ１'＞Ｔ３'を満たすことができる。
例えば、一例によるセラミック電子部品は、誘電体層及び上記誘電体層を挟んで交互に配置される複数の第１及び第２内部電極を含み、第１方向に向かい合う第１及び第２面、上記第１及び第２面と連結され、第２方向に向かい合う第３及び第４面、上記第１～第４面と連結され、第３方向に向かい合う第５及び第６面を含む本体と、上記第１面の第１センター領域及び第１サイド領域に配置される第１接続部、上記第３～第６面のそれぞれの一部に配置される第１バンド部、及び上記第１接続部と上記第１バンド部を連結する第１コーナー部を含む第１電極層と、上記第２面の第２センター領域及び第２サイド領域に配置される第２接続部、上記第３～第６面のそれぞれの一部に配置される第２バンド部、及び上記第２接続部と上記第２バンド部を連結する第２コーナー部を含む第２電極層とを含み、第１及び第２方向断面と第１及び第３方向断面のうち少なくとも一つにおいて、上記第１及び第２接続部は、それぞれ上記第１及び第２サイド領域における最大の厚みが上記第１及び第２センター領域における最大の厚みより厚く、上記第１及び第２電極層は、それぞれ一つの単一電極層であることもできる。
本発明のいくつかの効果のうち一つとして、薄膜化が可能なセラミック電子部品を提供することができる。
本発明のいくつかの効果の他の一つとして、信頼性の低下、外観不良、チップ立ち不良などを改善することができるセラミック電子部品を提供することができる。
本発明のいくつかの効果のまた他の一つとして、垂直実装が可能なセラミック電子部品を提供することができる。
以下、添付の図面を参照して本発明について説明する。図面における要素の形状及び大きさなどは、より明確な説明のために誇張または縮小することができる。
図面において、第１方向は長さ（Ｌ）方向、第２方向は厚み（Ｔ）方向、第３方向は幅（Ｗ）方向と定義されることができる。
図１は、一例によるセラミック電子部品の概略的な斜視図であり、図２は、図１のセラミック電子部品の本体の概略的な斜視図であり、図３は、図１のＩ－Ｉ'に沿った切断面を概略的に示した断面図であり、図４は、図１のＩＩ－ＩＩ'に沿った切断面を概略的に示した断面図であり、図５は、図１のＩＩＩ－ＩＩＩ'に沿った切断面を概略的に示した断面図であり、図６は、図１のＩＶ－ＩＶ'に沿った切断面を概略的に示した断面図である。
図面を参照すると、一例によるセラミック電子部品１００は、誘電体層１１１及び内部電極１２１、１２２を含む本体１１０、及び本体１１０に配置され、内部電極１２１、１２２と連結される外部電極１３１、１３２を含む。この時、外部電極１３１、１３２は、それぞれサイド部Ｒ２における最大の厚みＴ２、Ｔ２'がセンター部Ｒ１における最大の厚みＴ１、Ｔ１'より厚いことができる。また、外部電極１３１、１３２は、それぞれセンター部Ｒ１における最大の厚みＴ１、Ｔ１'がコーナー部Ｒ３における最大の厚みＴ３、Ｔ３'より厚いことができる。
一方、セラミック電子部品、例えば、ＭＬＣＣチップの外部電極の基礎電極層はディッピング方式を適用して形成することができる。但し、この場合、導電性ペーストが中央に集まる現象が発生し得る。このように、中央に集まった導電性ペーストにより生じた凸状は、外部電極のコーナーの厚みを減少させるだけでなく、長さ方向への厚みを増加させることができる。よって、コーナーにおけるめっき層切れなどで信頼性の低下を巻き起こすおそれがあり、高容量ＭＬＣＣの有効容量を確保するのに制限があり得る。また、外観不良を巻き起こすおそれもある。
また、外部電極の中央部が凸状の場合、水平実装のみが可能であり、めっき形状不良の一つであるチップ立ちも引き起こすおそれがある。チップ立ちは、ランドによるベクター力が重力とチップ末端とランド間のはんだの接着力より大きい場合に発生し得る。チップ立ちの発生原因としては、はんだ量の不均衡、チップ両側のバンド長さの不均衡、はんだ位置の不均一、ランドパターンの不均一、チップが偏向された接着などを挙げることができ、これらは特に水平実装時に発生する可能性が高い。
一方、一例によるセラミック電子部品１００は、外部電極１３１、１３２の基礎電極層１３１ａ、１３２ａの形成時に導電性ペーストを外郭に押せるように塗布方法を変更することで、セラミック電子部品１００の長さサイズを薄膜化することができ、また外部電極１３１、１３２のコーナー厚みをより厚くしてシーリングを可能にすることができる。また、これにより外部電極１３１、１３２のサイド領域の厚みを中央領域の厚みより厚くして、垂直実装を可能にすることができる。このような形状及び実装方向の変更を通じて、めっき層切れの不良を減らして信頼性を改善することができ、さらに、チップ立ち及び外観不良を減らすことができる。
以下、一例によるセラミック電子部品１００に含まれるそれぞれの構成についてさらに詳しく説明する。
本体１１０の具体的な形状に特に制限はないが、六面体状やこれと類似した形状からなることができる。焼成及び／または焼結過程において本体１１０に含まれたセラミック粉末の収縮により、本体１１０は完全な直線を持った六面体状ではないが実質的に六面体状を有することができる。本体１１０の角をなした外形、例えば角部分は研磨工程などにより丸く研磨されることもできる。
本体１１０は、長さ方向に互いに向かい合う第１面１及び第２面２、第１面１及び第２面２と連結され、厚み方向に互いに向かい合う第３面３及び第４面４、第１面１及び第２面２と連結され、第３面３及び第４面４と連結され、幅方向に互いに向かい合う第５面５及び第６面６を有することができる。
本体１１０は、誘電体層１１１及び内部電極１２１、１２２が交互に積層されることができる。本体１１０を形成する複数の誘電体層１１１は、焼成及び／または焼結された状態であり、隣接する誘電体層１１１間の境界は走査電子顕微鏡を利用せずには確認しにくい程度に一体化されることができる。
誘電体層１１１は、セラミックパウダー、有機溶剤及び有機バインダーを含むセラミックグリーンシートの焼成により形成されることができる。セラミックパウダーは、高い誘電率を有する物質として、チタン酸バリウム（ＢａＴｉＯ３）系材料、チタン酸ストロンチウム（ＳｒＴｉＯ３）系材料などを使用することができるが、これに限定されるものではない。
誘電体層１１１の厚みは特に限定する必要はないが、一般的に誘電体層１１１を０．６μｍ未満の厚みで薄く形成する場合、特に誘電体層１１１の厚みが０．４μｍ以下の場合には信頼性が低下するおそれがあった。一方、本発明では、誘電体層１１１の厚みが０．４μｍ以下の場合にも優れた信頼性を確保することができる。よって、誘電体層１１１の厚みが０．４μｍ以下の場合に本発明による信頼性の向上効果がより顕著になることができ、セラミック電子部品の小型化及び高容量化をより容易に達成することができる。
誘電体層１１１の厚みは、内部電極１２１、１２２の間に配置される誘電体層１１１の平均厚みを意味することができる。誘電体層１１１の平均厚みは、本体１１０の長さ及び厚み方向断面を１万倍率の走査電子顕微鏡でイメージをスキャンして測定することができる。より具体的に、スキャンされたイメージにおいて、一つの誘電体層を長さ方向に等間隔である３０個の地点でその厚みを測定して平均値を測定することができる。等間隔である３０個の地点は、後述するアクティブ部Ａｃで指定されることができる。また、このような平均値の測定を１０個の誘電体層１１１に拡張して平均値を測定すれば、誘電体層１１１の平均厚みをさらに一般化することができる。
本体１１０は、誘電体層１１１を挟んで互いに向かい合うように配置される複数の第１内部電極１２１及び複数の第２内部電極１２２を含み、容量が形成されるアクティブ部Ａｃを含むことができる。アクティブ部Ａｃは、キャパシタの容量形成に寄与する部分であり、誘電体層１１１を挟んで複数の第１内部電極１２１及び複数の第２内部電極１２２を繰り返して積層して形成されることができる。
本体１１０は、厚み方向を基準としてアクティブ部Ａｃの上部及び下部に配置されるカバー部１１２、１１３をさらに含むことができる。カバー部１１２、１１３は、アクティブ部Ａｃの上部に配置される第１カバー部１１２及びアクティブ部Ａｃの下部に配置される第２カバー部１１３を含むことができる。第１カバー部１１２及び第２カバー部１１３は、単一誘電体層または２個以上の誘電体層をアクティブ部Ａｃの上下面にそれぞれ厚み方向に積層して形成することができ、基本的に物理的または化学的ストレスによる内部電極の損傷を防止する役割をすることができる。カバー部１１２、１１３は内部電極を含まず、誘電体層１１１と同一の材料を含むことができる。例えば、カバー部１１２、１１３は、セラミック材料を含むことができ、例えば上述したチタン酸バリウム系材料を含むことができる。カバー部１１２、１１３の厚みは特に限定する必要はない。但し、セラミック電子部品の小型化及び高容量化をより容易に達成するために、カバー部１１２、１１３の厚みは２０μｍ以下であることができる。
本体１１０は、幅方向を基準としてアクティブ部Ａｃの両側部に配置されるマージン部１１４、１１５をさらに含むことができる。マージン部１１４、１１５は、本体１１０の第５面５を提供する第１マージン部１１４と第６面６を提供する第２マージン部１１５とを含むことができる。マージン部１１４、１１５は、本体１１０を幅－厚み方向に切った断面において、内部電極１２１、１２２の両端と本体１１０の境界面間の領域を意味することができる。マージン部１１４、１１５は、基本的に物理的または化学的ストレスによる内部電極１２１、１２２の損傷を防止する役割をすることができる。マージン部１１４、１１５は、誘電体層１１１と同一または異なる材料を含むことができる。例えば、マージン部１１４、１１５は、セラミックグリーンシート上にマージン部が形成される所を除き、導電性ペーストを塗布して内部電極を形成することで形成されたものであることができる。または、内部電極１２１、１２２による段差を抑制するために、積層後に内部電極１２１、１２２が露出するように切断した後、単一誘電体層または２個以上の誘電体層をアクティブ部Ａｃの幅方向の両側部に積層してマージン部１１４、１１５を形成することもできる。
内部電極１２１、１２２は、誘電体層１１１と交互に積層されることができる。内部電極１２１、１２２は、複数の第１内部電極１２１及び複数の第２内部電極１２２を含むことができる。複数の第１内部電極１２１及び複数の第２内部電極１２２は、誘電体層１１１を挟んで互いに向かい合うように交互に配置されることができ、本体１１０の第１面１及び第２面２にそれぞれ露出することができる。例えば、複数の第１内部電極１２１は、それぞれ第２面２と離隔し第１面１を通じて露出することができる。また、複数の第２内部電極１２２は、それぞれ第１面１と離隔し第２面２を通じて露出することができる。複数の第１内部電極１２１及び複数の第２内部電極１２２は、その間に配置された誘電体層１１１によって互いに電気的に分離することができる。複数の第１内部電極１２１及び複数の第２内部電極１２２は、厚み方向に交互に積層されることができるが、これに限定されるものではなく、幅方向に交互に積層されることもできる。
内部電極１２１、１２２は、導電性金属を含む導電性ペーストによって形成されることができる。例えば、誘電体層１１１を形成するセラミックグリーンシート上にスクリーン印刷法、グラビア印刷法などのような印刷法を通じて導電性ペーストを印刷して、結果として内部電極１２１、１２２を印刷することができる。内部電極１２１、１２２が印刷されたセラミックグリーンシートを交互に積層し、焼成及び／または焼結すると、本体１１０のアクティブ部Ａｃを形成することができる。導電性金属は、これに制限されるものではないが、ニッケル（Ｎｉ）、銅（Ｃｕ）、パラジウム（Ｐｄ）、銀（Ａｇ）、金（Ａｕ）、白金（Ｐｔ）、スズ（Ｓｎ）、タングステン（Ｗ）、チタン（Ｔｉ）、及び／またはこれを含む合金などを含むことができる。
内部電極１２１、１２２の厚みは特に限定する必要はないが、一般的に内部電極１２１、１２２を０．６μｍ未満の厚みで薄く形成する場合、特に内部電極１２１、１２２の厚みが０．４μｍ以下の場合は信頼性が低下するおそれがあった。一方、本発明では、内部電極１２１、１２２の厚みが０．４μｍ以下の場合にも優れた信頼性を確保することができる。よって、内部電極１２１、１２２の厚みが０．４μｍ以下の場合に本発明による信頼性の向上効果がより顕著になることができ、セラミック電子部品の小型化及び高容量化をより容易に達成することができる。
内部電極１２１、１２２の厚みは、内部電極１２１、１２２の平均厚みを意味することができる。内部電極１２１、１２２の平均厚みは、本体１１０の長さ及び厚み方向断面を１万倍率の走査電子顕微鏡でイメージをスキャンして測定することができる。より具体的に、スキャンされたイメージにおいて、一つの内部電極を長さ方向に等間隔である３０個の地点でその厚みを測定して平均値を測定することができる。等間隔である３０個の地点はアクティブ部Ａｃで指定されることができる。また、このような平均値の測定を１０個の内部電極に拡張して平均値を測定すれば、内部電極の平均厚みをさらに一般化することができる。
外部電極１３１、１３２は、本体１１０の第１面１及び第２面２に配置され。第３面３、第４面４、第５面５及び第６面６にそれぞれ一部が延長されることができる。外部電極１３１、１３２は、複数の第１内部電極１２１及び複数の第２内部電極１２２とそれぞれ連結された第１外部電極１３１及び第２外部電極１３２を含むことができる。第１外部電極１３１は、本体１１０の第１面１に配置され、本体１１０の第３面３、第４面４、第５面５及び第６面６にそれぞれ一部が延長されることができる。第２外部電極１３２は、本体１１０の第２面２に配置され、本体１１０の第３面３、第４面４、第５面５及び第６面６にそれぞれ一部が延長されることができる。但し、これに限定されるものではなく、外部電極１３１、１３２の個数や形状などは、内部電極１２１、１２２の形態や他の目的に応じて変わることができる。
外部電極１３１、１３２のうち少なくとも一つ、好ましくは二つとも、長さ及び厚み方向断面及び／または長さ及び幅方向断面において、第１面１及び第２面２のセンター部Ｒ１における最大の厚みをそれぞれＴ１及びＴ１'、第１面１及び第２面２のセンター部Ｒ１を取り囲むサイド部Ｒ２における最大の厚みをそれぞれＴ２及びＴ２'、第１面１及び第２面２が第３面３、第４面４、第５面５及び第６面６に連結されるコーナー部Ｒ３における最大の厚みをそれぞれＴ３及びＴ３'とした時、Ｔ２＞Ｔ１及び／またはＴ２'＞Ｔ１'を満たすことができる。より好ましくは、Ｔ１＞Ｔ３及び／またはＴ１'＞Ｔ３'をさらに満たすことができる。この場合、セラミック電子部品１００の長さサイズを薄膜化することができる。また、外部電極１３１、１３２のシーリング効果により優れることができる。また、外部電極１３１、１３２が、垂直実装が可能な形態を有することができる。よって、めっき層切れの不良を減らして信頼性を改善することができ、チップ立ち及び外観不良を減らすことができる。
一方、長さ及び厚み方向断面と長さ及び幅方向断面は、それぞれ幅方向と厚み方向を基準として１／２地点が露出するように切断した時の断面であることができる。この時、長さ及び厚み方向断面及び／または長さ及び幅方向断面において厚み方向及び／または幅方向にコーナー部Ｒ３を除いて均一な間隔で７分割線を引いた時、略３／７地点から５／７地点までがセンター部Ｒ１であることができ、略１／７地点から３／７地点まで、略５／７地点から７／７地点までがサイド部Ｒ２であることができる。センター部Ｒ１、サイド部Ｒ２、コーナー部Ｒ３は、それぞれセンター領域、サイド領域、コーナー領域であることができる。但し、これに限定されるものではなく、センター部Ｒ１は外部電極１３１、１３２の厚みが実質的に一定の偏平な領域であることができ、サイド部Ｒ２は、外部電極１３１、１３２の厚みが大きくなってから小さくなる凸状の領域であることができるため、センター部Ｒ１とサイド部Ｒ２の境界地点は３／７地点及び５／７地点でこれに合わせて流動的に変動することができる。
外部電極１３１、１３２のセンター部Ｒ１、サイド部Ｒ２、コーナー部Ｒ３のそれぞれにおける最大の厚みＴ１、Ｔ２、Ｔ３及びＴ１'、Ｔ２'、Ｔ３'は、それぞれセラミック電子部品１００の長さ及び厚み方向断面及び／または長さ及び幅方向断面を３，０００倍率の走査電子顕微鏡でイメージをスキャンして測定することができる。
外部電極１３１、１３２は金属などのように電気伝導性を有するものであればいかなる物質を使用して形成されることができ、電気的特性、構造的安定性などを考慮して具体的な物質が決定されることができ、単層または多層構造を有することができる。例えば、外部電極１３１、１３２は、本体１１０上に配置される基礎電極層１３１ａ、１３２ａ、基礎電極層１３１ａ、１３２ａ上に配置され、これをカバーする樹脂電極層１３１ｂ、１３２ｂ、及び樹脂電極層１３１ｂ、１３２ｂ上に配置され、これをカバーするめっき電極層１３１ｃ、１３２ｃを含むことができる。但し、これに限定されるものではなく、樹脂電極層１３１ｂ、１３２ｂ及び／またはめっき電極層１３１ｃ、１３２ｃは省略されてもよい。
基礎電極層１３１ａ、１３２ａは、例えば、導電性金属及びガラスを含む焼成電極であることができる。基礎電極層１３１ａ、１３２ａは、導電性金属及びガラスを含む導電性ペーストを本体１１０に塗布した後、焼成する方法で形成されることができる。例えば、垂直実装が可能な形態を有するように、複数回に分けて導電性ペーストを塗布した後、焼成することができる。焼成及び／または焼結後には一体化されて、基礎電極層１３１ａ、１３２ａ内の境界が不明であることができる。例えば、基礎電極層１３１ａ、１３２ａは、それぞれ一つの単一電極層であることができる。基礎電極層１３１ａ、１３２ａに含まれる導電性金属としては、電気伝導性に優れた材料を使用することができ、例えば、導電性金属は、銅（Ｃｕ）、ニッケル（Ｎｉ）、パラジウム（Ｐｄ）、白金（Ｐｔ）、金（Ａｕ）、銀（Ａｇ）、鉛（Ｐｂ）及び／またはこれを含む合金などを含むことができ、好ましくは銅（Ｃｕ）を含むことができるが、これに限定されるものではない。
基礎電極層１３１ａ、１３２ａのうち少なくとも一つ、好ましくは二つとも、長さ及び厚み方向断面及び／または長さ及び幅方向断面において、第１面１及び第２面２のセンター部Ｒ１における最大の厚みをそれぞれｔ１及びｔ１'、第１面１及び第２面２のセンター部Ｒ１を取り囲むサイド部Ｒ２における最大の厚みをそれぞれｔ２及びｔ２'、第１面１及び第２面２が第３面３、第４面４、第５面５及び第６面６に連結されるコーナー部Ｒ３における最大の厚みをそれぞれｔ３及びｔ３'とした時、ｔ２＞ｔ１及び／またはｔ２'＞ｔ１'を満たすことができる。より好ましくは、ｔ１＞ｔ３及び／またはｔ１'＞ｔ３'をさらに満たすことができる。この場合、外部電極１３１、１３２がＴ１、Ｔ２、Ｔ３及び／またはＴ１'、Ｔ２'、Ｔ３'を効果的に満たすことができる。
基礎電極層１３１ａ、１３２ａのセンター部Ｒ１、サイド部Ｒ２、コーナー部Ｒ３のそれぞれにおける最大の厚みｔ１、ｔ２、ｔ３及びｔ１'、ｔ２'、ｔ３'は、それぞれセラミック電子部品１００の長さ及び厚み方向断面及び／または長さ及び幅方向断面を３，０００倍率の走査電子顕微鏡でイメージをスキャンして測定することができる。
第１基礎電極層１３１ａは、第１面１のセンター部Ｒ１及びサイド部Ｒ２に配置される第１接続部Ｐ１ａ、第３面３、第４面４、第５面５及び第６面６のそれぞれの一部に配置される第１バンド部Ｐ１ｂ、及び第１接続部Ｐ１ａと第１バンド部Ｐ１ｂを連結する第１コーナー部Ｐ１ｃを含むことができる。この時、第１コーナー部Ｐ１ｃは、ラウンド状を有することができる。また、長さ及び厚み方向断面及び／または長さ及び幅方向断面において、第１接続部Ｐ１ａは、サイド部Ｒ２における最大の厚みｔ２がセンター部Ｒ１における最大の厚みｔ１より厚いことができる。また、第１接続部Ｐ１ａのセンター部Ｒ１における最大の厚みｔ１は、第１コーナー部Ｐ１ｃにおける最大の厚みｔ３より厚いことができる。好ましくは、ｔ２／ｔ１が１．１～１．４、例えば、１．１３～１．３４程度であることができ、ｔ３／ｔ１が０．２～０．５程度であることができるが、これに限定されるものではない。
第２基礎電極層１３２ａは、第２面２のセンター部Ｒ１及びサイド部Ｒ２に配置される第２接続部Ｐ２ａ、第３面３、第４面４、第５面５及び第６面６のそれぞれの一部に配置される第２バンド部Ｐ２ｂ、及び第２接続部Ｐ２ａと第２バンド部Ｐ２ｂを連結する第２コーナー部Ｐ２ｃを含むことができる。この時、第２コーナー部Ｐ２ｃは、ラウンド状を有することができる。また、長さ及び厚み方向断面及び／または長さ及び幅方向断面において、第２接続部Ｐ２ａは、サイド部Ｒ２における最大の厚みｔ２'がセンター部Ｒ１における最大の厚みｔ１'より厚いことができる。また、第２接続部Ｐ２ａのセンター部Ｒ１における最大の厚みｔ２'は、第２コーナー部Ｐ２ｃにおける最大の厚みｔ３'より厚いことができる。好ましくは、ｔ２'／ｔ１'が１．１～１．４、例えば、１．１３～１．３４程度であることができ、ｔ３'／ｔ１'が０．２～０．５程度であることができるが、これに限定されるものではない。
樹脂電極層１３１ｂ、１３２ｂは、例えば、導電性金属及び樹脂を含む樹脂系電極であることができる。樹脂電極層１３１ｂ、１３２ｂは、導電性金属及び樹脂を含むペーストを塗布及び硬化する方法で形成されることができる。樹脂電極層１３１ｂ、１３２ｂに含まれる導電性金属としては、電気伝導性に優れた材料を使用することができ、特に限定しない。例えば、導電性金属は、銅（Ｃｕ）、ニッケル（Ｎｉ）、パラジウム（Ｐｄ）、白金（Ｐｔ）、金（Ａｕ）、銀（Ａｇ）、鉛（Ｐｂ）及び／またはこれを含む合金などを含むことができ、好ましくは銅（Ｃｕ）を含むことができるが、これに限定されるものではない。樹脂電極層１３１ｂ、１３２ｂに含まれる樹脂としては絶縁性樹脂を使用することができ、特に限定されない。例えば、樹脂はエポキシ樹脂を含むことができるが、これに限定されるものではない。
第１樹脂電極層１３１ｂは、第１基礎電極層１３１ａ上に配置され、第１基礎電極層１３１ａをカバーすることができ、端部の一部が第３面３、第４面４、第５面５及び第６面６とそれぞれ接触することができるが、これに限定されるものではない。
第２樹脂電極層１３２ｂは、第２基礎電極層１３２ａ上に配置され、第２基礎電極層１３２ａをカバーすることができ、端部の一部が第３面３、第４面４、第５面５及び第６面６とそれぞれ接触することができるが、これに限定されるものではない。
めっき電極層１３１ｃ、１３２ｃは、実装特性を向上させることができる。めっき電極層１３１ｃ、１３２ｃの種類は特に限定せず、ニッケル（Ｎｉ）、スズ（Ｓｎ）、パラジウム（Ｐｄ）及び／またはこれを含む合金などを含むめっき層であることができ、複数の層で形成されることもできる。めっき電極層１３１ｃ、１３２ｃは、例えば、ニッケル（Ｎｉ）めっき層またはスズ（Ｓｎ）めっき層であることができ、ニッケル（Ｎｉ）めっき層及びスズ（Ｓｎ）めっき層が順次に形成された形態であってもよい。また、めっき電極層１３１ｃ、１３２ｃは、複数のニッケル（Ｎｉ）めっき層及び／または複数のスズ（Ｓｎ）めっき層を含んでもよい。
第１めっき電極層１３１ｃは、第１樹脂電極層１３１ｂ上に配置され、これをカバーすることができ、端部の一部が第３面３、第４面４、第５面５及び第６面６とそれぞれ接触することができるが、これに限定されるものではない。第１めっき電極層１３１ｃは、第１樹脂電極層１３１ｂ上に配置されるニッケル（Ｎｉ）めっき層、及びニッケル（Ｎｉ）めっき層上に配置されるスズ（Ｓｎ）めっき層を含むことができるが、これに限定されるものではない。
第２めっき電極層１３２ｃは、第２樹脂電極層１３２ｂ上に配置され、これをカバーすることができ、端部の一部が第３面３、第４面４、第５面５及び第６面６とそれぞれ接触することができるが、これに限定されるものではない。第２めっき電極層１３２ｃは、第２樹脂電極層１３２ｂ上に配置されるニッケル（Ｎｉ）めっき層、及びニッケル（Ｎｉ）めっき層上に配置されるスズ（Ｓｎ）めっき層を含むことができるが、これに限定されるものではない。
図７は、図１のセラミック電子部品の垂直実装を概略的に示した断面図である。
図面を参照すると、一例によるセラミック電子部品１００は、はんだのような導電性接着剤３１０、３２０を通じて印刷回路基板２００Ａ、２００Ｂの電極パッド２１０Ａ、２１０Ｂの間に垂直に実装されることができる。例えば、一例によるセラミック電子部品１００は、厚み方向が第１方向となり、長さ方向が第２方向となるように垂直に回転されて、印刷回路基板２００Ａ、２００Ｂの間に実装されることができる。
このように、一例によるセラミック電子部品１００は、垂直実装が容易な外部電極１３１、１３２を有するため、めっき層切れの不良を減らして信頼性を改善することができ、チップ立ち及び外観不良を減らすことができる。
その他の内容は、上述した一例によるセラミック電子部品１００などで説明したものと実質的に同一であるため、重複する内容は省略する。
図８は、一例によるセラミック電子部品の長さ－幅方向断面をＳＥＭ（Ｓｃａｎｎｉｎｇ Ｅｌｅｃｔｒｏｎ Ｍｉｃｒｏｓｃｏｐｅ）を用いて撮影した断面イメージであり、図９及び図１０は、図８のセラミック電子部品のＡ領域をより拡大してＳＥＭを用いて撮影した断面イメージである。
図面を参照すると、一例によるセラミック電子部品は、第１基礎電極層１３１ａが本体１１０の頭面のサイド領域における厚みがセンター領域における厚みより厚く、本体１１０の頭面のセンター領域における厚みが本体１１０の頭面とバンド面を連結するコーナー領域における厚みより厚い、垂直実装が可能な形態を有することができる。これは第２基礎電極層１３２ａも同一であることができる。この場合、上述したように、セラミック電子部品の長さサイズを薄膜化することができ、また外部電極のコーナー厚みをより厚くしてシーリング可能にすることができる。このような形状及び実装方向の変更を通じて、めっき層切れの不良を減らして信頼性を改善することができ、さらにチップ立ち及び外観不良を減らすことができる。
［実験例］
下記の［表１］は、一例によるセラミック電子部品１００を基礎電極層１３１ａ、１３２ａの厚みを多様にして多様に製造した後、ｔ１、ｔ２、ｔ３を測定して示した結果である。一方、ｔ１、ｔ２、ｔ３は、それぞれのサンプルの長さ及び厚み方向断面と長さ及び幅方向断面をそれぞれ３，０００倍率の走査電子顕微鏡でイメージをスキャンした後、それぞれの領域で最も厚い厚みを測定して示した。
下記の［表１］は、一例によるセラミック電子部品１００を基礎電極層１３１ａ、１３２ａの厚みを多様にして多様に製造した後、ｔ１、ｔ２、ｔ３を測定して示した結果である。一方、ｔ１、ｔ２、ｔ３は、それぞれのサンプルの長さ及び厚み方向断面と長さ及び幅方向断面をそれぞれ３，０００倍率の走査電子顕微鏡でイメージをスキャンした後、それぞれの領域で最も厚い厚みを測定して示した。
表１から分かるように、一例によるセラミック電子部品１００は、第１基礎電極層１３１ａが上述したｔ１、ｔ２、ｔ３の厚み関係を満たすことができる。一方、表１ではｔ１、ｔ２、ｔ３を測定して示したが、第２基礎電極層１３１ｂも第１基礎電極層１３１ａと同一に形成されることができる。つまり、サンプル１～３０のｔ１'、ｔ２'、ｔ３'は、サンプル１～３０のｔ１、ｔ２、ｔ３と類似した数値を有することができるため、第２基礎電極層１３１ｂも上述したｔ１'、ｔ２'、ｔ３'の厚み関係を満たすことができる。
この場合、結果としては、外部電極１３１、１３２が上述したＴ１、Ｔ２、Ｔ３及びＴ１'、Ｔ２'、Ｔ３'の関係を満たすことができる。例えば、基礎電極層１３１ａ、１３２ａ上に樹脂電極層１３１ｂ、１３２ｂ及び／またはめっき電極層１３１ｃ、１３２ｃをさらに形成しても、これらはそれぞれある程度均一な厚みで形成されるだけに、外部電極１３１、１３２が基礎電極層１３１ａ、１３２ａの形状を同様に有することができるため、結果としては上述したＴ１、Ｔ２、Ｔ３及びＴ１'、Ｔ２'、Ｔ３'の関係を満たすことができる。よって、セラミック電子部品１００の長さサイズを薄膜化することができ、外部電極１３１、１３２のシーリング効果により優れることができる。また、外部電極１３１、１３２が垂直実装可能な形態を有することができる。
一方、下記の表２は、ディッピング方式でセンター部が凸状の基礎電極層を形成したセラミック電子部品を多様に製造した後、ｔ１、ｔ３に対応するｄ１、ｄ３厚みを測定して示した結果である。これらの厚みもそれぞれのサンプルを長さ及び厚み方向断面と長さ及び幅方向断面をそれぞれ３，０００倍率の走査電子顕微鏡でイメージをスキャンした後、それぞれの領域で最も厚い厚みを測定して示した。
表２から分かるように、ディッピング方式で凸状の基礎電極層を形成したセラミック電子部品は、外部電極のコーナーの厚みを減少させるだけでなく、長さ方向への厚みを増加させることができる。よって、コーナーにおけるめっき層切れなどで信頼性の低下を引き起こすおそれがあり、高容量ＭＬＣＣの有効容量を確保するのに制限がある。また、外観不良を巻き起こすおそれもある。また、外部電極の中央部が凸状の場合、水平実装のみが可能であり、めっき形状不良の一つであるチップ立ちも引き起こし得る。
本発明において、セラミック電子部品として積層セラミックキャパシタを例に挙げて説明したが、これに限定されるものではなく、他の種類のセラミック電子部品、例えば、インダクター、圧電体素子、バリスタ、サーミスタなどにも本発明が適用されることができる。
本発明において、「側部、側面」などの表現は、便宜上、図面を基準にして左／右方向またはその方向における面を意味するものとして使用し、「上側、上部、上面」などの表現は、便宜上、図面を基準にして上方向またはその方向における面を意味するものとして使用し、「下側、下部、下面」などは、便宜上、下方向またはその方向における面を意味するものとして使用した。さらに、「側部、上側、上部、下側、または下部に位置する」とは、対象構成要素が基準となる構成要素と当該方向に直接接触することだけでなく、当該方向に位置し、且つ直接接触しない場合も含む概念として使用した。但し、これは、説明の便宜上、方向を定義したものであって、特許請求の範囲の権利範囲がこのような方向に対する記載によって特に限定されるものではなく、上／下の概念等はいつでも変更することができる。
本発明において「連結される」とは、直接連結されることだけでなく、接着剤層などを介して間接的に連結されることを含む概念である。また、「電気的に連結される」とは、物理的に連結された場合と連結されていない場合の両方を含む概念である。さらに、「第１、第２」などの表現は、ある構成要素と他の構成要素とを区分するために使用するものであって、当該構成要素の順序及び／または重要度などを限定するものではない。場合によっては、権利範囲を逸脱しない範囲内で、第１構成要素は第２構成要素と命名されることができ、同様に第２構成要素は第１構成要素と命名されることもできる。
本発明で使用される「一例」という表現は、互いに同じ実施形態を意味するものではなく、それぞれ互いに異なる固有の特徴を強調して説明するために提供されたものである。しかし、上記に提示された一例は、他の一例の特徴と結合して実現されることを排除しない。例えば、特定の一例に説明された事項が他の一例に説明されていなくても、他の一例においてその事項と反対または矛盾する説明がない限り、他の一例に関する説明として理解することができる。
本発明で使用される用語は、単に一例を説明するために使用されたものであって、本発明を限定することを意図するものではない。このとき、単数の表現は、文脈上明らかに異なる意味ではない限り、複数の表現を含む。
１００：セラミック電子部品
１１０：本体
１１１：誘電体層
Ａｃ：アクティブ部
１１２、１１３：カバー部
１１４、１１５：マージン部
１２１、１２２：内部電極
１３１、１３２：外部電極
１３１ａ、１３２ａ：基礎電極層
１３１ｂ、１３２ｂ：樹脂電極層
１３１ｃ、１３２ｃ：めっき電極層
２００Ａ、２００Ｂ：印刷回路基板
２１０Ａ、２１０Ｂ：電極パッド
３１０、３２０：導電性接着剤
１１０：本体
１１１：誘電体層
Ａｃ：アクティブ部
１１２、１１３：カバー部
１１４、１１５：マージン部
１２１、１２２：内部電極
１３１、１３２：外部電極
１３１ａ、１３２ａ：基礎電極層
１３１ｂ、１３２ｂ：樹脂電極層
１３１ｃ、１３２ｃ：めっき電極層
２００Ａ、２００Ｂ：印刷回路基板
２１０Ａ、２１０Ｂ：電極パッド
３１０、３２０：導電性接着剤
Claims (16)
- 誘電体層及び前記誘電体層を挟んで交互に配置される複数の第１内部電極及び第２内部電極を含み、第１方向に向かい合う第１面及び第２面、前記第１面及び前記第２面と連結され、第２方向に向かい合う第３面及び第４面、前記第１面から前記第４面と連結され、第３方向に向かい合う第５面及び第６面を含む本体と、
前記第１面に配置され、前記第３から前記第６面のそれぞれの一部まで延長される第１外部電極と、
前記第２面に配置され、前記第３から前記第６面のそれぞれの一部まで延長される第２外部電極とを含み、
前記第１方向及び前記第２方向の断面と前記第１方向及び前記第３方向の断面のうち少なくとも一つにおいて、前記第１外部電極及び前記第２外部電極のうち少なくとも一つは、前記第１面及び前記第２面のセンター部における最大の厚みをそれぞれＴ１及びＴ１'、前記第１面及び前記第２面のサイド部における最大の厚みをそれぞれＴ２及びＴ２'、及び前記第１面及び前記第２面が前記第３から前記第６面に連結されるコーナー部における最大の厚みをそれぞれＴ３及びＴ３'とした時、Ｔ２＞Ｔ１＞Ｔ３またはＴ２'＞Ｔ１'＞Ｔ３'を満たす、
セラミック電子部品。 - 前記第１外部電極及び前記第２外部電極がいずれもＴ２＞Ｔ１＞Ｔ３及びＴ２'＞Ｔ１'＞Ｔ３'を満たす、
請求項１に記載のセラミック電子部品。 - 前記第１外部電極は、前記第１面に配置され、前記第３面から前記第６面のそれぞれの一部まで延長される第１基礎電極層を含み、
前記第２外部電極は、前記第２面に配置され、前記第３面から前記第６面のそれぞれの一部まで延長される第２基礎電極層を含み、
前記第１基礎電極層及び前記第２基礎電極層は、導電性金属及びガラスを含む、
請求項１に記載のセラミック電子部品。 - 前記導電性金属は、銅（Ｃｕ）を含む、
請求項３に記載のセラミック電子部品。 - 前記第１方向及び前記第２方向の断面と前記第１方向及び前記第３方向の断面のうち少なくとも一つにおいて、前記第１基礎電極層及び前記第２基礎電極層のうち少なくとも一つは、前記第１面及び前記第２面のセンター部における最大の厚みをそれぞれｔ１及びｔ１'、前記第１面及び前記第２面のサイド部における最大の厚みをそれぞれｔ２及びｔ２'、及び前記第１面及び前記第２面が前記第３から前記第６面に連結されるコーナー部における最大の厚みをそれぞれｔ３及びｔ３'とした時、ｔ２＞ｔ１＞ｔ３またはｔ２'＞ｔ１'＞ｔ３'を満たす、
請求項３に記載のセラミック電子部品。 - 前記第１基礎電極層及び前記第２基礎電極層がいずれもｔ２＞ｔ１＞ｔ３及びｔ２'＞ｔ１'＞ｔ３'を満たす、
請求項５に記載のセラミック電子部品。 - 前記第１基礎電極層及び前記第２基礎電極層は、それぞれ一つの単一電極層である、
請求項５に記載のセラミック電子部品。 - 前記第１外部電極は、前記第１基礎電極層上に配置され、前記第１基礎電極層をカバーする第１樹脂電極層をさらに含み、
前記第２外部電極は、前記第２基礎電極層上に配置され、前記第２基礎電極層をカバーする第２樹脂電極層をさらに含み、
前記第１樹脂電極層及び前記第２樹脂電極層は、導電性金属及び樹脂を含む、
請求項３から７のいずれか一項に記載のセラミック電子部品。 - 前記導電性金属は、銅（Ｃｕ）を含み、
前記樹脂は、エポキシ樹脂を含む、
請求項８に記載のセラミック電子部品。 - 前記第１外部電極は、前記第１樹脂電極層上に配置され、前記第１樹脂電極層をカバーする第１めっき電極層をさらに含み、
前記第２外部電極は、前記第２基礎電極層上に配置され、前記第２樹脂電極層をカバーする第２めっき電極層をさらに含み、
前記第１めっき電極層及び前記第２めっき電極層は、導電性金属を含む、
請求項８に記載のセラミック電子部品。 - 前記第１めっき電極層及び前記第２めっき電極層は、それぞれニッケル（Ｎｉ）を導電性金属として含む第１層、及びスズ（Ｓｎ）を導電性金属として含む第２層を含む多層構造である、
請求項１０に記載のセラミック電子部品。 - 誘電体層及び前記誘電体層を挟んで交互に配置される複数の第１内部電極及び第２内部電極を含み、第１方向に向かい合う第１面及び第２面、前記第１面及び前記第２面と連結され、第２方向に向かい合う第３面及び第４面、前記第１面から前記第４面と連結され、第３方向に向かい合う第５面及び第６面を含む本体と、
前記第１面の第１センター領域及び第１サイド領域に配置される第１接続部、前記第３面から前記第６面のそれぞれの一部に配置される第１バンド部、及び前記第１接続部と前記第１バンド部を連結する第１コーナー部を含む第１電極層と、
前記第２面の第２センター領域及び第２サイド領域に配置される第２接続部、前記第３面から前記第６面のそれぞれの一部に配置される第２バンド部、及び前記第２接続部と前記第２バンド部を連結する第２コーナー部を含む第２電極層とを含み、
前記第１方向及び前記第２方向の断面と前記第１方向及び前記第３方向の断面のうち少なくとも一つにおいて、前記第１接続部及び前記第２接続部は、それぞれ前記第１サイド領域及び前記第２サイド領域における最大の厚みが前記第１センター領域及び前記第２センター領域における最大の厚みより厚く、
前記第１電極層及び前記第２電極層は、それぞれ一つの単一電極層である、
セラミック電子部品。 - 前記第１接続部及び前記第２接続部の前記第１センター領域及び前記第２センター領域における最大の厚みをそれぞれｔ１及びｔ１'、前記第１接続部及び前記第２接続部の前記第１サイド領域及び前記第２サイド領域における最大の厚みをそれぞれｔ２及びｔ２'、及び前記第１コーナー部及び前記第２コーナー部における最大の厚みをそれぞれｔ３及びｔ３'とした時、前記第１電極層及び前記第２電極層は、それぞれｔ２＞ｔ１＞ｔ３及びｔ２'＞ｔ１'＞ｔ３'を満たす、
請求項１２に記載のセラミック電子部品。 - 前記第１電極層及び前記第２電極層は、それぞれｔ２／ｔ１及びｔ２'／ｔ１'が１．１から１．４である、
請求項１３に記載のセラミック電子部品。 - 前記第１電極層及び前記第２電極層は、それぞれｔ３／ｔ１及びｔ３'／ｔ１'が０．２から０．５である、
請求項１３に記載のセラミック電子部品。 - 前記第１電極層及び前記第２電極層は、導電性金属及びガラスを含み、
前記導電性金属は、銅（Ｃｕ）を含む、
請求項１２から１５のいずれか一項に記載のセラミック電子部品。
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