JP7235388B2

JP7235388B2 - 積層セラミック電子部品

Info

Publication number: JP7235388B2
Application number: JP2018228731A
Authority: JP
Inventors: ウォンセオ、ヨン
Original assignee: サムソンエレクトロ－メカニックスカンパニーリミテッド．
Priority date: 2018-10-10
Filing date: 2018-12-06
Publication date: 2023-03-08
Anticipated expiration: 2038-12-06
Also published as: CN111029147B; CN111029147A; US10903009B2; JP2020061537A; KR20190121196A; KR102586070B1; US20200118754A1

Description

本発明は積層セラミック電子部品に関する。

積層セラミック電子部品は、小型でありながらも高容量が保証され、実装が容易であるという利点により、コンピュータ、ＰＤＡ、携帯電話などのＩＴ部品として広く用いられており、高信頼性、高強度特性を有するため、電装部品としても広く用いられている。

最近、積層セラミック電子部品は、ウェアラブル（ｗｅａｒａｂｌｅ）電子機器や超小型電子機器にも用いられることから、薄膜化を考慮した構造が求められている。

しかし、薄膜化された積層セラミック電子部品は、基板上に実装される際に半田（ｓｏｌｄｅｒ）の引張応力に相対的に大きな影響を受けることがある。

特開２０１８－１０１７２４号公報

本発明は、外部電極のスズめっき層を介して基板上に実装されることができる積層セラミック電子部品を提供するものである。

本発明の一実施形態による積層セラミック電子部品は、誘電体層と上記誘電体層を挟んで第１及び第２外側に交互に露出するように積層された第１及び第２内部電極とを含むセラミック本体と、それぞれ上記第１及び第２内部電極のうち対応する内部電極に連結されるように上記セラミック本体の第１及び第２外側に配置された第１及び第２外部電極と、を含み、上記第１及び第２外部電極はそれぞれ、少なくとも一部分が上記セラミック本体の第１及び第２外側に接する第１及び第２ベース電極層と、それぞれ上記第１及び第２ベース電極層をカバーするように配置された第１及び第２ニッケルめっき層と、それぞれ上記第１及び第２ニッケルめっき層をカバーするように配置された第１及び第２スズめっき層と、をそれぞれ含み、上記第１及び第２スズめっき層のそれぞれの中心部分の厚さは５μｍを超えることができる。

本発明の一実施形態による積層セラミック電子部品は、基板と、上記基板上に配置された第１及び第２電極パッドと、誘電体層と上記誘電体層を挟んで第１及び第２外側に交互に露出するように積層された第１及び第２内部電極とを含むセラミック本体と、それぞれ上記第１及び第２内部電極のうち対応する内部電極に連結されるように上記セラミック本体の第１及び第２外側に配置され、上記第１及び第２電極パッドに連結される第１及び第２外部電極と、を含み、上記第１及び第２外部電極はそれぞれ、少なくとも一部分が上記セラミック本体の第１及び第２外側に接する第１及び第２ベース電極層と、それぞれ上記第１及び第２ベース電極層をカバーするように配置された第１及び第２ニッケルめっき層と、それぞれ上記第１及び第２ニッケルめっき層をカバーするように配置された第１及び第２スズめっき層と、をそれぞれ含み、上記第１及び第２スズめっき層のコーナーにおいて、上記第１及び第２電極パッドにより近いコーナーの厚さは、上記第１及び第２スズめっき層の中心部分の厚さより厚くてもよい。

本発明の一実施形態による積層セラミック電子部品は、外部電極のスズめっき層を介して基板上に高い信頼度で実装されることができるため、基板上に実装される際に引張応力を受けない。

したがって、本発明の一実施形態による積層セラミック電子部品は、薄膜化されても基板上に高い信頼性で実装されることができる。

本発明の一実施形態による積層セラミック電子部品を示す斜視図である。本発明の一実施形態による積層セラミック電子部品を示す側面図である。本発明の一実施形態による積層セラミック電子部品において銅めっき層が追加配置された構造を示す側面図である。本発明の一実施形態による積層セラミック電子部品のスズめっき層の厚さを示す側面図である。

本発明の実施形態は様々な他の形態に変形されることができ、本発明の範囲は以下で説明する実施形態に限定されない。また、本発明の実施形態は、当該技術分野で平均的な知識を有する者に本発明をより完全に説明するために提供されるものである。したがって、図面における要素の形状及び大きさなどはより明確な説明のために拡大縮小表示（又は強調表示や簡略化表示）がされることがあり、図面上の同一の符号で示される要素は同一の要素である。

そして、本発明を明確に説明するために、図面において説明と関係ない部分は省略し、複数の層及び領域を明確に表現するために厚さを拡大して示し、同一思想の範囲内において機能が同一の構成要素に対しては、同一の参照符号を用いて説明する。

さらに、明細書全体において、ある部分がある構成要素を「含む」とするとき、特に反対の記載がない限り、他の構成要素を除外する意味ではなく、他の構成要素をさらに含むことができることを意味する。

本発明の実施形態を明確に説明するために六面体の方向を定義すると、図面上に表示されているＬ、Ｗ及びＴはそれぞれ、長さ方向、幅方向、及び厚さ方向を示す。ここで、厚さ方向は、誘電体層が積層される積層方向と同じ概念として用いることができる。

以下では、本発明の一実施形態による積層セラミック電子部品を説明し、且つ特に積層セラミックキャパシタとして説明するが、これに制限されるものではない。

図１は本発明の一実施形態による積層セラミック電子部品を示す斜視図であり、図２は本発明の一実施形態による積層セラミック電子部品を示す側面図である。

図１及び図２を参照すると、本発明の一実施形態による積層セラミック電子部品１００は、セラミック本体１１０、及び第１及び第２外部電極１３１、１３２を含む。

セラミック本体１１０は、長さ方向Ｌの両端面、幅方向Ｗの両側面、厚さ方向Ｔの上下面を有する六面体で形成されることができる。かかるセラミック本体１１０は、複数の誘電体層１１１を厚さ方向Ｔに積層した後に焼成して形成され、かかるセラミック本体１１０の形状、寸法、及び誘電体層１１１の積層数（１層以上）が本実施形態に示されたものに限定されない。

セラミック本体１１０に配置された複数の誘電体層１１１は、焼結された状態であり、隣接する誘電体層１１１の間の境界は、走査電子顕微鏡（ＳＥＭ：ＳｃａｎｎｉｎｇＥｌｅｃｔｒｏｎＭｉｃｒｏｓｃｏｐｅ）を利用せずには確認し難いほど一体化することができる。

例えば、セラミック本体１１０は、六面体において８つのコーナーが丸みを帯びた形状を有することができる。これにより、セラミック本体１１０の耐久性、信頼性は向上することができ、上記コーナーにおける第１及び第２外部電極１３１、１３２の構造的信頼性を向上させることができる。

誘電体層１１１は、その厚さを積層セラミック電子部品１００の容量設計に合わせて任意に変更することができ、高誘電率を有するセラミック粉末、例えば、チタン酸バリウム（ＢａＴｉＯ_３）系又はチタン酸ストロンチウム（ＳｒＴｉＯ_３）系粉末を含むことができるが、本発明がこれに限定されるものではない。また、セラミックス粉末に、本発明の目的に応じて様々なセラミック添加剤、有機溶剤、可塑剤、結合剤、分散剤などが添加されることができる。

誘電体層１１１の形成に用いられるセラミック粉末の平均粒径は、特に制限されず、本発明の目的を達成するために調節することができ、例えば、４００ｎｍ以下に調節することができる。これにより、本発明の一実施形態による積層セラミック電子部品１００は、ＩＴ部品のように小型化と高容量に対する要求が高い部品として用いられることができる。

例えば、誘電体層１１１は、チタン酸バリウム（ＢａＴｉＯ_３）などの粉末を含んで形成されたスラリーをキャリアフィルム（ｃａｒｒｉｅｒｆｉｌｍ）上に塗布及び乾燥し、複数個のセラミックシートを設けることによって形成されることができる。上記セラミックシートは、セラミック粉末、バインダー、溶剤を混合してスラリーを製造し、上記スラリーをドクターブレード法で数μｍの厚さを有するシート（ｓｈｅｅｔ）状に製作することにより形成されることができるが、これに限定されない。

第１及び第２内部電極１２１、１２２はそれぞれ、互いに異なる極性を有する少なくとも一つの第１内部電極１２１と少なくとも一つの第２内部電極１２２とで構成されることができ、セラミック本体１１０の厚さ方向Ｔに積層される複数の誘電体層１１１を挟んで所定の厚さで形成されることができる。

上記第１内部電極１２１と第２内部電極１２２は、導電性金属を含む導電性ペーストを印刷して、誘電体層１１１の積層方向に沿ってセラミック本体１１０の長さ方向Ｌの一端面と他端面に交互に露出するように形成されることができ、中間に配置された誘電体層１１１によって互いに電気的に絶縁されることができる。

即ち、第１及び第２内部電極１２１、１２２は、セラミック本体１１０の長さ方向の両端面に交互に露出する部分を介してセラミック本体１１０の長さ方向Ｌの両端面に形成された第１及び第２外部電極１３１、１３２とそれぞれ電気的に連結されることができる。

例えば、第１及び第２内部電極１２１、１２２は、粒子の平均サイズが０．１～０．２μｍであり、４０～５０重量％の導電性金属粉末を含む内部電極用導電性ペーストによって形成されることができるが、これに限定されない。

上記セラミックシート上に上記内部電極用導電性ペーストを印刷工法などによって塗布して内部電極パターンを形成することができる。上記導電性ペーストの印刷方法は、スクリーン印刷法又はグラビア印刷法などを用いることができるが、本発明がこれに限定されるものではない。上記内部電極パターンが印刷されたセラミックシートを２００～３００層積層し、圧着、焼成してセラミック本体１１０を製作することができる。

したがって、第１及び第２外部電極１３１、１３２に電圧が印加されると、互いに対向する第１及び第２内部電極１２１、１２２の間に電荷が蓄積される。このとき、積層セラミック電子部品１００の静電容量は、第１及び第２内部電極１２１、１２２が互いに重なる領域の面積と比例する。

即ち、第１及び第２内部電極１２１、１２２が互いに重なる領域の面積が極大化する場合、同一サイズのキャパシタであっても静電容量は極大化することができる。

かかる第１及び第２内部電極１２１、１２２の厚さは、用途に応じて決定されることができ、例えば、０．４μｍ以下であることができる。これにより、本発明の一実施形態による積層セラミック電子部品１００は、ＩＴ部品のように小型化と高容量に対する要求が高い部品として用いられることができる。

誘電体層１１１の厚さは、第１及び第２内部電極１２１、１２２の間の間隔に対応するため、積層セラミック電子部品１００の静電容量は、誘電体層１１１の厚さが短いほど大きい。

一方、第１及び第２内部電極１２１、１２２を形成する導電性ペーストに含まれる導電性金属は、ニッケル（Ｎｉ）、銅（Ｃｕ）、パラジウム（Ｐｄ）、銀（Ａｇ）、鉛（Ｐｂ）、又は白金（Ｐｔ）などの単独又はこれらの合金であることができるが、本発明がこれに限定されるものではない。

第１及び第２外部電極１３１、１３２はそれぞれ、第１及び第２内部電極１２１、１２２に連結されるようにセラミック本体１１０の外側に配置されることができ、第１及び第２内部電極１２１、１２２と基板の間を電気的に連結させるように構成されることができる。

第１及び第２外部電極１３１、１３２はそれぞれ、少なくとも一部分がセラミック本体の第１及び第２外側に接する第１及び第２ベース電極層１３１ａ、１３２ａと、それぞれ上記第１及び第２ベース電極層１３１ａ、１３２ａをカバーするように配置された第１及び第２ニッケルめっき層１３１ｂ、１３２ｂと、それぞれ上記第１及び第２ニッケルめっき層１３１ｂ、１３２ｂをカバーするように配置された第１及び第２スズめっき層１３１ｃ、１３２ｃと、をそれぞれ含む。

設計に応じて、第１及び第２外部電極１３１、１３２は、第１及び第２ベース電極層１３１ａ、１３２ａと第１及び第２ニッケルめっき層１３１ｂ、１３２ｂの間に配置された導電性樹脂層（図示せず）を含むことにより、さらに改善された耐久性を有することができる。

第１及び第２ベース電極層１３１ａ、１３２ａは、めっき層に比べて相対的に第１及び第２内部電極１２１、１２２に容易に結合されることができるため、第１及び第２内部電極１２１、１２２に対する接触抵抗を低減することができる。

例えば、第１及び第２ベース電極層１３１ａ、１３２ａは、金属成分が含まれているペーストにディッピング（ｄｉｐｐｉｎｇ）する方法や、セラミック本体１１０の厚さ方向Ｔの少なくとも一面上に導電性金属を含む導電性ペーストを印刷する方法で形成されることができ、シート（Ｓｈｅｅｔ）転写、パッド（Ｐａｄ）転写方式により形成されることもできる。

例えば、第１及び第２ベース電極層１３１ａ、１３２ａは、銅（Ｃｕ）、ニッケル（Ｎｉ）、パラジウム（Ｐｄ）、白金（Ｐｔ）、金（Ａｕ）、銀（Ａｇ）、又は鉛（Ｐｂ）などの単独又はこれらの合金であることができる。

第１及び第２ニッケルめっき層１３１ｂ、１３２ｂは、第１及び第２ベース電極層１３１ａ、１３２ａと第１及び第２スズめっき層１３１ｃ、１３２ｃの間に配置されることによって、第１及び第２ベース電極層１３１ａ、１３２ａと第１及び第２スズめっき層１３１ｃ、１３２ｃの間の反応を防ぐことができる。また、第１及び第２ニッケルめっき層１３１ｂ、１３２ｂは、等価直列抵抗（ＥｑｕｉｖａｌｅｎｔＳｅｒｉｅｓＲｅｓｉｓｔａｎｃｅ、ＥＳＲ）値や耐熱性、構造的信頼性も向上させることができる。

第１及び第２ニッケルめっき層１３１ｂ、１３２ｂと、第１及び第２スズめっき層１３１ｃ、１３２ｃは、スパッタ又は電解めっき（ＥｌｅｃｔｒｉｃＤｅｐｏｓｉｔｉｏｎ）により形成されることができるが、これに限定されない。

設計に応じて、第１及び第２ニッケルめっき層１３１ｂ、１３２ｂは、ニッケルだけではなく、ニッケルより少ない割合で、銅（Ｃｕ）、パラジウム（Ｐｄ）、白金（Ｐｔ）、金（Ａｕ）、銀（Ａｇ）、又は鉛（Ｐｂ）などの単独又はこれらの合金をさらに含有することができる。

第１及び第２スズめっき層１３１ｃ、１３２ｃは、相対的に低い溶融点を有するため、第１及び第２外部電極１３１、１３２の基板実装の容易性を向上させることができる。

一般的に、錫めっき層は、Ｓｎ－Ｃｕ－Ａｇ合金ペーストを含む半田（ｓｏｌｄｅｒ）を介して基板２１０上の電極パッドに結合されることができる。即ち、スズめっき層は、熱処理（ｒｅｆｌｏｗ）工程時に半田と互いに溶融して結合されることができる。

このとき、錫めっき層は、セラミック本体１１０を長さ方向の外側に引っ張ることができるため、セラミック本体１１０は引張応力を受けることができる。かかる引張応力は、セラミック本体１１０内のクラック（ｃｒａｃｋ）やデラミネーション（ｄｅｌａｍｉｎａｔｉｏｎ）を誘発する可能性があり、セラミック本体１１０の幅Ｗに対する厚さＴが薄いほど、より頻繁にクラックやデラミネーションを誘発する可能性がある。

したがって、本発明の一実施形態による積層セラミック電子部品は、半田を用いなくても基板２１０上の第１及び第２電極パッド２２１、２２２上に実装されることができるように厚い厚さの第１及び第２スズめっき層１３１ｃ、１３２ｃを有する。

例えば、第１及び第２スズめっき層１３１ｃ、１３２ｃのそれぞれの中心部分の厚さＴｃは、第１及び第２ニッケルめっき層１３１ｂ、１３２ｂのそれぞれの中心部分の厚さより厚くてもよい。ここで、中心部分の厚さＴｃとは、第１及び第２外部電極１３１、１３２を長さ方向から見たとき、中心部分における第１及び第２スズめっき層１３１ｃ、１３２ｃの長さ方向の厚さを意味する。

下記表１は、積層セラミック電子部品を半田を用いずに基板上に実装する際に、第１及び第２スズめっき層１３１ｃ、１３２ｃの中心部分の厚さＴｃによる実装不良の頻度を示す。

表１を参照すると、第１及び第２スズめっき層１３１ｃ、１３２ｃのそれぞれの中心部分の厚さＴｃが５μｍを超える場合、本発明の一実施形態による積層セラミック電子部品は、半田を用いずに基板２１０上に高い信頼度で実装されることができるため、実装される際に引張応力を受けない。

これにより、本発明の一実施形態による積層セラミック電子部品は、セラミック本体１１０の厚さＴがセラミック本体１１０の幅Ｗの１／２倍以下ほどに薄膜化されても、基板上に高い信頼性で実装されることができる。

第１及び第２スズめっき層１３１ｃ、１３２ｃが、外部電極１３１、１３２と第１及び第２電極パッド２２１、２２２の間の結合に直接的に用いられるため、本発明の一実施形態による積層セラミック電子部品は、実装される際に、第１及び第２スズめっき層１３１ｃ、１３２ｃの溶融点に最適化した熱処理（ｒｅｆｌｏｗ）工程により基板２１０上に実装されることができる。

このとき、第１及び第２スズめっき層１３１ｃ、１３２ｃの一部分は溶融して第１及び第２電極パッド２２１、２２２上に流れることができる。第１及び第２スズめっき層１３１ｃ、１３２ｃのうち第１及び第２電極パッド２２１、２２２上に流れた部分が、熱処理（ｒｅｆｌｏｗ）工程後に凝固することにより、外部電極１３１、１３２と第１及び第２電極パッド２２１、２２２の間を物理的に結合させることができる。

これにより、第１及び第２スズめっき層１３１ｃ、１３２ｃのコーナーにおいて、上記第１及び第２電極パッドにより近いコーナー（例えば、下側）の厚さは、第１及び第２スズめっき層の中心部分の厚さＴｃより厚くてもよい。ここで、コーナーの厚さの方向は、コーナーの表面に垂直であり、厚さ方向と長さ方向に対して４５度傾いた方向である。

第１及び第２スズめっき層１３１ｃ、１３２ｃが、Ｓｎ－Ｃｕ－Ａｇ合金ペーストを含む半田（ｓｏｌｄｅｒ）に溶融されないことがあるため、第１及び第２スズめっき層１３１ｃ、１３２ｃにおいて第１及び第２電極パッド２２１、２２２に接する表面は、ＡｇとＣｕのうち少なくとも一つを含有しなくてもよい。

図３は本発明の一実施形態による積層セラミック電子部品において銅めっき層が追加配置された構造を示す側面図である。

図３を参照すると、第１及び第２外部電極はそれぞれ、第１及び第２ベース電極層１３１ａ、１３２ａと第１及び第２ニッケルめっき層１３１ｂ、１３２ｂの間に配置された第１及び第２銅めっき層１３１ｄ、１３２ｄをそれぞれさらに含むことができる。

第１及び第２銅めっき層１３１ｄ、１３２ｄは、めっき層全体の均衡をさらに合わせることができるため、第１及び第２外部電極の耐湿信頼性を向上させ、且つ第１及び第２外部電極の構造的安定性を向上させることができる。

第１及び第２スズめっき層１３１ｃ、１３２ｃのそれぞれの中心部分の厚さＴｃは、第１及び第２ニッケルめっき層１３１ｂ、１３２ｂのそれぞれの中心部分の厚さより厚く、第１及び第２銅めっき層１３１ｄ、１３２ｄのそれぞれの中心部分の厚さより厚くてもよい。これにより、本発明の一実施形態による積層セラミック電子部品は、半田を用いずに基板２１０上にさらに高い信頼性で実装されることができる。

一方、第１及び第２ベース電極層１３１ａ、１３２ａはそれぞれ、ニッケルを最も多く含有することができる。これにより、第１及び第２銅めっき層１３１ｄ、１３２ｄは、第１及び第２ベース電極層１３１ａ、１３２ａ上にさらに安定的に形成されることができる。

図４は本発明の一実施形態による積層セラミック電子部品のスズめっき層の厚さを示す側面図である。

図４を参照すると、第１及び第２スズめっき層１３１ｃ、１３２ｃのコーナーにおいて、第１及び第２電極パッド２２１、２２２により近いコーナーの厚さＴ_cornerは、第１及び第２スズめっき層１３１ｃ、１３２ｃの中心部分の厚さＴｃより厚い。

図４を参照すると、第１及び第２スズめっき層１３１ｃ、１３２ｃのそれぞれの中心部分の厚さＴｃは、第１及び第２ニッケルめっき層１３１ｂ、１３２ｂのそれぞれの中心部分の厚さより厚く。

以上、本発明の実施形態について詳細に説明したが、本発明の技術的範囲はこれに限定されず、特許請求の範囲に記載された本発明の技術的思想から外れない範囲内で多様な修正及び変形が可能であるということは、当技術分野の通常の知識を有する者には明らかである。

１００積層セラミック電子部品
１１０セラミック本体
１１１誘電体層
１２１、１２２第１及び第２内部電極
１３１、１３２第１及び第２外部電極
１３１ａ、１３２ａ第１及び第２ベース電極層
１３１ｂ、１３２ｂ第１及び第２ニッケルめっき層
１３１ｃ、１３２ｃ第１及び第２スズめっき層
１３１ｄ、１３２ｄ第１及び第２銅めっき層
２１０基板
２２１、２２２第１及び第２電極パッド

Claims

誘電体層と前記誘電体層を挟んで第１及び第２外側に交互に露出するように積層された第１及び第２内部電極とを含むセラミック本体と、
それぞれ前記第１及び第２内部電極のうち対応する内部電極に連結されるように前記セラミック本体の第１及び第２外側に配置された第１及び第２外部電極と、を含み、
前記第１及び第２外部電極はそれぞれ、少なくとも一部分が前記セラミック本体の第１及び第２外側に接する第１及び第２ベース電極層と、それぞれ前記第１及び第２ベース電極層をカバーするように配置された第１及び第２ニッケルめっき層と、それぞれ前記第１及び第２ニッケルめっき層をカバーするように配置された第１及び第２スズめっき層と、をそれぞれ含み、
前記第１及び第２スズめっき層のコーナーにおいて、前記第１及び第２外部電極が接続される第１及び第２電極パッドにより近いコーナーの厚さは、前記第１及び第２スズめっき層の中心部分の厚さより厚い、積層セラミック電子部品。
前記セラミック本体の厚さは、前記セラミック本体の幅の１／２倍以下である、請求項１に記載の積層セラミック電子部品。
前記第１及び第２外部電極はそれぞれ、前記第１及び第２ベース電極層と前記第１及び第２ニッケルめっき層の間に配置された第１及び第２銅めっき層をそれぞれさらに含む、請求項１または２に記載の積層セラミック電子部品。
前記第１及び第２スズめっき層のそれぞれの中心部分の厚さは、前記第１及び第２ニッケルめっき層のそれぞれの中心部分の厚さより厚く、前記第１及び第２銅めっき層のそれぞれの中心部分の厚さより厚い、請求項３に記載の積層セラミック電子部品。
前記第１及び第２ベース電極層はそれぞれ、ニッケルを最も多く含有する、請求項１から４のいずれか一項に記載の積層セラミック電子部品。
基板と、
前記基板上に配置された第１及び第２電極パッドと、
誘電体層と前記誘電体層を挟んで第１及び第２外側に交互に露出するように積層された第１及び第２内部電極とを含むセラミック本体と、
それぞれ前記第１及び第２内部電極のうち対応する内部電極に連結されるように前記セラミック本体の第１及び第２外側に配置され、前記第１及び第２電極パッドに連結される第１及び第２外部電極と、を含み、
前記第１及び第２外部電極はそれぞれ、少なくとも一部分が前記セラミック本体の第１及び第２外側に接する第１及び第２ベース電極層と、それぞれ前記第１及び第２ベース電極層をカバーするように配置された第１及び第２ニッケルめっき層と、それぞれ前記第１及び第２ニッケルめっき層をカバーするように配置された第１及び第２スズめっき層と、をそれぞれ含み、
前記第１及び第２スズめっき層のコーナーにおいて、前記第１及び第２電極パッドにより近いコーナーの厚さは、前記第１及び第２スズめっき層の中心部分の厚さより厚い、積層セラミック電子部品。
前記セラミック本体の厚さは、前記セラミック本体の幅の１／２倍以下である、請求項６に記載の積層セラミック電子部品。
前記第１及び第２スズめっき層のそれぞれの中心部分の厚さは、前記第１及び第２ニッケルめっき層のそれぞれの中心部分の厚さより厚い、請求項６または７に記載の積層セラミック電子部品。
前記第１及び第２スズめっき層のそれぞれの中心部分の厚さは５μｍを超える、請求項６から８のいずれか一項に記載の積層セラミック電子部品。
前記第１及び第２スズめっき層において前記第１及び第２電極パッドに接する表面は、ＡｇとＣｕのうち少なくとも一つを含有しない、請求項６から９のいずれか一項に記載の積層セラミック電子部品。
前記第１及び第２内部電極の間に配置された誘電体層の平均厚さは０．４μｍ以下であり、
前記第１及び第２内部電極の平均厚さは０．４μｍ以下である、請求項６から１０のいずれか一項に記載の積層セラミック電子部品。