KR20230075086A - 세라믹 전자부품 - Google Patents

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KR20230075086A
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강범석
이수진
윤대우
김다미
김정렬
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삼성전기주식회사
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Abstract

본 개시는 유전체층 및 내부전극을 포함하는 바디; 상기 바디 상에 배치되는 외부전극; 및 상기 바디 및 상기 외부전극 사이에 배치되는 접합층; 을 포함하며, 상기 접합층은 상기 외부전극보다 두께가 얇은, 세라믹 전자부품에 관한 것이다.

Description

세라믹 전자부품{CERAMIC ELECTRONIC COMPONENT}
본 개시는 세라믹 전자부품, 예를 들면, 적층 세라믹 캐패시터(MLCC: Multi-Layered Ceramic Capacitor)에 관한 것이다.
최근 전자 제품들의 경박단소화에 따른 초소형 MLCC 개발이 요구되고 있으며, 이를 위한 다양한 재료 공정 기술들이 지속적으로 개발 중이다. 즉, 초소형 고신뢰성 MLCC 제품 개발에 많은 연구가 진행되고 있다.
한편, MLCC의 외부전극은 대부분 디핑(Dipping) 공법으로 형성하고 있다. 이 경우, 외부전극의 소성이 필요하다. 예를 들면, 세라믹 소체에 외부전극 페이스트를 디핑을 이용하여 도포한 후 소성하는 방법 등을 이용할 수 있다.
다만, 이 경우 외부전극이 수축하면서 발생시키는 모서리 3중점에 스트레인(Strain)을 집중시켜, 세라믹 소체의 강도를 저하시킬 수 있으며, 따라서 방사 크랙의 리스크가 있을 수 있다.
또한, 내부전극과 달리 3차원 방향으로 수축되는 외부전극의 특성상 모서리 부분이 필연적으로 얇아지는 형태를 가질 수 있으며, 따라서 바인더의 유변학적 특성으로부터 자유롭지 못할 수 있다.
본 개시의 여러 목적 중 하나는 열처리 온도를 낮춰 방사 크랙 리스크를 해소시킬 수 있는 세라믹 전자부품을 제공하는 것이다.
본 개시의 여러 목적 중 다른 하나는 외부전극의 두께를 실질적으로 균일하게 구현함에 있어서 바인더의 유변학적 특성으로부터 자유로울 수 있는 세라믹 전자부품을 제공하는 것이다.
본 개시의 여러 목적 중 또 다른 하나는 치밀도 구현이 대략 완결되어 있는바 용량 구현의 온도 의존을 줄일 수 있는 세라믹 전자부품을 제공하는 것이다.
본 개시를 통하여 제안하는 여러 해결 수단 중 하나는 별도로 형성된 외부전극에 접합층을 형성하고 이를 이용하여 세라믹 바디에 열처리 접합을 하는 것이다.
예를 들면, 일례에 따른 세라믹 전자부품은 유전체층 및 내부전극을 포함하는 바디, 바디 상에 배치되는 외부전극, 및 바디 및 외부전극 사이에 배치되는 접합층을 포함하며, 접합층은 외부전극보다 두께가 얇은 것일 수 있다.
예를 들면, 일례에 따른 세라믹 전자부품은 유전체층 및 내부전극을 포함하는 바디, 및 바디 상에 배치되는 외부전극을 포함하며, 외부전극은 구리 및 유리를 포함하며, 길이 방향 및 두께 방향으로의 단면 상에서, 외부전극의 내면으로부터 외부전극의 7㎛ 두께 지점까지를 제1영역이라 하고, 외부전극의 7㎛ 두께 지점으로부터 외부전극의 외면까지를 제2영역이라 할 때, 제2영역에서의 구리에 대한 유리의 면적 비율이 제1영역에서의 구리에 대한 유리의 면적 비율보다 더 작은 것일 수도 있다.
본 개시의 여러 효과 중 하나로서 열처리 온도를 낮춰 방사 크랙 리스크를 해소시킬 수 있는 세라믹 전자부품을 제공할 수 있다.
본 개시의 여러 효과 중 다른 하나로서 외부전극의 두께를 실질적으로 균일하게 구현함에 있어서 바인더의 유변학적 특성으로부터 자유로울 수 있는 세라믹 전자부품을 제공할 수 있다.
본 개시의 여러 효과 중 또 다른 하나로서 치밀도 구현이 대략 완결되어 있는바 용량 구현의 온도 의존을 줄일 수 있는 세라믹 전자부품을 제공할 수 있다.
도 1은 일례에 따른 세라믹 전자부품을 개략적으로 나타낸 사시도다.
도 2는 도 1의 세라믹 전자부품을 Ⅰ-Ⅰ'로 절단한 계략적인 단면도다.
도 3은 다른 일례에 따른 세라믹 전자부품을 개략적으로 나타낸 사시도다.
도 4는 도 3의 세라믹 전자부품을 Ⅱ-Ⅱ'로 절단한 계략적인 단면도다.
도 5는 또 다른 일례에 따른 세라믹 전자부품을 개략적으로 나타낸 사시도다.
도 6은 도 5의 세라믹 전자부품을 Ⅲ-Ⅲ'로 절단한 계략적인 단면도다.
도 7은 또 다른 일례에 따른 세라믹 전자부품을 개략적으로 나타낸 사시도다.
도 8은 도 7의 세라믹 전자부품을 Ⅳ-Ⅳ'로 절단한 계략적인 단면도다.
도 9는 구리 전극 상에 실리카 코팅층이 형성되는 일례를 개략적으로 나타내는 단면도다.
도 10은 바디와 외부전극 사이의 계면에 접합층이 형성된 것을 개략적으로 나타내는 단면 SEM(Scanning Electron Microscope) 사진이다.
도 11은 접합층을 포함하지 않는 경우의 외부전극 내의 구리 및 유리의 분포를 개략적으로 나타내는 단면 SEM 사진이다.
도 12 및 도 13은 접합층을 포함하는 경우의 외부전극 내의 구리 및 유리의 분포를 개략적으로 나타내는 단면 SEM 사진들이다.
이하, 첨부된 도면을 참조하여 본 개시에 대해 설명한다. 도면에서 요소들의 형상 및 크기 등은 보다 명확한 설명을 위해 과장되거나 축소될 수 있다.
도 1은 일례에 따른 세라믹 전자부품을 개략적으로 나타낸 사시도다.
도 2는 도 1의 세라믹 전자부품을 Ⅰ-Ⅰ'로 절단한 계략적인 단면도다.
도면을 참조하면, 일례에 따른 세라믹 전자부품(100A)은 유전체층(111)과 내부전극(121, 122)을 포함하는 바디(110), 바디(110) 상에 배치되는 외부전극(131, 132), 및 바디(110)와 외부전극(131, 132) 사이에 배치되는 접합층(151, 152)을 포함한다. 예를 들면, 접합층(151, 152)은 바디(110)와 외부전극(131, 132) 사이의 계면에 매우 얇은 박막 형태로 존재할 수 있다.
바디(110)는 X-방향(또는, 길이 방향)을 기준으로 서로 마주보는 제1면(또는, 좌-측면) 및 제2면(또는, 우-측면), Y-방향(또는, 폭 방향)을 기준으로 서로 마주보는 제3면(또는, 전-측면) 및 제4면(또는, 후-측면), 및 Z-방향(또는, 두께 방향)을 기준으로 서로 마주보는 제5면(또는, 상면) 및 제6면(또는, 하면)을 갖는 직육면체에 가까운 형상을 가질 수 있다. 필요에 따라서, 바디(110)의 각진 외형, 예컨대 모서리 부분은 연마 공정 등에 의하여 둥글게 연마될 수 있다. 필요에 따라서, 외부전극(131, 132)의 각진 외형, 예컨대 모서리 부분 또한 둥근 형상을 가질 수 있으며, 일부 영역에서 오목한 형상 및/또는 볼록한 형상을 가질 수도 있다.
바디(110)는 Z-방향으로 유전체층(111) 및 내부전극(121, 122)이 교대로 적층되어 있을 수 있다. 바디(110)를 형성하는 복수의 유전체층(111)은 소성된 상태로서, 인접하는 유전체층(111) 사이의 경계는 주사전자현미경(SEM)을 이용하지 않고 확인하기 곤란할 정도로 일체화될 수 있다.
유전체층(111)은 세라믹 파우더, 유기 용제 및 유기 바인더를 포함하는 세라믹 그린시트의 소성에 의하여 형성될 수 있다. 세라믹 파우더는 높은 유전율을 갖는 물질로서, 이에 제한되는 것은 아니나, 예컨대 티탄산바륨(BaTiO3)계 재료, 티탄산스트론튬(SrTiO3)계 재료 등을 사용할 수 있다. 이와 같이, 유전체층(111)은 강유전체 재료를 포함할 수 있으나, 반드시 이에 제한되는 것은 아니다. 한편, 유전체층(111)은 복수의 층이 적층되어 소결된 상태일 수 있으며, 이들은 인접하는 층끼리의 경계를 육안으로 확인할 수 없을 정도로 일체화되어 있을 수 있다.
내부전극(121, 122)은 도전성 금속을 포함하는 도전성 페이스트에 의하여 형성될 수 있다. 예를 들면, 유전체층(111)을 형성하는 세라믹 그린시트 상에 스크린 인쇄법, 그라비아 인쇄법 등과 같은 인쇄법을 통하여 도전성 페이스트를 인쇄하여 결과적으로 내부전극(121, 122)을 인쇄할 수 있다. 내부전극(121, 122)이 인쇄된 세라믹 그린시트를 번갈아가며 적층하고 소성하면 상술한 바디(110)를 형성할 수 있다. 도전성 금속은, 이에 제한되는 것은 아니나, 니켈(Ni), 구리(Cu), 팔라듐(Pd), 및/또는 이들의 합금을 포함할 수 있다.
내부전극(121, 122)은 복수의 제1내부전극(121)과 복수의 제2내부전극(122)을 포함할 수 있다. 복수의 제1 및 제2내부전극(121, 122)은 유전체층(111)을 사이에 두고 서로 분리되어 배치될 수 있다. 복수의 제1 및 제2내부전극(121, 122)은 바디(110)의 Z-방향으로 교대로 적층될 수 있고, 바디(110)의 제1면 및 제2면으로 각각 노출될 수 있으며, 제1 및 제2접합층(151, 152)이 박막으로 존재할 수 있는바, 결과적으로 제1 및 제2외부전극(131, 132)과 각각 연결될 수 있다. 즉, 용량이 구현될 수 있다. 다만, 이는 일례에 불과하며, 복수의 제1 및 제2내부전극(121, 122)이 다른 형태로도 배치될 수 있다. 예를 들면, 복수의 제1 및 제2내부전극(121, 122)은 바디(110)의 Y-방향으로 교대로 적층되어 바디(110)의 제1면 및 제2면으로 각각 노출될 수도 있으나, 이에 한정되는 것도 아니다.
외부전극(131, 132)은 제1외부전극(131)과 제2외부전극(132)을 포함할 수 있다. 제1 및 제2외부전극(131, 132)은 바디(110)의 X-방향의 양 단부에서 제1 및 제2접합층(151, 152) 상에 각각 배치될 수 있다. 예를 들면, 제1외부전극(131)은 바디(110)의 제1면 상에 배치되어 바디(110)의 제3 내지 제6면 상으로 각각 일부가 연장되어 배치될 수 있다. 또한, 제2외부전극(132)은 바디(110)의 제2면 상에 배치되어 바디(110)의 제3 내지 제6면 상으로 각각 일부가 연장되어 배치될 수 있다.
다만, 이는 일례에 불과하며, 제1 및 제2외부전극(131, 132)도 다른 형태로 배치될 수 있다. 예를 들면, 제1외부전극(131)은 바디(110)의 제1면 상에 배치되어 바디(110)의 제5 및/또는 제6면 상으로만 각각 일부가 연장되어 배치될 수 있다. 또한, 제2외부전극(132)은 바디(110)의 제2면 상에 배치되어 바디(110)의 제5 및/또는 제6면 상으로만 각각 일부가 연장되어 배치될 수 있다. 그 외에도, 다른 다양한 형태로 제1 및 제2외부전극(131, 132)이 배치될 수도 있다.
외부전극(131, 132)은 두께가 실질적으로 일정할 수 있다. 여기서, 두께가 실질적으로 일정하다는 것은 어느 지점에서든지 두께가 실질적으로 동일한 경우를 의미할 수 있으며, 완전히 완전히 동일한 경우뿐만 아니라 대략적으로 동일한 경우를 포함할 수 있는바, 이는 제조 공정상에서 발생하는 공정오차나 위치편차, 측정 시의 오차 등을 포함하여 판단할 수 있다. 이는, 외부전극(131, 132)을 별도로 제조하여 소성함으로써 달성할 수 있다.
예를 들면, 주조 틀에 외부전극 형성을 위한 페이스트를 주입하여 성형한 후 이를 독립 소성하여 외부전극(131, 132)을 형성할 수 있으며, 그 후 별도로 제조된 외부전극(131, 132)에 접합층(151, 152)을 코팅하여 형성하고, 이후 접합층(151, 152)을 계면으로 하여 400℃ 내지 500℃ 정도의 열처리 조건에서 바디(110)에 열접착을 하여 외부전극(131, 132)을 접합할 수 있다. 따라서, 바디(110) 상에서 외부전극(131, 132)두께가 실질적으로 일정할 수 있다. 한편, 필요에 따라서는 접합층(151, 152)을 바디(110)의 외면에 코팅하여 형성하고, 이후 상술한 열처리 접합을 진행할 수도 있다. 이와 같이, 외부전극(131, 132)을 따로 소성하여 원하는 형상을 구현하여 완성된 외부전극(131, 132)을 바디(110)에 조립하는 형태를 가질 수 있는바, 두께를 실질적으로 일정하게 구현함에도 바인더의 유변학적 특성으로부터 자유로울 수 있다. 또한, 종래의 공법보다 열처리 온도를 200℃ 내지 350℃ 정도 하강시킴으로써 고용량 기종의 적층수 증가에 따른 방사 크랙 리스크를 해소시킬 수 있다. 또한, 종래의 공법과 다르게 치밀도 구현이 대략 완결되어 있기 때문에, 용량 구현의 온도 의존을 줄일 수 있다.
이러한 관점에서, X-방향 및 Z-방향으로의 단면 상에서, 바디(110)의 제1면에서의 중심부에서의 제1외부전극(131)의 두께(ta1)는 바디(110)의 제1면에서의 단부에서의 두께(ta2)와 실질적으로 동일할 수 있다. 예를 들면, ta1/ta2는 대략 0.9 내지 1.1 또는 0.95 내지 1.05 정도일 수 있다. 또한, 바디(110)의 제2면에서의 중심부에서의 제2외부전극(132)의 두께(tb1)는 바디(110)의 제2면에서의 단부에서의 두께(tb2)와 실질적으로 동일할 수 있다. 예를 들면, tb1/tb2는 대략 0.9 내지 1.1 또는 0.95 내지 1.05 정도일 수 있다. 이는, X-방향 및 Z-방향 단면 상에서의 SEM 이미지를 이용하여 대략적으로 측정할 수 있다.
이러한 관점에서, X-방향 및 Z-방향으로의 단면 상에서, 바디(110)의 제1면에서의 중심부에서의 제1외부전극(131)의 두께(ta1)는 바디(110)의 제1면이 제5면 또는 제6면과 연결되는 코너부에서의 두께(ta3)와 실질적으로 동일할 수 있다. 예를 들면, ta1/ta3는 대략 0.9 내지 1.1 또는 0.95 내지 1.05 정도일 수 있다. 또한, 바디(110)의 제2면에서의 중심부에서의 제2외부전극(132)의 두께(tb1)는 바디(110)의 제2면이 제5면 또는 제6면과 연결되는 코너부에서의 두께(tb3)와 실질적으로 동일할 수 있다. 예를 들면, tb1/tb3는 대략 0.9 내지 1.1 또는 0.95 내지 1.05 정도일 수 있다. 이는, X-방향 및 Z-방향 단면 상에서의 SEM 이미지를 이용하여 대략적으로 측정할 수 있다.
여기서, X-방향 및 Z-방향으로의 단면 상에서의 의미는 X-방향 및 Z-방향으로 대상물을 수직하게 절단하였을 때의 단면 형상, 또는 X-방향 및 Z-방향으로 대상물을 사이드-뷰로 바라 보았을 때의 단면 형상을 의미할 수 있다.
외부전극(131, 132)은 도전체를 포함할 수 있으며, 도전체는 구리(Cu),　니켈(Ni), 팔라듐(Pd), 백금(Pt), 금(Au), 은(Ag), 납(Pb) 및/또는 이를 포함하는 합금 등을 포함할 수 있다. 외부전극(131, 132)은 이러한 도전체, 바람직하게는 구리(Cu)를 포함하는 페이스트를 이용하여 상술한 바와 같은 방법으로 형성할 수 있다. 한편, 주조틀에 페이스트가 주입된 이후 건조 및 소성 공정에서 가능한한 수축 변화를 적가함과 동시에 유기물 분해에 의한 부효과를 억제하기 위해서는, 페이스트에 포함되는 용제와 유기물의 함량은 최소한으로 줄이는 것이 바람직할 수 있다. 또한, 박막 코팅층의 형성 후 열처리 접합을 통하여 외부전극(131, 132)과 바디(110) 사이의 계면에 실리카 및/또는 저융점 유리 등을 포함하는 계면부가 형성되는바, 유리 함량은 구리(Cu) 대비하여 최대한 적은 양으로 포함할 수 있다.
필요에 따라서, 외부전극(131, 132) 상에는 니켈층, 주석층 또는 이들의 조합을 포함하는 도금층이 더 배치될 수 있다. 예를 들면, 제1 및 제2외부전극(131, 132) 상에 각각 니켈층, 주석층이 순차적으로 배치될 수 있다. 도금층은 전해 도금, 무전해 도금 등과 같은 공지의 도금 공정으로 형성할 수 있으며, 구체적인 도금 방법은 특별히 한정되지 않는다.
접합층(151, 152)은 제1접합층(151)과 제2접합층(152)을 포함할 수 있다. 제1 및 제2접합층(151, 152)은 바디(110)의 X-방향의 양 단부에 각각 배치될 수 있다. 예를 들면, 제1접합층(151)은 바디(110)의 제1면과 제1외부전극(131) 사이에 배치될 수 있으며, 바디(110)의 제3 내지 제6면과 제1외부전극(131) 사이로 각각 일부가 연장되어 배치될 수 있다. 또한, 제2접합층(152)은 바디(110)의 제2면과 제2외부전극(132) 사이에 배치될 수 있으며, 바디(110)의 제3 내지 제6면과 제2외부전극(132) 사이로 각각 일부가 연장되어 배치될 수 있다.
다만, 이는 일례에 불과하며, 제1 및 제2접합층(151, 152)이 다른 형태로도 배치될 수 있다. 예를 들면, 제1접합층(151)은 바디(110)의 제1면과 제1외부전극(131) 사이에 배치될 수 있으며, 바디(110)의 제5 및/또는 제6면과 제1외부전극(131) 사이로만 각각 일부가 연장되어 배치될 수 있다. 또한, 제2접합층(152)은 바디(110)의 제2면과 제2외부전극(132) 사이에 배치될 수 있으며, 바디(110)의 제5 및/또는 제6면과 제2외부전극(132) 사이로만 각각 일부가 연장되어 배치될 수 있다. 그 외에도, 다른 다양한 형태로 제1 및 제2접합층(151, 152)이 배치될 수도 있다.
접합층(151, 152)은 바디(110)의 적어도 일면에 직접 배치될 수 있다. 예를 들면, 제1접합층(151)은 바디(110)의 제1면에 직접 배치될 수 있으며, 바디(110)의 제3면 내지 제6면 중 적어도 하나로 일부가 직접 연장되어 배치될 수 있다. 또한, 제2접합층(152)은 바디(110)의 제2면에 직접 배치될 수 있으며, 바디(110)의 제3면 내지 제6면 중 적어도 하나로 일부가 직접 연장되어 배치될 수 있다. 여기서, 어느 접합층이 바디의 어느 일면에 직접 배치되는 것은 해당 접합층과 바디의 어느 일면 사이에 별도의 다른 구성이 존재하지 않는 것을 의미할 수 있다.
접합층(151, 152)은 외부전극(131, 132)보다 두께가 얇을 수 있다. 예를 들면, 제1접합층(151)은 제1외부전극(131)보다 두께가 얇을 수 있다. 또한, 제2접합층(152)은 제2외부전극(132)보다 두께가 얇을 수 있다. 여기서, 두께의 비교는 X-방향 및 Z-방향 단면 상에서의 SEM 이미지를 이용하여 대략적으로 판단할 수 있다. 이러한 관점에서, 접합층(151, 152)은 열처리 접합 전에 박막 코팅층 형태로 형성될 수 있다. 코팅 두께는 용액의 농도를 통해 제어 가능하며, 용량 구현을 위해서는 가능한 얇게 코팅하는 것이 바람직하다. 예를 들면, 코팅층의 두께는 대략 1㎛ 이하, 또는 대략 800㎚ 이하, 예를 들면, 400㎚ 내지 600㎚ 정도일 수 있으나, 이에 한정되는 것은 아니다. 이러한 박막화를 통하여, 열처리 접합 후에 외부전극(131, 132)이 내부전극(121, 122)과 연결되어 용량을 구현할 수 있다.
이러한 관점에서, 접합층(151, 152)은 열처리 접합 후 외부전극(131, 132)과 바디(110) 사이에서 이들의 계면부로 존재할 수 있다. 예를 들면, 제1접합층(151)은 바디(110)와 제1외부전극(131) 사이의 계면부로 존재할 수 있다. 또한, 제2접합층(152)은 바디(110)와 제2외부전극(132) 사이의 계면부로 존재할 수 있다. 특히, 밴드 영역, 예를 들면, 바디(110)의 제3면 내지 제6면에서 접합층(151, 152)에 의한 경계부가 보다 명확하게 관찰될 수 있다.
접합층(151, 152)은 실리카(SiO2)를 포함할 수 있다. 예를 들면, 접합층(151, 152)은 퍼하이드로-폴리실라잔(SiH2NH)을 포함하는 페이스트를 이용하여 별도로 제조된 외부전극(131, 132)의 내측에 코팅하거나, 또는 바디(110)의 외면에 코팅하고, 이후 열처리 접합 과정을 거쳐 형성할 수 있다. 코팅 방법을 특별히 한정되지 않는다. 또는, 접합층(151, 152)은 저융점 유리를 포함할 수도 있다. 예를 들면, 접합층(151, 152)은 저융점 유리를 포함하는 페이스트를 이용하여 별도로 제조된 외부전극(131, 132)의 내측에 코팅하거나, 또는 바디(110)의 외면에 코팅하고, 이후 열처리 접합 과정을 거쳐 형성할 수 있다. 코팅 방법을 특별히 한정되지 않는다. 여기서, 저융점 유리는 500℃ 이하의 융점, 예를 들면, 350℃ 내지 450℃ 정도의 융점을 갖는 유리일 수 있으며, 상술한 실리카 외에도 다른 다양한 종류의 유리를 포함할 수 있다.
도 3은 다른 일례에 따른 세라믹 전자부품을 개략적으로 나타낸 사시도다.
도 4는 도 3의 세라믹 전자부품을 Ⅱ-Ⅱ'로 절단한 계략적인 단면도다.
도면을 참조하면, 다른 일례에 따른 세라믹 전자부품(100B)은 외부전극(131, 132)이 실질적으로 일정한 두께를 가지는 구리 시트 형태를 가질 수 있다. 예를 들면, 접합층(151, 152)이 바디(110)의 제1면 및 제2면 상에만 배치될 수 있으며, 외부전극(131, 132)이 바디(110)의 제1면 및 제2면 상에서만 접합층(151, 152) 상에 배치될 수 있다.
외부전극(131, 132)은 구리 시트 전사 방식으로 형성할 수 있다. 예를 들면, 외부전극(131, 132)으로 전소된 구리 시트를 준비한 후, 구리 시트의 일면에 실리카 및/또는 저융점 유리를 포함하는 코팅층을 형성하여 접합층(151, 152)을 형성하고, 이후 접합층(151,1 52)을 계면으로 바디(110)에 열처리 접합하는 방법으로, 외부전극(131, 132)을 형성할 수 있다. 필요에 따라서는, 바디(110)의 외면에 코팅층을 형성한 후 별도로 제조된 외부전극의 열처리 접합을 수행할 수도 있다.
그 외에 다른 내용, 예를 들면, 상술한 세라믹 전자부품(100A)에서 설명한 내용은 모순되지 않는 이상 다른 일례에 따른 세라믹 전자부품(100B)에도 적용될 수 있으며, 이에 대한 중복되는 내용의 설명은 생략한다.
도 5는 또 다른 일례에 따른 세라믹 전자부품을 개략적으로 나타낸 사시도다.
도 6은 도 5의 세라믹 전자부품을 Ⅲ-Ⅲ'로 절단한 계략적인 단면도다.
도면을 참조하면, 또 다른 일례에 따른 세라믹 전자부품(100C)은 외부전극(131, 132)이 실질적으로 일정한 두께를 가지는 니켈 시트 형태를 가질 수 있다. 예를 들면, 접합층(151, 152)이 바디(110)의 제1면 및 제2면 상에만 배치될 수 있으며, 외부전극(131, 132)이 바디(110)의 제1면 및 제2면 상에서만 접합층(151, 152) 상에 배치될 수 있다.
외부전극(131, 132)은 니켈 시트 전사 방식으로 형성할 수 있다. 예를 들면, 외부전극(131, 132)으로 전소된 니켈 시트를 준비한 후, 니켈 시트의 일면에 실리카 및/또는 저융점 유리를 포함하는 코팅층을 형성하여 접합층(151, 152)을 형성하고, 이후 접합층(151,1 52)을 계면으로 바디(110)에 열처리 접합하는 방법으로, 외부전극(131, 132)을 형성할 수 있다. 필요에 따라서는, 바디(110)의 외면에 코팅층을 형성한 후 별도로 제조된 외부전극의 열처리 접합을 수행할 수도 있다.
그 외에 다른 내용, 예를 들면, 상술한 세라믹 전자부품(100A)에서 설명한 내용은 모순되지 않는 이상 다른 일례에 따른 세라믹 전자부품(100C)에도 적용될 수 있으며, 이에 대한 중복되는 내용의 설명은 생략한다.
도 7은 또 다른 일례에 따른 세라믹 전자부품을 개략적으로 나타낸 사시도다.
도 8은 도 7의 세라믹 전자부품을 Ⅳ-Ⅳ'로 절단한 계략적인 단면도다.
도면을 참조하면, 또 다른 일례에 따른 세라믹 전자부품(100D)은 외부전극(131, 132)이 복수의 전극층(131a, 131b, 132a, 132b)을 포함할 수 있다. 예를 들면, 제1외부전극(131)은 바디(110)의 제1면 상에 배치되는 제1전극층(131a), 및 바디(110)의 제1면 상에 배치되어 제1전극층(131a)을 커버하며 바디(110)의 제3 내지 제6면 상으로 일부가 연장되어 배치되는 제2전극층(131b)을 포함할 수 있다. 또한, 제2외부전극(132)은 바디(110)의 제2면 상에 배치되는 제3전극층(132a), 및 바디(110)의 제2면 상에 배치되어 제3전극층(132a)을 커버하며 바디(110)의 제3 내지 제6면 상으로 일부가 연장되어 배치되는 제4전극층(132b)을 포함할 수 있다. 제1접합층(151)은 바디(110)의 제1면과 제1 및 제2전극층(131a, 131b) 사이에 각각 배치될 수 있다. 제2접합층(152)은 바디(110)의 제2면과 제3 및 제4전극층(132a, 132b) 사이에 각각 배치될 수 있다. 제1 및 제3전극층(131a, 132a)은 각각 니켈(Ni)을 포함할 수 있으며, 제2 및 제4전극층(131b, 132b)은 각각 구리(Cu)를 포함할 수 있다.
예를 들면, 주조 틀에 미리 니켈 시트를 접착시킨 후 구리 페이스트를 주입하여 건조 및 소성을 진행하여 외부전극(131, 132)을 형성할 수 있으며, 그 후 별도로 제조된 외부전극(131, 132)의 적어도 일부 영역에 접합층(151, 152)을 코팅하여 형성하고, 이후 접합층(151, 152)을 계면으로 하여 바디(110)에 열접착을 하여 외부전극(131, 132)을 접합할 수 있다. 필요에 따라서는, 바디(110)의 외면에 코팅층을 형성한 후 별도로 제조된 외부전극의 열처리 접합을 수행할 수도 있다. 또는, 바디(110)의 외면에 코팅층을 형성한 후 니켈 시트 및 구리 전극을 각각 열처리 접착하는 방법으로 형성할 수도 있다.
그 외에 다른 내용, 예를 들면, 상술한 세라믹 전자부품(100A)에서 설명한 내용은 모순되지 않는 이상 또 다른 일례에 따른 세라믹 전자부품(100D)에도 적용될 수 있으며, 이에 대한 중복되는 내용의 설명은 생략한다.
도 9는 구리 전극 상에 실리카 코팅층이 형성되는 일례를 개략적으로 나타내는 단면도다.
도면을 참조하면, 실리카 코팅층은 구리 전극 상에 퍼하이드로-폴리실라잔(SiH2NH)을 포함하는 페이스트를 도포하는 방법으로 형성할 수 있다. 퍼하이드로-폴리실라잔(SiH2NH)은 대기 중의 수분과 반응하여 실리카 코팅층을 형성할 수 있다. 실리카 코팅층은 실리카가 연결된 층일 수 있으며, 박막 형태일 수 있다. 실리카 코팅층은 구리 전극의 열처리 접합에서 접합층으로 이용될 수 있다. 실리카 코팅층은 열처리 접합 후 구리 전극과 세라믹 바디의 계면부로 존재할 수있다.
도 10은 바디와 외부전극 사이의 계면에 접합층이 형성된 것을 개략적으로 나타내는 단면 SEM(Scanning Electron Microscope) 사진이다.
도면을 참조하면, 바디(110), 예를 들면, 유전체층에 별도로 소성하여 형성된 외부전극(131), 예를 들면, 구리(Cu) 전극을 접합층(151), 예를 들면, 실리카 및/또는 저융점 유리 코팅층을 이용하여 열처리 접합하는 경우, 바디(110)와 외부전극(131)의 사이에 박막 형태로 접합층(151)이 존재할 수 있음을 알 수 있다. 즉, 유리를 포함하는 접합층(151)이 계면부로 존재할 수 있음을 알 수 있다. 이는, 열처리 온도가 대략 400℃ 정도로 낮을 때 보다 분명할 수 있다.
한편, 열처리 온도가 점점 높아지는 경우에는 접합층(151)의 유리가 외부전극(131)으로 점점 이동할 수 있다. 따라서, 경계가 점점 모호해질 수 있다. 이 경우, 외부전극(131)의 표면 영역에는 유리가 분포되지 않을 수 있다.
도 11은 접합층을 포함하지 않는 경우의 외부전극 내의 구리 및 유리의 분포를 개략적으로 나타내는 단면 SEM 사진이다.
도면을 참조하면, 접합층을 포함하지 않는 경우의 외부전극, 예를 들면, 세라믹 소체에 디핑 방식으로 구리 전극 형태의 외부전극을 형성한 세라믹 소체와 함께 소성을 하는 경우에는, 세라믹 소체와의 접합력 확보 등을 위하여 외부전극 형성을 위한 페이스트 내에 유리 프릿 등의 함량을 충분하게 확보해야 하는바, 소성 후 외부전극의 세라믹 바디와의 계면 영역뿐만 아니라 표면 영역에도 유리가 차지하는 면적이 상당한 것을 알 수 있다.
보다 구체적으로는, 하나의 예로써, X-방향 및 Z-방향으로의 단면 상에서, 외부전극의 세라믹 바디와 연결되는 내면으로부터 외부전극의 7㎛ 두께 지점까지를 계면 영역이라 하고, 외부전극의 7㎛ 두께 지점으로부터 외부전극의 외면까지를 표면 영역이라 할 때, 소성 후 단면 SEM 상에서의 면적 비율로, 계면 영역에서의 구리에 대한 유리의 면적 비율이 예컨대 38.4% 정도일 수 있으며, 표면 영역에서의 구리에 대한 유리의 면적 비율이 예컨대 42.7% 정도일 수 있다. 외부전극의 유리 조성은 가속전압 10 kV, WD 10mm 조건 등에서 SEM(Scanning Electron Microscope)-EDS(Energy Dispersive Spectrometer) 장비로 측정할 수 있다.
이와 같이, X-방향 및 Z-방향으로의 단면 상에서, 소성 후 외부전극의 표면 영역에서의 구리에 대한 유리의 면적 비율은 외부전극의 계면 영역에서의 구리에 대한 유리의 면적 비율보다 오히려 더 클 수도 있다. 예를 들면, 계면 영역에서의 면적 비율을 Sa, 표면 영역에서의 면적 비율을 Sb라 할 때, Sb/Sa * 100%은 70% 내지 120% 정도일 수 있으나, 이에 한정되는 것은 아니다.
도 12 및 도 13은 접합층을 포함하는 경우의 외부전극 내의 구리 및 유리의 분포를 개략적으로 나타내는 단면 SEM 사진들이다.
도면을 참조하면, 접합층을 포함하는 경우의 외부전극, 예를 들면, 본 개시에서와 같이 별도로 외부전극을 제조하여 소성한 후 실리카 코팅층이나 저융점 유리 코팅층을 이용하여 세라믹 소체에 열처리 접합을 하는 경우에는, 외부전극 형성을 위한 페이스트 내에 유리 프릿 등의 ?t랑을 최소화할 수 있는바, 소성 후 외부전극의 표면 영역에서 구리에 대한 유리가 차지하는 면적 비율이 감소할 수 있다.
보다 구체적으로는, 몇 가지 예들로써, X-방향 및 Z-방향으로의 단면 상에서, 외부전극의 세라믹 바디와 연결되는 내면으로부터 외부전극의 7㎛ 두께 지점까지를 계면 영역이라 하고, 외부전극의 7㎛ 두께 지점으로부터 외부전극의 외면까지를 표면 영역이라 할 때, 소성 후 단면 SEM 상에서의 면적 비율로, 계면 영역에서의 구리에 대한 유리의 면적 비율이 예컨대 10% 내지 20%, 보다 구체적으로는 10.8% 또는 17.3% 정도일 수 있으며, 표면 영역에서의 구리에 대한 유리의 면적 비율이 예컨대 3% 내지 5%, 보다 구체적으로는 3.5% 또는 3.8% 정도일 수 있다. 외부전극의 유리 조성은 가속전압 10 kV, WD 10mm 조건 등에서 SEM-EDS 장비로 측정할 수 있다.
이와 같이, X-방향 및 Z-방향으로의 단면 상에서, 소성 후 외부전극의 표면 영역에서의 구리에 대한 유리의 면적 비율은 외부전극의 계면 영역에서의 구리에 대한 유리의 면적 비율보다 더 작을 수 있다. 예를 들면, 계면 영역에서의 면적 비율을 Sa, 표면 영역에서의 면적 비율을 Sb라 할 때, Sb/Sa * 100%은 0.01% 내지 35% 정도일 수 있으나, 이에 한정되는 것은 아니며, 예를 들면, 열처리 온도를 종래와 유사하게 고온으로 높이는 경우에는 Sb는 대략 0에 가까울 수 있다.
실험예
티탄산바륨계 유전체 재료로 형성된 유전체 시트와 이러한 유전체 시트 상에 니켈(Ni)을 포함하는 도전성 페이스트를 인쇄한 유전체 시트를 쌓아 압착 등의 공정을 거쳐 0402 사이즈의 세라믹 적층체를 실험을 위한 샘플로 준비하였다.
이때, 아래 [표 1]의 실험예 1-8에서는 준비된 세라믹 적층체 상에 디핑 방법으로 구리(Cu)를 포함하는 페이스트를 도포한 후 아래와 같은 다양한 접합 온도로 소성 및 접합하여 외부전극을 형성하였다.
또한, 아래 [표 1]의 실험예 9-16에서는 주조 틀에 구리(Cu)를 포함하는 페이스트를 주입하여 성형한 후 이를 독립 소성하여 외부전극을 형성하고, 이후 외부전극에 박막의 실리카 코팅층을 형성한 후, 준비된 세라믹 적층체에 아래와 같은 다양한 접합 온도로 열처리 접합하여 외부전극을 형성하였다.
그 후, 제조되는 MLCC 샘플 칩들의 용량, 방사 크랙, 및 C/C 비율을 측정하여 아래 [표 1]에 나타내었다. 여기서, 동일한 반복 조건에서의 샘플 칩 10,000개를 기준으로, △는 양품이 60% 미만인 경우, ○는 양품이 60~90% 정도인 경우, 그리고 ◎는 양품이 90~100% 정도인 경우를 의미한다.
한편, 용량은 기종별로 기준이되는 용량 스펙을 만족하는 비율을 의미하며, 예를 들면, 열처리 2시간 후 LCR 미터를 이용하여 용량을 측정하여 스펙 범위의 용량(단위: uF) 범위에 들어올 때를 양품으로 판단하였다.
또한, 방사 크랙은 각각의 샘플 칩을 수평이 되도록 눕힌 후 칩의 주위를 에폭시 수지로 고정시키고, X-방향 및 Y-방향 단면이 노출되도록 연마기로 폴리싱을 한 후, Z-방향으로 대략 1/4 정도의 깊이까지 연마를 하여 마진부까지 갈아낸 후, 세라믹 적층체의 엣지부의 크랙 발생 빈도를 SEM-EDS 장비로 측정하였다.
또한, C/C 비율은 외부전극의 센터(Center) 두께 / 코너(Corner) 두께의 비율을 의미하는 것으로, 각각의 샘플 칩을 수평이 되도록 눕힌 후 칩의 주위를 에폭시 수지로 고정시키고, X-방향 및 Y-방향 단면이 노출되도록 연마기로 폴리싱을 한 후, Z-방향으로 대략 1/2 정도의 깊이까지 연마를 하여 갈아낸 후, SEM-EDS 장비를 이용하여 각각의 지점에서의 두께를 측정하여 계산하였다.
구분 접합 온도 용량 방사 크랙 C/C 비율
1 400℃ △ ◎ 0.50
2 450℃ △ ◎ 0.45
3 500℃ △ ◎ 0.40
4 550℃ △ ◎ 0.38
5 600℃ △ ◎ 0.35
6 650℃ ○ ○ 0.25
7 700℃ ◎ △ 0.20
8 750℃ ◎ △ 0.15
9 400℃ ◎ ◎ 1.00
10 450℃ ◎ ◎ 1.00
11 500℃ ◎ ◎ 1.00
12 550℃ ◎ ◎ 1.00
13 600℃ ◎ ◎ 1.00
14 650℃ ◎ ◎ 1.00
15 700℃ ◎ ◎ 1.00
16 750℃ ◎ ◎ 0.97
[표 1]에서 알 수 있듯이, 실험예 1-8의 경우는 접합 온도가 낮은 경우 용량이 부족한 문제가 있으며, 접합 온도가 높은 경우 방사 크랙의 문제가 있다. 또한, C/C 비율이 0.5 이하로 외부전극의 두께가 균일하지 못한 것을 알 수 있다.
반면, 실험예 9-16의 경우는 열처리 온도와 무관하게 용량 및 방사 크랙의 문제가 거의 없는 것을 알 수 있다. 즉, 외부전극이 이미 소성이 완료된 상태이기 때문에 내부전극으로 확산되어 들어가는 확산 계수가 극도로 낮아져 있어서 높은 온도에서도 방사 크랙이 발생하지 않을 수 있다. 또한, 어느 경우나 C/C 비율이 거의 1에 가까울 정도로 두께가 균일한 외부전극의 형성이 가능한 것을 알 수 있다.
본 개시에서 측부, 측면 등의 표현은 편의상 도면을 기준으로 좌/우 방향 또는 그 방향에서의 면을 의미하는 것으로 사용하였고, 상측, 상부, 상면 등의 표현은 편의상 도면을 기준으로 위 방향 또는 그 방향에서의 면을 의미하는 것으로 사용하였으며, 하측, 하부, 하면 등은 편의상 아래 방향 또는 그 방향에서의 면을 의미하는 것으로 사용하였다. 더불어, 측부, 상측, 상부, 하측, 또는 하부에 위치한다는 것은 대상 구성요소가 기준이 되는 구성요소와 해당 방향으로 직접 접촉하는 것뿐만 아니라, 해당 방향으로 위치하되 직접 접촉하지는 않는 경우도 포함하는 개념으로 사용하였다. 다만, 이는 설명의 편의상 방향을 정의한 것으로, 특허청구범위의 권리범위가 이러한 방향에 대한 기재에 의하여 특별히 한정되는 것이 아니며, 상/하의 개념 등은 언제든지 바뀔 수 있다.
본 개시에서 연결된다는 의미는 직접 연결된 것뿐만 아니라, 접착제 층 등을 통하여 간접적으로 연결된 것을 포함하는 개념이다. 또한, 전기적으로 연결된다는 의미는 물리적으로 연결된 경우와 연결되지 않은 경우를 모두 포함하는 개념이다. 또한, 제1, 제2 등의 표현은 한 구성요소와 다른 구성요소를 구분 짓기 위해 사용되는 것으로, 해당 구성요소들의 순서 및/또는 중요도 등을 한정하지 않는다. 경우에 따라서는 권리범위를 벗어나지 않으면서, 제1 구성요소는 제2 구성요소로 명명될 수도 있고, 유사하게 제2 구성요소는 제1 구성요소로 명명될 수도 있다.
본 개시에서 사용된 일례 라는 표현은 서로 동일한 실시 예를 의미하지 않으며, 각각 서로 다른 고유한 특징을 강조하여 설명하기 위해서 제공된 것이다. 그러나, 상기 제시된 일례들은 다른 일례의 특징과 결합되어 구현되는 것을 배제하지 않는다. 예를 들어, 특정한 일례에서 설명된 사항이 다른 일례에서 설명되어 있지 않더라도, 다른 일례에서 그 사항과 반대되거나 모순되는 설명이 없는 한, 다른 일례에 관련된 설명으로 이해될 수 있다.
본 개시에서 사용된 용어는 단지 일례를 설명하기 위해 사용된 것으로, 본 개시를 한정하려는 의도가 아니다. 이때, 단수의 표현은 문맥상 명백하게 다르게 뜻하지 않는 한, 복수의 표현을 포함한다.

Claims (16)

  1. 유전체층 및 내부전극을 포함하는 바디;
    상기 바디 상에 배치되는 외부전극; 및
    상기 바디 및 상기 외부전극 사이에 배치되는 접합층; 을 포함하며,
    상기 접합층은 상기 외부전극보다 두께가 얇은,
    세라믹 전자부품.
  2. 제 1 항에 있어서,
    상기 접합층은 상기 바디 및 상기 외부전극 사이의 계면부로 존재하는,
    세라믹 전자부품.
  3. 제 1 항에 있어서,
    상기 접합층은 실리카(SiO2)를 포함하는,
    세라믹 전자부품.
  4. 제 1 항에 있어서,
    상기 접합층은 저융점 유리를 포함하며,
    상기 저융점 유리는 500℃ 이하의 융점을 갖는,
    세라믹 전자부품.
  5. 제 1 항에 있어서,
    상기 바디는 길이 방향으로 마주보는 제1면 및 제2면, 폭 방향으로 마주보는 제3면 및 제4면, 및 두께 방향으로 마주보는 제5면 및 제6면을 가지며,
    상기 내부전극은 두께 방향으로 교대로 배치되며, 상기 바디의 제1면 및 제2면으로 교대로 노출되는 복수의 제1 및 제2내부전극을 포함하는,
    세라믹 전자부품.
  6. 제 5 항에 있어서,
    상기 접합층은 제1 및 제2접합층을 포함하며,
    상기 외부전극은 제1 및 제2외부전극을 포함하는,
    세라믹 전자부품.
  7. 제 6 항에 있어서,
    상기 제1 및 제2외부전극은 상기 바디의 제1 및 제2면 상에 각각 배치되며,
    상기 제1 및 제2접합층은 상기 바디의 제1 및 제2면과 상기 제1 및 제2외부극 사이에 각각 배치되는,
    세라믹 전자부품.
  8. 제 7 항에 있어서,
    상기 제1 및 제2외부전극은 구리(Cu) 또는 니켈(Ni)을 포함하는,
    세라믹 전자부품.
  9. 제 7 항에 있어서,
    길이 방향 및 두께 방향으로의 단면 상에서,
    상기 바디의 제1 및 제2면 각각의 중심부에서의 상기 제1 및 제2외부전극 각각의 두께는 상기 바디의 제1 및 제2면 각각의 단부에서의 상기 제1 및 제2외부전극 각각의 두께와 실질적으로 동일한,
    세라믹 전자부품.
  10. 제 7 항에 있어서,
    상기 제1 및 제2외부전극은 상기 바디의 제3 내지 제6면 상으로 각각 일부가 연장되어 배치되며,
    상기 제1 및 제2접합층은 상기 바디의 제3 내지 제6면과 상기 제1 및 제2외부전극 사이로 각각 일부가 연장되어 배치되는,
    세라믹 전자부품.
  11. 제 10 항에 있어서,
    상기 제1 및 제2외부전극은 구리(Cu)를 포함하는,
    세라믹 전자부품.
  12. 제 10 항에 있어서,
    길이 방향 및 두께 방향으로의 단면 상에서,
    상기 바디의 제1 및 제2면 각각의 중심부에서의 상기 제1 및 제2외부전극 각각의 두께는 상기 바디의 제1 및 제2면 각각과 제5면 또는 제6면이 연결되는 코너부에서의 상기 제1 및 제2외부전극 각각의 두께와 실질적으로 동일한,
    세라믹 전자부품.
  13. 제 6 항에 있어서,
    상기 제1외부전극은 상기 바디의 제1면 상에 배치되는 제1전극층, 및 상기 바디의 제1면 상에 배치되어 상기 제1전극층을 커버하며 상기 바디의 제3 내지 제6면 상으로 일부가 연장되어 배치되는 제2전극층을 포함하며,
    상기 제2외부전극은 상기 바디의 제2면 상에 배치되는 제3전극층, 및 상기 바디의 제2면 상에 배치되어 상기 제3전극층을 커버하며 상기 바디의 제3 내지 제6면 상으로 일부가 연장되어 배치되는 제4전극층을 포함하며,
    상기 제1접합층은 상기 바디의 제1면과 상기 제1 및 제2전극층 사이에 각각 배치되며,
    상기 제2접합층은 상기 바디의 제2면과 상기 제3 및 제4전극층 사이에 각각 배치되는,
    세라믹 전자부품.
  14. 제 13 항에 있어서,
    상기 제1 및 제3전극층은 각각 니켈(Ni)을 포함하며,
    상기 제2 및 제4전극층은 각각 구리(Cu)를 포함하는,
    세라믹 전자부품.
  15. 유전체층 및 내부전극을 포함하는 바디; 및
    상기 바디 상에 배치되는 외부전극; 을 포함하며,
    상기 외부전극은 구리 및 유리를 포함하며,
    길이 방향 및 두께 방향으로의 단면 상에서,
    상기 외부전극의 내면으로부터 상기 외부전극의 7㎛ 두께 지점까지를 제1영역이라 하고, 상기 외부전극의 7㎛ 두께 지점으로부터 상기 외부전극의 외면까지를 제2영역이라 할 때, 상기 제2영역에서의 상기 구리에 대한 상기 유리의 면적 비율이 상기 제1영역에서의 상기 구리에 대한 상기 유리의 면적 비율보다 더 작은,
    세라믹 전자부품.
  16. 제 15 항에 있어서,
    상기 바디 및 상기 외부전극 사이에 배치되는 접합층; 을 더 포함하며,
    상기 외부전극의 두께는 실질적으로 일정한,
    세라믹 전자부품.
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JP5589891B2 (ja) * 2010-05-27 2014-09-17 株式会社村田製作所 セラミック電子部品及びその製造方法
KR101983129B1 (ko) * 2012-01-18 2019-05-28 삼성전기주식회사 적층 세라믹 전자부품 및 이의 제조방법
KR101813368B1 (ko) * 2016-04-05 2017-12-28 삼성전기주식회사 적층 세라믹 전자부품 및 그 제조방법
US11011313B2 (en) * 2017-07-11 2021-05-18 Samsung Electro-Mechanics Co., Ltd. Multilayer ceramic capacitor
US10903011B2 (en) * 2017-09-29 2021-01-26 Samsung Electro-Mechanics Co., Ltd. Multilayer electronic component and method of manufacturing the same
US10726996B2 (en) * 2017-11-21 2020-07-28 Samsung Electro-Mechanics Co., Ltd. Multilayer ceramic capacitor and method of manufacturing the same
KR102586070B1 (ko) * 2018-10-10 2023-10-05 삼성전기주식회사 적층 세라믹 전자부품
JP2022057922A (ja) * 2020-09-30 2022-04-11 太陽誘電株式会社 電子部品及び電子部品の製造方法

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