KR102551299B1

KR102551299B1 - 적층 세라믹 커패시터 및 그 제조방법

Info

Publication number: KR102551299B1
Application number: KR1020180030021A
Authority: KR
Inventors: 한승훈; 오동준; 조성민; 최창학; 임승모; 정웅도
Original assignee: 삼성전기주식회사
Priority date: 2017-11-21
Filing date: 2018-03-15
Publication date: 2023-07-03
Also published as: JP2019096862A; CN117854928A; KR20190058239A; JP7166847B2

Abstract

본 발명의 일 측면은, 유전체층 및 내부 전극을 포함하는 바디와, 상기 바디의 일면에 배치되는 외부 전극을 포함하며, 상기 외부전극은, 상기 바디의 일면에 배치되며, 상기 내부 전극과 접촉되고, 질화티탄(TiN)을 포함하는 제1 전극층; 상기 제1 전극층 상에 배치되는 제2 전극층;을 포함하는 적층 세라믹 커패시터를 제공한다.

Description

적층 세라믹 커패시터 및 그 제조방법{MULTILAYER CERAMIC CAPACITOR AND METHOD OF MANUFACTURING THE SAME}

본 발명은 적층 세라믹 커패시터 및 그 제조방법에 관한 것이다.

적층 세라믹 커패시터(MLCC; Multilayer Ceramic Capacitr)의 소형화와 고 용량화 추세에 따라 적층 세라믹 커패시터의 유효 부피율(전체 부피대비 용량에 기여하는 부피의 비율)을 증가 시키는 것에 대한 중요성이 높아지고 있다.

종래에는 외부 전극을 형성할 때 도전성 금속이 포함된 페이스트를 사용하여, 바디의 내부 전극이 노출된 면을 페이스트에 딥핑(dipping)하는 방법이 주로 사용되었다.

하지만 딥핑(dipping) 공법에 의하여 형성된 외부 전극은 외부 전극의 두께가 균일하지 않고, 바디의 모서리 부분에는 외부 전극이 너무 얇게 형성되는 반면, 다른 부분은 외부 전극이 너무 두껍게 형성되었다. 이로 인해, 유효 부피율을 높게 확보하기 어려울 뿐만 아니라, 적층 세라믹 커패시터의 연결성 및 실장성을 높이기 위해 외부 전극에 도금층을 형성할 때, 도금액이 바디의 내측으로 침투되는 되어 적층 세라믹 커패시터의 신뢰성이 감소하는 문제가 있었다.

본 발명의 일 목적 중 하나는, 적층 세라믹 커패시터의 바디에 얇고 치밀한 1차 전극층을 형성함으로써, 외부 전극의 두께가 얇아도 충분한 내습 신뢰성을 확보할 수 있으며, 유효 부피율을 향상시킬 수 있는 적층 세라믹 커패시터를 제공하고자 한다.

본 발명의 일 측면은, 유전체층 및 내부 전극을 포함하는 바디와, 상기 바디의 일면에 배치되는 외부 전극을 포함하고, 상기 외부전극은, 상기 바디의 일면에 배치되며 상기 내부 전극과 접촉되고 질화티탄(TiN)을 포함하는 제1 전극층; 및 상기 제1 전극층 상에 배치되는 제2 전극층;을 포함하는 적층 세라믹 커패시터를 제공한다.

본 발명의 다른 일 측면은, 유전체층 및 내부 전극을 포함하는 바디를 준비하는 단계; 상기 바디의 전면에 원자층 증착(Atomic Layer Depositon) 공법으로 질화티탄(TiN)을 포함하는 제1 전극층을 형성하는 단계; 상기 제1 전극층이 형성된 바디에서 제1 및 제2 외부 전극이 형성될 부분의 상부에 제2 전극층을 형성하는 단계; 및 상기 제2 전극층이 형성된 바디에서 상기 제1 전극층 중 노출된 부분을 에칭하여 제거하는 단계;를 포함하는 적층형 커패시터의 제조방법을 제공한다.

본 발명의 일 실시예에 따른 적층 세라믹 커패시터는 적층 세라믹 커패시터의 바디에 얇고 치밀한 1차 전극층을 형성함으로써, 외부 전극의 두께가 얇아도 충분한 내습 신뢰성을 확보할 수 있으며, 유효 부피율을 향상시킬 수 있다.

도 1은 본 발명의 일 실시예에 따른 적층 세라믹 커패시터의 사시도를 개략적으로 도시한 것이다.
도 2는 도 1의 I-I`의 단면도를 개략적으로 도시한 것이다.
도 3은 도 2의 A 부분을 확대한 단면도를 개략적으로 도시한 것이다.
도 4는 도 2의 B 부분을 확대한 단면도를 개략적으로 도시한 것이다.
도 5는 본 발명의 다른 일 실시예에 따른 적층 세라믹 커패시터의 B 부분을 확대한 단면도를 개략적으로 도시한 것이다.
도 6은 본 발명의 또 다른 일 실시예에 따른 적층 세라믹 커패시터의 B 부분을 확대한 단면도를 개략적으로 도시한 것이다.
도 7 내지 10은 본 발명의 다른 일 측면인 적층 세라믹 커패시터의 제조 방법의 각 단계를 개략적으로 도시한 사시도이다.

이하, 구체적인 실시형태 및 첨부된 도면을 참조하여 본 발명의 실시형태를 설명한다. 그러나, 본 발명의 실시형태는 여러 가지 다른 형태로 변형될 수 있으며, 본 발명의 범위가 이하 설명하는 실시형태로 한정되는 것은 아니다. 또한, 본 발명의 실시형태는 통상의 기술자에게 본 발명을 더욱 완전하게 설명하기 위해서 제공되는 것이다. 따라서, 도면에서 요소들의 형상 및 크기 등은 보다 명확한 설명을 위해 과장될 수 있다. 또한, 각 실시 예의 도면에 나타난 동일한 사상의 범위 내의 기능이 동일한 구성요소는 동일한 참조부호를 사용하여 설명한다.

그리고 도면에서 본 발명을 명확하게 설명하기 위해서 설명과 관계없는 부분은 생략하고, 여러 층 및 영역을 명확하게 표현하기 위하여 두께를 확대하여 나타내었으며, 동일한 사상의 범위 내의 기능이 동일한 구성요소는 동일한 참조부호를 사용하여 설명한다. 나아가, 명세서 전체에서, 어떤 부분이 어떤 구성요소를 "포함"한다고 할 때, 이는 특별히 반대되는 기재가 없는 한 다른 구성요소를 제외하는 것이 아니라 다른 구성요소를 더 포함할 수 있는 것을 의미한다.

도면에서 X 방향은 제1 방향 또는 길이방향, Y 방향은 제2 방향 또는 폭 방향, Z 방향은 제3 방향, 두께 방향 또는 적층 방향으로 이해될 수 있으나, 이에 제한되는 것은 아니다.

적층 세라믹 커패시터

도 1은 본 발명의 일 실시예에 따른 적층 세라믹 커패시터의 사시도를 개략적으로 도시한 것이다. 도 2는 도 1의 I-I`의 단면도를 개략적으로 도시한 것이다. 도 3은 도 2의 A 부분을 확대한 단면도를 개략적으로 도시한 것이다. 도 4는 도 3의 B 부분을 확대한 단면도를 개략적으로 도시한 것이다.

이하, 도 1 내지 도 4를 참조하여, 본 발명의 일 실시예에 따른 적층 세라믹 커패시터(100)에 대해 설명하도록 한다.

도 1을 참조하면, 본 발명의 일 실시예에 따른 적층 세라믹 커패시터(100)는 바디(110)와 바디(110)의 외측에 배치된 제1 및 제2 외부 전극(130, 140)을 포함한다.

바디(110)는 두께 방향(Z 방향)으로 서로 대향하는 제1 및 제2 면(1, 2), 상기 제1 및 제2 면(1, 2)과 연결되고 폭 방향(Y 방향)으로 서로 대향하는 제3 및 제4 면(3, 4), 제1 및 제2 면(1, 2)과 연결되고 제3 및 제4 면(3, 4)과 연결되며 길이 방향(X 방향)으로 서로 대향하는 제5 및 제6 면(5, 6)을 가질 수 있다.

도 2를 참조하면, 바디(110)는 유전체층(111)과 유전체층(111)을 사이에 두고 상기 제3 및 제4 면(3, 4)을 통해 번갈아 노출되도록 배치되는 내부 전극(121, 122)을 포함한다.

바디(110)는 복수의 유전체층(111)을 두께(Z) 방향으로 적층한 다음 소성하여 형성되며, 이러한 바디(110)의 형상, 치수 및 유전체층(111)의 적층 수가 본 실시 형태에 도시된 것으로 한정되는 것은 아니다.

바디(110)를 형성하는 복수의 유전체층(111)은 소성된 상태로서, 인접하는 유전체층(111) 사이의 경계는 주사전자현미경(SEM: Scanning Electron Microscope)를 이용하지 않고 확인하기 곤란할 정도로 일체화될 수 있다.

유전체층(111)을 형성하는 원료는 충분한 정전 용량을 얻을 수 있는 한 특별히 제한되지 않으며, 예를 들어, 티탄산바륨(BaTiO₃) 분말일 수 있다. 유전체층(111)을 형성하는 재료는 티탄산바륨(BaTiO₃) 등의 파우더에 본 발명의 목적에 따라 다양한 세라믹 첨가제, 유기용제, 가소제, 결합제, 분산제 등이 첨가될 수 있다.

내부 전극(121, 122)은 제3 면(3)을 통해 노출되는 제1 내부 전극(121)과 제4 면(4)을 통해 노출되는 제2 내부 전극(122)을 포함할 수 있다.

제1 및 제2 내부 전극(121, 122)은 서로 다른 극성을 갖는 한 쌍의 전극으로서, 중간에 배치된 유전체층(111)에 의해 서로 전기적으로 절연된다.

제1 및 제2 내부 전극(121, 122)은 바디(110)의 길이 방향(X 방향)의 제3 및 제4 면(3, 4)으로 교대로 노출됨으로써, 바디(110)의 외측에 배치되는 제1 및 제2 외부 전극(130, 140)과 각각 연결된다.

제1 및 제 2 내부 전극(121, 122)의 두께는 용도에 따라 결정될 수 있다.

예를 들어, 제1 및 제2 내부 전극(121, 122)의 폭은 바디(110)의 크기를 고려하여 0.2 내지 1.0 ㎛의 범위를 만족하도록 형성할 수 있으나, 반드시 이에 제한되는 것은 아니다.

제1 및 제2 내부 전극(121, 122)은 니켈(Ni), 구리(Cu), 팔라듐(Pd), 은(Ag), 납(Pb) 또는 백금(Pt) 등의 단독 또는 이들의 합금의 도전성 금속을 포함할 수 있다.

바디(110)의 상부 및 하부에는 각각 내부 전극이 형성되지 않은 유전체층을 적층하여 형성되는 커버층(112)을 포함할 수 있다. 커버층(112)은 외부 충격에 대해 적층 세라믹 커패시터의 신뢰성을 유지하는 역할을 수행할 수 있다.

외부전극(130, 140)은, 바디(110)의 일면에 배치되며, 내부 전극(121, 122)과 접촉되고, TiN을 포함하는 제1 전극층(131, 141) 및 제1 전극층(131, 141) 상에 배치되는 제2 전극층(132, 142)을 포함한다.

외부 전극(130, 140)은 제1 및 제2 내부 전극(121, 122)과 각각 접속되는 제1 및 제2 외부 전극(130, 140)을 포함할 수 있다.

이때, 제1 및 제2 외부 전극(130, 140)은 바디(110)의 제3 및 제4 면(3, 4)에 각각 형성되는 접속부, 상기 접속부에서 상기 바디의 제1, 제2, 제5 및 제6 면(1, 2, 5, 6)의 일부까지 연장되게 형성되는 밴드부, 및 상기 접속부와 밴드부가 접하는 모서리부를 포함할 수 있다.

도 3 및 도 4를 참조하여, 본 발명의 일 실시예에 따른 적층 세라믹 커패시터의 제1 및 제2 외부 전극(130, 140)의 구조에 대해 보다 상세히 살펴보도록 한다. 도 3 및 도 4는 제1 외부 전극(130)의 확대도이나, 이에 대한 설명은 제2 외부 전극(140)에 대해서도 적용될 수 있다.

제1 전극층(131)은 TiN(질화티탄)을 포함한다. 또한, TiN으로만 이루어질 수 있다.

TiN은 내산성 및 내구성이 뛰어나 공정 중 파손 가능성이 낮고, 세라믹 및 금속 등과의 접착력(adhesion)이 뛰어난 장점이 있다. 또한, 투습률이 낮아 내습 신뢰성을 향상시키는 역할을 한다.

제1 전극층(131)은 원자층 증착(Atomic Layer Deposition, ALD) 공법에 의해 형성될 수 있다.

ALD 공법은 반도체공정 중 기판 표면에 박막이나 보호막을 증착시키는 기술로 화학적으로 박막을 입히는 기존 증착 기술과 달리 원자층을 한 층씩 쌓아 박막을 성장시키는 기술이다. ALD 공법은 단차 피복(Step-coverage)이 우수하며 박막 두께조절이 용이하고, 균일한 박막을 형성할 수 있는 장점이 있다.

또한, TiN을 이용하여 ALD 공법으로 제1 전극층을 형성하는 경우 약 5nm의 두께로도 내부 전극과 외부 전극의 연결성을 충분히 확보할 수 있다. 이에 따라, 외부 전극 두께를 감소시킬 수 있어 유효 부피율을 증가시킬 수 있다.

제1 전극층(131)의 두께는 10~500nm일 수 있다.

제1 전극층(131)의 두께가 10nm 미만인 경우에는 충분한 투습 방지 효과를 얻지 못할 우려가 있으며, 500nm 초과인 경우에는 ESR 증가할 우려가 있기 때문이다.

하기 표 1은 원자층 증착 공법을 이용하여 TiN으로 제1 전극층을 형성하고, 제2 전극층은 수지계 전극으로 형성하여, 제1 전극층의 최대 두께에 따른 내습신뢰성의 변화를 측정한 결과이다.

내습신뢰성은 85℃, 85%의 조건에서 9.5V 전압을 20시간 동안 인가하여 테스트하였으며, 샘플 별로 100개를 테스트한 결과 신뢰성 불량이 발생하지 않은 개수를 %로 나타낸 것이다.

샘플 No	박막층의 두께(nm)	내습신뢰성 (%)
1*	1	28
2*	3	27
3*	5	24
4*	7	73
5	10	100
6	19	100
7	51	100
8	70	100
9	98	100
10	201	100
11	294	100
12	397	100
13	499	100

상기 표 1을 보면, 제1 전극층의 두께가 10nm 이상인 경우 내습신뢰성이 100%인 것을 확인할 수 있다.

도 3을 참조하면, 제1 전극층의 접속부의 두께를 t1, 제1 전극층의 모서리부의 두께를 t2로 정의할 때, t2/t1이 0.9 이상일 수 있다. ALD 공법을 이용하여 제1 전극층을 형성하기 때문에, t2/t1이 0.9 이상이 되도록 제1 전극층의 두께를 전체적으로 균일하게 조절할 수 있다. 이에 따라 모서리 부분까지 충분한 두께로 제1 전극층을 형성하여 수분 및 도금액 침투 경로를 차단할 수 있다.

또한, 제1 전극층의 밴드부의 두께를 t3로 정의할 때, t3/t1은 0.9~1.1일 수 있다. 즉, 접속부와 밴드부의 두께 편차도 10% 이하일 수 있다.

상술한 바와 같이, 제1 전극층에 의해 충분한 내습신뢰성 및 전극 연결성을 확보할 수 있어 제2 전극층은 특별히 한정할 필요는 없으나, 보다 바람직한 예를 들면, 제2 전극층은 도 4 내지 도 6과 같은 형태를 가질 수 있다.

도 4는 도 3의 B 부분을 확대한 단면도를 개략적으로 도시한 것이다.

도 4를 참조하면, 제2 전극층은 도전성 금속(132a) 및 글라스(132b)를 포함하는 소성 전극(132)일 수 있다. 글라스(132b) 성분이 도전성 금속(132a)과 제1 전극층(131) 간의 합금형성을 돕고 바인더(binder) 역할을 수행하여 실링(sealing)을 해주는 역할을 한다.

이 경우, 소성 전극(132)을 얻을 수 있는 일 예로서, 도전성 금속(132a) 및 글라스(132b)를 포함하는 페이스트를 제1 전극층 상에 도포한 후 소성하여 소성 전극(132)을 형성할 수 있다.

이때, 도전성 금속(132a)은 Cu일 수 있다.

도 5는 본 발명의 다른 일 실시예에 따른 적층 세라믹 커패시터의 B 부분을 확대한 단면도를 개략적으로 도시한 것이다.

도 5를 참조하면, 제2 전극층은 복수의 금속 입자(132a`) 및 베이스 수지(132b`)를 포함한 수지계 전극(132`)일 수 있다.

수지계 전극(132`)은 베이스 수지(132b`)에 복수의 금속 입자(132a`)가 분산된 형태이다. 이 경우, 수지계 전극을 얻을 수 있는 일 예로서, 베이스 수지에 금속 입자가 분산된 페이스트를 이용할 수 있으며, 도포된 페이스트는 건조 및 경화 공정을 거쳐 형성하므로, 종래의 소성에 의해 외부 전극을 형성하는 방법과 달리 금속 입자가 용융되지 않아 입자 형태로 수지계 전극 내에 존재할 수 있다.

이때, 금속 입자(132a`)는 Cu, Ni 및 Ag 중 하나 이상일 수 있다.

한편, 금속 입자(132a`)는 구형 뿐만 아니라, 필요시 플레이크(flake)형으로만 이루어지거나 또는 구형과 플레이크형의 혼합형으로 이루어질 수 있다.

베이스 수지(132b`)는 열경화성 수지를 포함할 수 있다.

이때, 상기 열경화성 수지는 예컨대 에폭시 수지일 수 있으며, 본 발명이 이에 한정되는 것은 아니다.

베이스 수지(132b`)는 제1 전극층(131)과 도금층(미도시) 사이를 기계적으로 접합시켜 주는 역할을 한다.

도 6은 본 발명의 또 다른 일 실시예에 따른 적층 세라믹 커패시터의 B 부분을 확대한 단면도를 개략적으로 도시한 것이다.

도 6을 참조하면, 제2 전극층(132``)은 복수의 금속 입자(132a``), 상기 복수의 금속 입자를 둘러싸는 도전성 연결부(132c``), 베이스 수지(132b``) 및 상기 제1 전극층(131) 및 상기 도전성 연결부(132c``)와 접촉하는 금속간 화합물(132d``)을 포함하는 수지계 전극(132``)일 수 있다.

금속간 화합물(132d``)을 포함하는 수지계 전극(132``)은 베이스 수지(132b``)에 복수의 금속 입자(132a``)가 분산된 형태이다.

이때, 금속 입자(132a``)는 Cu, Ni, Ag, Ag이 코팅된 Cu 및 Sn이 코팅된 Cu 중 하나 이상일 수 있다.

한편, 금속 입자(132a``)는 구형 뿐만 아니라, 필요시 플레이크(flake)형으로만 이루어지거나 또는 구형과 플레이크형의 혼합형으로 이루어질 수 있다.

베이스 수지(132b``)는 열경화성 수지를 포함할 수 있다.

베이스 수지(132b``)는 제1 전극층(131)과 도금층(미도시) 사이를 기계적으로 접합시켜 주는 역할을 한다.

도전성 연결부(132c``)는 용융 상태로 복수의 복수의 금속 입자(132a``)를 둘러싸 서로 연결하는 역할을 하며, 이에 바디(110) 내부의 응력을 최소화시키고, 고온 부하와 내습 부하 특성을 향상시킬 수 있다.

이때, 도전성 연결부(132c``)에 포함되는 금속은 베이스 수지(132b``)의 경화 온도 보다 낮은 융점을 가질 수 있다.

즉, 도전성 연결부(132c``)가 베이스 수지(132b``)의 경화 온도보다 낮은 융점을 갖기 때문에, 건조 및 경화 공정을 거치는 과정에서 용융되며, 도 5에 도시된 바와 같이 도전성 연결부(132c``)가 용융 상태로 금속 입자(132a``)를 커버할 수 있게 된다.

이때, 도전성 연결부의 금속은 바람직하게 300℃? 이하의 저융점 금속으로 이루어질 수 있다. 예를 들어, 213~220℃?의 융점을 가지는 Sn을 포함할 수 있다.

금속간 화합물(132d``)은 제1 전극층(131) 상에 접촉되도록 배치되며, 수지계 전극(132``)과 제1 전극층(131) 간의 접촉 저항을 감소시키는 역할을 한다. 또한, 금속간 화합물(132d``)은 도전성 연결부(132c``)와 접촉되어 제1 전극층(131)과 도전성 연결부(132c``)를 연결하는 역할을 한다.

이 경우, 수지계 전극(132``)을 얻을 수 있는 일 예로서, 베이스 수지에 Cu, Ni, Ag, Ag이 코팅된 Cu, Sn이 코팅된 Cu 중 하나 이상의 금속 입자 및 베이스 수지(132b``)의 경화 온도보다 낮은 융점을 갖는 저융점 금속이 분산된 페이스트를 이용할 수 있으며, 도포된 페이스트는 건조 및 경화 공정을 거쳐 형성하므로, 종래의 소성에 의해 외부 전극을 형성하는 방법과 달리 금속 입자가 용융되지 않아 입자 형태로 수지계 전극 내에 존재할 수 있다.

이때, 저융점 금속은 Sn/Bi, Sn-Pb, Sn-Cu, Sn-Ag 및 Sn-Ag-Cu 중 하나 이상일 수 있다.

한편, 외부 전극(130, 140)은 제2 전극층(132, 142) 상에 형성된 도금층(미도시)을 추가로 포함할 수 있다.

또한, 도금층은 다층 구조로 이루어질 수도 있다. 예를 들어, Ni/Sn, Sn/Ni/Sn, Cu/Ni/Sn 등의 다층 구조로 도금층이 구성될 수 있다.

적층 세라믹 커패시터의 제조 방법

도 7 내지 도 10은 본 발명의 다른 일 측면에 따른 적층 세라믹 커패시터의 제조 방법의 각 단계를 개략적으로 도시한 사시도이다.

본 발명의 다른 일 측면에 따른 적층 세라믹 커패시터의 제조 방법은, 유전체층 및 내부 전극을 포함하는 바디를 준비하는 단계; 상기 바디의 전면에 원자층 증착(Atomic Layer Deposition) 공법으로 TiN(티타늄 질화물)을 포함하는 제1 전극층을 형성하는 단계; 상기 제1 전극층이 형성된 바디에서 제1 및 제2 외부 전극이 형성될 부분의 상부에 제2 전극층을 형성하는 단계; 및 상기 제2 전극층이 형성된 바디에서 상기 제1 전극층 중 노출된 부분을 에칭하여 제거하는 단계;를 포함한다.

먼저, 도 7을 참조하면, 유전체층(211) 및 내부 전극(221, 222)을 포함하는 바디를 마련하는 단계가 수행될 수 있다.

티탄산바륨(BaTiO₃) 등의 파우더를 포함하여 형성된 슬러리를 캐리어 필름(carrier film)상에 도포 및 건조하여 복수 개의 세라믹 시트를 마련한다.

상기 세라믹 시트는 티탄산바륨(BaTiO₃) 등의 세라믹 분말, 바인더, 용제 등을 혼합하여 슬러리를 제조하고, 상기 슬러리를 닥터 블레이드법을 통해 수 ㎛의 두께를 갖는 시트(sheet)형으로 제작할 수 있다.

다음으로, 도전성 금속을 포함하는 도전성 페이스트를 마련할 수 있다. 상기 도전성 금속은 니켈(Ni), 구리(Cu), 팔라듐(Pd), 은(Ag), 납(Pb) 또는 백금(Pt) 등의 단독 또는 합금일 수 있으며, 입자 평균 크기가 0.1 내지 0.2 ㎛일 수 있고, 40 내지 50 중량%의 도전성 금속을 포함하는 내부 전극용 도전성 페이스트를 마련할 수 있다.

상기 세라믹 시트 상에 상기 내부 전극용 도전성 페이스트를 인쇄 공법 등으로 도포하여 내부 전극 패턴을 형성할 수 있다. 상기 도전성 페이스트의 인쇄 방법은 스크린 인쇄법 또는 그라비아 인쇄법 등을 사용할 수 있으며, 본 발명이 이에 한정되는 것은 아니다.

상기 내부 전극 패턴이 인쇄된 세라믹 시트를 적층하고, 그 상부 및 하부에 내부 전극 패턴이 인쇄되지 않은 세라믹 시트를 적층하여 내부에 내부 전극(221, 222)을 포함하는 적층체를 형성할 수 있다. 이때, 내부 전극 패턴이 인쇄된 세라믹 시트의 적층 수는 적층 세라믹 커패시터의 용량에 따라 조절할 수 있다. 내부 전극 패턴이 인쇄되지 않은 세라믹 시트는 바디(210)의 상부 및 하부에 배치되는 커버부(212)가 된다.

이후, 상기 적층체를 압착 및 소성하여 바디(210)를 형성할 수 있다.

도 8을 참조하면, 바디(210)를 형성한 다음, 바디(210)의 전면에 ALD 공법으로 TiN을 포함하는 제1 전극층(250)을 형성하는 단계를 수행한다.

다음으로, 도 9를 참조하면, 상기 제1 전극층(250)이 형성된 바디에서 제1 및 제2 외부 전극이 형성될 부분의 상부에 제2 전극층(232, 242)을 형성하는 단계를 수행한다.

예를 들어, 도전성 금속 및 글라스를 포함하는 페이스트를 도포 및 소성하여 제2 전극층을 형성할 수 있다.

또한, 베이스 수지에 금속 입자가 분산된 페이스트를 도포한 후, 건조 및 경화하여 제2 전극층을 형성할 수 있다.

또한, 베이스 수지에 금속 입자 및 베이스 수지의 경화 온도보다 낮은 융점을 갖는 저융점 금속이 분산된 페이스트를 도포한 후, 건조 및 경화하여 제2 전극층을 형성할 수 있다.

다음으로, 도 10을 참조하면, 상기 제2 전극층(232, 242)이 형성된 바디에서 제1 전극층(250) 중 노출된 부분을 에칭하여 제거하는 단계를 수행하여 제1 전극층(231, 232) 및 제2 전극층(232, 242)을 포함하는 제1 및 제2 외부 전극(230, 240)을 형성함으로써 적층 세라믹 커패시터를 완성할 수 있다.

제2 전극층(232, 242)이 보호층(passivation)으로 작용하므로 별도의 보호층을 형성할 필요없이 제1 전극층(250) 중 노출된 부분을 에칭하여 제거할 수 있다.

또한, 에칭은 건식 에칭(dry etching) 또는 습식 에칭(wet etching)일 수 있다.

이후, 필요에 따라 제1 및 제2 외부 전극(230, 240) 상에 도금층을 형성하는 단계를 추가로 수행할 수 있으나, 이에 제한되는 것은 아니다.

이상에서 본 발명의 실시 예에 대하여 상세하게 설명하였지만 본 발명은 상술한 실시 예 및 첨부된 도면에 의해 한정되는 것이 아니며, 첨부된 청구범위에 의해 한정하고자 한다.

따라서, 청구범위에 기재된 본 발명의 기술적 사상을 벗어나지 않는 범위 내에서 당 기술 분야의 통상의 지식을 가진 자에 의해 다양한 형태의 치환, 변형 및 변경이 가능할 것이며, 이 또한 본 발명의 범위에 속한다고 할 것이다.

100: 적층 세라믹 커패시터
110: 바디
111: 유전체층
112: 커버층
121, 122: 내부 전극
130, 140: 외부 전극
131: 제1 전극층
132: 제2 전극층

Claims

유전체층 및 내부 전극을 포함하는 바디와, 상기 바디의 일면에 배치되는 외부 전극을 포함하고,
상기 외부전극은,
상기 바디의 일면에 배치되며 상기 내부 전극과 접촉되고 질화티탄(TiN)을 포함하는 제1 전극층; 및 상기 제1 전극층 상에 배치되는 제2 전극층;을 포함하며,
상기 제1 전극층의 두께는 10~500nm이고, 상기 제2 전극층은 도전성 금속 및 글라스를 포함하는 소성 전극과 복수의 금속 입자 및 베이스 수지를 포함하는 수지계 전극 중 하나 이상을 포함하며, 상기 소성 전극 또는 수지계 전극은 상기 제1 전극층과 접하도록 배치되는 적층 세라믹 커패시터.
제1항에 있어서,
상기 제1 전극층은 원자층 증착(Atomic Layer Depositon) 공법에 의해 형성된 적층 세라믹 커패시터.
삭제
제1항에 있어서,
상기 바디는 서로 대향하는 제1 및 제2 면, 상기 제1 및 제2 면과 연결되고 서로 대향하는 제3 및 제4 면, 상기 제1 및 제2 면과 연결되고 상기 제3 및 제4 면과 연결되고 서로 대향하는 제5 및 제6 면을 포함하며,
상기 내부 전극은 상기 유전체층을 사이에 두고 일단이 상기 제3 및 제4 면을 통해 노출되도록 번갈아 배치되는 제1 및 제2 내부 전극을 포함하고,
상기 외부 전극은 상기 바디의 제3 및 제4 면에 배치되고, 상기 제1 및 제2 내부 전극과 각각 접속되는 제1 및 제2 외부 전극을 포함하는 적층 세라믹 커패시터.
제4항에 있어서,
상기 제1 및 제2 외부 전극은 상기 바디의 제3 및 제4 면에 각각 형성되는 접속부, 상기 접속부에서 상기 바디의 제1, 제2, 제5 및 제6 면의 일부까지 연장되게 형성되는 밴드부, 및 상기 접속부와 밴드부가 접하는 모서리부를 포함하고,
상기 제1 전극층의 접속부의 두께를 t1, 제1 전극층의 모서리부의 두께를 t2로 정의할 때, t2/t1이 0.9 이상인 적층 세라믹 커패시터.
제1항에 있어서,
상기 제2 전극층은 도전성 금속 및 글라스를 포함하는 소성 전극인 적층 세라믹 커패시터.
제6항에 있어서,
상기 도전성 금속은 Cu인 적층 세라믹 커패시터.
제1항에 있어서,
상기 제2 전극층은 복수의 금속 입자 및 베이스 수지를 포함하는 수지계 전극인 적층 세라믹 커패시터.
제8항에 있어서,
상기 금속 입자는 Cu, Ni 및 Ag 중 하나 이상인 적층 세라믹 커패시터.
제1항에 있어서,
상기 제2 전극층은 복수의 금속 입자 및 베이스 수지를 포함하는 수지계 전극이며, 상기 복수의 금속 입자를 둘러싸는 도전성 연결부 및 상기 제1 전극층과 상기 도전성 연결부가 접하는 계면에 형성된 금속간 화합물을 더 포함하는 적층 세라믹 커패시터.
제10항에 있어서,
상기 금속 입자는 Cu, Ni, Ag, Ag이 코팅된 Cu 및 Sn이 코팅된 Cu 중 하나 이상인 적층 세라믹 커패시터.
제1항에 있어서,
상기 외부 전극은 상기 제2 전극층 상에 형성된 도금층을 추가로 포함하는 적층 세라믹 커패시터.
유전체층 및 내부 전극을 포함하는 바디를 준비하는 단계;
상기 바디의 전면에 원자층 증착(Atomic Layer Depositon) 공법으로 질화티탄(TiN)을 포함하는 제1 전극층을 형성하는 단계;
상기 제1 전극층이 형성된 바디에서 제1 및 제2 외부 전극이 형성될 부분의 상부에 상기 제1 전극층과 접하도록 제2 전극층을 형성하는 단계; 및
상기 제2 전극층이 형성된 바디에서 상기 제1 전극층 중 노출된 부분을 에칭하여 제거하는 단계;를 포함하며,
상기 제1 전극층의 두께는 10~500nm이고, 상기 제2 전극층은 도전성 금속 및 글라스를 포함하는 소성 전극과 복수의 금속 입자 및 베이스 수지를 포함하는 수지계 전극 중 하나 이상을 포함하며, 상기 소성 전극 또는 수지계 전극은 상기 제1 전극층과 접하도록 배치되는 적층형 커패시터의 제조방법.
제13항에 있어서,
상기 제2 전극층은 도전성 금속 및 글라스를 포함하는 페이스트를 도포 및 소성하여 형성된 적층형 커패시터의 제조방법.
제13항에 있어서,
상기 제2 전극층은 베이스 수지에 금속 입자가 분산된 페이스트를 도포한 후, 건조 및 경화하여 형성된 적층형 커패시터의 제조방법.
제13항에 있어서,
상기 제2 전극층은 베이스 수지에 금속 입자 및 베이스 수지의 경화 온도보다 낮은 융점을 갖는 저융점 금속이 분산된 페이스트를 도포한 후, 건조 및 경화하여 형성된 적층형 커패시터의 제조방법.