JP2013165180A - 電子部品及び電子部品の製造方法 - Google Patents

Abstract

【課題】外部電極の小寸法化を図り、特性劣化を防ぐことが可能な電子部品及び電子部品の製造方法を提供すること。
【解決手段】電子部品１は、素体２と外部電極３，４とを備えている。外部電極３，４は、素体２の端面２ａ，２ｂ側に配置され、端面２ａ，２ｂと、主面２ｃ，２ｄの一部及び側面２ｅ，２ｆの一部と、を覆うように形成されている。外部電極３，４は、端面２ａ，２ｂに形成された厚膜電極３１，４１と、厚膜電極３１，４１と、主面２ｃ，２ｄの一部及び側面２ｅ，２ｆの一部と、を覆うように形成された薄膜電極３２，４２と、薄膜電極３２，４２を覆うように形成され、Ｎｉ又はＮｉ合金からなる第一めっき層３３，４３と、第一めっき層３３，４３を覆うように形成され、Ｓｎ又はＳｎ合金からなるめっき層３４，４４と、を有している。
【選択図】図２

Description

本発明は、電子部品、及び、電子部品の製造方法に関する。

電子部品の外部電極形成方法として、コンデンサ素子の全面又は端面とその周辺にプラズマスパッタリング法によって導電被膜を形成する工程と、導電被膜が形成されたコンデンサ素子の端子部分にレジスト材で保護被膜を形成する工程と、エッチング法によって端子部分以外の導電被膜を除去する工程と、その後にレジストを除去する工程と、を備えるものが知られている（たとえば、特許文献１参照）。また、電子部品の本体の両端所要部に導電性ペーストを付与し焼き付けて第一電極層を形成した後、第一電極層の上に、スパッタリング、真空蒸着、又はプラズマ溶射によりＮｉの第二電極層とＳｎの第三電極層とを順次に被覆形成するものも知られている（たとえば、特許文献２参照）。

特開平１−１５２７１２号公報 特開昭６０−２３６２０７号公報

しかしながら、特許文献１に記載された外部電極形成方法は、以下のような問題点を有している。

導電被膜が、プラズマスパッタリングによりコンデンサ素子に直接形成されている。このため、導電被膜と内部電極との電気的接続性と導電被膜のコンデンサ素子への付着強度とが十分に得られない、端面に極微小の異物が存在するだけでその箇所には導電被膜が形成されない、といった不具合が生じる懼れがある。内部電極が露出する端面に導電被膜が適切に形成されていない場合、めっき層を形成する際に、端面側からコンデンサ素子内へめっき液が浸入し、浸入しためっき液により電子部品の特性が劣化する懼れがある。

エッチング法として、塩素系エッチング液を用いたウエットエッチング法が適用されている。ウエットエッチング法では、エッチング液が、上述しためっき液と同様に、コンデンサ素子自体にダメージを与える懼れがある。特に、エッチング液は、レジストの欠陥部やコンデンサ素子の欠陥部などからコンデンサ素子の内部に浸入すると、コンデンサ素子に著しい悪影響を及ぼす懼れがある。導電被膜がＮｉ−Ｃｒ合金からなるため、エッチング法としてプラズマエッチング法を適用することが不可能である。

特許文献２に記載された外部電極形成方法も、以下のような問題点を有している。

第二電極層がＮｉからなり、第三電極層がＳｎからなる。Ｎｉ及びＳｎはスパッタリング法による薄膜の形成効率が悪く、生産性が悪いため、実現性が極めて乏しい。エッチング法に関しても、プラズマエッチング法を適用することが不可能であり、ウエットエッチング法を適用せざるを得ない。第一電極層が、電子部品の本体の端面と当該端面に隣接する４面とに形成されているため、外部電極の寸法が大きくなり、電子部品の小型化を阻害する要因となっている。

本発明は、上記課題を解決するためになされたものであり、外部電極の小寸法化を図り、特性劣化を防ぐことが可能な電子部品及び電子部品の製造方法を提供することを目的とする。

本発明に係る電子部品は、互いに対向する一対の端面と、一対の端面間を連結するように伸び且つ互いに対向する一対の主面と、一対の主面を連結するように伸び且つ互いに対向する一対の側面とを有する素体と、素体の端面側に配置され、該端面と、主面の一部及び／又は側面の一部と、を覆うように形成された外部電極と、を備え、外部電極は、端面に形成された厚膜電極と、厚膜電極と、主面の一部及び／又は側面の一部と、を覆うように形成された薄膜電極と、薄膜電極よりも外側に形成され、Ｓｎ又はＳｎ合金を含むめっき層と、を有することを特徴とする。

本発明に係る電子部品では、素体の端面に厚膜電極が形成されている。電子部品は、素体内に配置され、端面に露出する内部導体を一般に備えており、当該内部導体と厚膜電極とが接続される。このため、内部導体と厚膜電極との電気的接続性と厚膜電極の素体への付着強度を必要十分に確保することができる。厚膜電極は、端面に実質的に形成されており、当該端面に隣接する主面及び／又は側面のそれぞれ一部には、薄膜電極が形成されている。このため、外部電極における素体の主面及び／又は側面に位置する部分の寸法を大幅に削減することができる。この結果、電子部品の小型化を実現することができる。素体の端面に対しては、厚膜電極と、当該厚膜電極上に形成された薄膜電極と、が位置し、めっき層を形成する際に、端面側からめっき液が素体内へ浸入するのが抑制される。したがって、電子部品の特性が劣化するのを防ぐことができる。

薄膜電極が、Ｗ（タングステン）からなっていてもよい。Ｗは、一般に酸化物からなる素体に密着性が強く、めっき液に対し耐食性を有し、ドライエッチングが可能である導電性材料である。したがって、薄膜電極における素体の主面及び／又は側面に位置する部分の素体への密着性が高く、薄膜電極の素体への付着強度を必要十分に確保することができる。めっき層を形成する際に、めっき液による薄膜電極の侵食を抑制することができる。

薄膜電極の膜厚が、０．２μｍ以下であってもよい。この場合、外部電極の寸法をより一層大幅に削減することができる。薄膜電極の膜厚が０．２μｍ以下であっても、めっき層を形成する際のシード層として十分に機能する。薄膜電極の膜厚が極めて薄くすむため、薄膜電極の形成が容易であり、製造にかかる工数やコストを低減することができる。

厚膜電極が、焼付電極層と、当該焼付電極層上に形成されためっき層と、を有していてもよい。この場合、厚膜電極の構成として、略均一な厚みを有し且つ欠陥を殆ど有さない構成を実現することができる。

本発明は、電子部品の製造方法であって、互いに対向する一対の端面と、一対の端面間を連結するように伸び且つ互いに対向する一対の主面と、一対の主面を連結するように伸び且つ互いに対向する一対の側面とを有する素体を準備する素体準備工程と、素体の端面側に、該端面と、主面の一部及び／又は側面の一部と、を覆うように外部電極を形成する外部電極形成工程と、を備え、外部電極形成工程は、導電性ペーストの焼き付けにより、端面に厚膜電極を形成する工程と、真空成膜法により、厚膜電極と主面及び／又は側面とに導電性薄膜を形成する工程と、導電性薄膜上における外部電極の形成予定領域にレジスト層を形成する工程と、エッチング法により、レジスト層に被覆されていない導電性薄膜を除去する工程と、レジスト層を剥離する工程と、レジスト層を剥離した後に、Ｓｎ又はＳｎ合金を含むめっき層を形成する工程と、を有することを特徴とする。

本発明に係る電子部品の製造方法では、厚膜電極が素体の端面に形成される。電子部品は、素体内に配置され、端面に露出する内部導体を一般に備えており、当該内部導体と厚膜電極とが接続される。このため、内部導体と厚膜電極との電気的接続性と厚膜電極の素体への付着強度を必要十分に確保することができる。導電性薄膜を形成する工程と、レジスト層を形成する工程と、レジスト層に被覆されていない導電性薄膜を除去する工程と、レジスト層を剥離する工程と、により、厚膜電極と、主面の一部及び／又は側面の一部と、を覆うように導電性薄膜が形成され、当該導電性薄膜は、薄膜電極として機能する。厚膜電極は、端面に実質的に形成されており、当該端面に隣接する主面及び／又は側面のそれぞれ一部には、導電性薄膜が形成されている。このため、外部電極における素体の主面及び／又は側面に位置する部分の寸法を大幅に削減することができる。この結果、電子部品の小型化を実現することができる。素体の端面に対しては、厚膜電極と、当該厚膜電極上に形成された導電性薄膜と、が位置し、めっき層を形成する際に、端面側からめっき液が素体内へ浸入するのが抑制される。したがって、電子部品の特性が劣化するのを防ぐことができる。

導電性薄膜を形成する工程では、導電性薄膜をＷで形成してもよい。Ｗは、一般に酸化物からなる素体に密着性が強く、めっき液に対し耐食性を有し、ドライエッチングが可能である導電性材料である。したがって、導電性薄膜（薄膜電極）における素体の主面及び／又は側面に位置する部分の素体への密着性が高く、導電性薄膜の素体への付着強度を必要十分に確保することができる。めっき層を形成する際に、めっき液による導電性薄膜の侵食を抑制することができる。レジスト層に被覆されていない導電性薄膜を除去する際に、特に、プラズマエッチング法が適用可能となり、導電性薄膜の除去を簡便に行うことができる。

導電性薄膜を形成する工程では、導電性薄膜の膜厚を０．２μｍ以下としてもよい。この場合、外部電極の寸法をより一層大幅に削減することができる。導電性薄膜の膜厚が０．２μｍ以下であっても、めっき層を形成する際のシード層として十分に機能する。導電性薄膜の膜厚が極めて薄くすむため、導電性薄膜の形成が容易であり、製造にかかる工数やコストを低減することができる。また、レジスト層に被覆されていない導電性薄膜を除去する際にも、膜厚が薄いことから、短時間で除去することができる。

厚膜電極を形成する工程では、導電性ペーストの焼き付けにより焼付電極層を形成し、当該焼付電極層上にめっき層を形成してもよい。この場合、厚膜電極の構成として、略均一な厚みを有し且つ欠陥を殆ど有さない構成を実現することができる。

本発明によれば、外部電極の小寸法化を図り、特性劣化を防ぐことが可能な電子部品及び電子部品の製造方法を提供することができる。

本実施形態に係る電子部品を示す斜視図である。 本実施形態に係る電子部品の断面構成を説明するための図である。 本実施形態に係る電子部品の製造方法を説明するための図である。 本実施形態に係る電子部品の製造方法を説明するための図である。 本実施形態の変形例に係る電子部品の断面構成を説明するための図である。

以下、添付図面を参照して、本発明の好適な実施形態について詳細に説明する。なお、説明において、同一要素又は同一機能を有する要素には、同一符号を用いることとし、重複する説明は省略する。

図１及び図２を参照して、本実施形態に係る電子部品１の構成を説明する。図１は、本実施形態に係る電子部品を示す斜視図である。図２は、本実施形態に係る電子部品の断面構成を説明するための図である。

電子部品１は、例えば積層セラミックコンデンサなどの電子部品であり、素体２と、複数の外部電極３，４と、を備えている。素体２は、複数のセラミックグリーンシートを積層して一体化することによって略直方体形状に構成されている。素体２は、図１にも示されているように、一対の端面２ａ，２ｂと、一対の主面２ｃ，２ｄと、一対の側面２ｅ，２ｆと、を有している。一対の端面２ａ，２ｂは、素体２の長手方向に対向している。一対の主面２ｃ，２ｄは、一対の端面２ａ，２ｂ間を連結するように伸び且つ互いに対向している。一対の側面２ｅ，２ｆは、一対の主面２ｃ，２ｄを連結するように伸び且つ互いに対向している。

電子部品１は、たとえば、縦方向の長さが０．４ｍｍ〜１．６ｍｍ程度に設定され、横方向の長さが０．２ｍｍ〜０．８ｍｍ程度に設定され、厚みが０．４ｍｍ〜０．８ｍｍ程度に設定されている。

素体２は、図２に示されるように、複数の長方形状の誘電体層６と、それぞれ複数の内部電極７及び内部電極８とが積層された積層体として構成されている。内部電極７と内部電極８とは、素体２内において誘電体層６の積層方向（以下、単に「積層方向」と称する。）に沿ってそれぞれ一層ずつ配置されている。内部電極７と内部電極８とは、少なくとも一層の誘電体層６を挟むように対向配置されている。

各誘電体層６は、たとえば誘電体セラミック（ＢａＴｉＯ_３系、Ｂａ(Ｔｉ，Ｚｒ)Ｏ_３系、又は（Ｂａ，Ｃａ）ＴｉＯ_３系などの誘電体セラミック）を含むセラミックグリーンシートの焼結体から構成される。実際の素体２では、各誘電体層６の間の境界が視認できない程度に一体化されている。

内部電極７，８は、導電材（たとえば、Ｎｉ、Ａｇ、Ｐｄ、Ａｇ−Ｐｄ合金、又はＣｕなど）を含んでいる。内部電極７，８の厚みは、たとえば０．５μｍ〜３μｍ程度である。内部電極７，８は、積層方向から見て互いに重なりあう領域を有するような形状であれば、特に形状は限定されない。内部電極７，８は、たとえば矩形状などの形状を呈している。内部電極７，８は、上記導電性材料を含む導電性ペーストの焼結体として構成される。内部電極７は外部電極３と電気的且つ物理的に接続されており、内部電極８は外部電極４と電気的且つ物理的に接続されている。

外部電極３は、素体２の端面２ａ側に形成されている。外部電極３は、一方の端面２ａと、端面２ａと直交する二つの主面２ｃ，２ｄ及び二つの側面２ｅ，２ｆの各縁部の一部と、を覆うように形成されている。すなわち、外部電極３は、端面２ａ上に位置する電極部分３ａと、各主面２ｃ，２ｄの一部上に位置する電極部分３ｃ，３ｄと、各側面２ｅ，２ｆの一部上に位置する電極部分３ｅ，３ｆと、を有している。本実施形態では、外部電極３は、五面電極構造とされている。

外部電極３は、厚膜電極３１と、薄膜電極３２と、第一めっき層３３と、第二めっき層３４と、を有している。厚膜電極３１は、端面２ａに形成されている。薄膜電極３２は、厚膜電極３１と、二つの主面２ｃ，２ｄ及び二つの側面２ｅ，２ｆの各縁部の一部と、を覆うように形成されている。第一めっき層３３は、薄膜電極３２を覆うように形成されている。第二めっき層３４は、第一めっき層３３を覆うように形成されている。すなわち、第二めっき層３４は、薄膜電極３２よりも外側に形成されている。

電極部分３ａは、厚膜電極３１と、薄膜電極３２のうち端面２ａに対応して位置する部分と、第一及び第二めっき層３３，３４のうち端面２ａに対応して位置する部分と、を含む。電極部分３ｃは、薄膜電極３２のうち主面２ｃに対応して位置する部分と、第一及び第二めっき層３３，３４のうち主面２ｃに対応して位置する部分と、を含む。電極部分３ｄは、薄膜電極３２のうち主面２ｄに対応して位置する部分と、第一及び第二めっき層３３，３４のうち主面２ｄに対応して位置する部分と、を含む。電極部分３ｅは、薄膜電極３２のうち主面２ｅに対応して位置する部分と、第一及び第二めっき層３３，３４のうち主面２ｅに対応して位置する部分と、を含む。電極部分３ｆは、薄膜電極３２のうち主面２ｆに対応して位置する部分と、第一及び第二めっき層３３，３４のうち主面２ｆに対応して位置する部分と、を含む。

外部電極４は、素体２の端面２ｂ側に形成されている。外部電極４は、他方の端面２ｂと、端面２ｂと直交する二つの主面２ｃ，２ｄ及び二つの側面２ｅ，２ｆの各縁部の一部と、を覆うように形成されている。すなわち、外部電極４は、端面２ｂ上に位置する電極部分４ｂと、各主面２ｃ，２ｄの一部上に位置する電極部分４ｃ，４ｄと、各側面２ｅ，２ｆの一部上に位置する電極部分４ｅ，４ｆと、を有している。本実施形態では、外部電極４は、五面電極構造とされている。

外部電極４も、外部電極３と同様に、厚膜電極４１と、薄膜電極４２と、第一めっき層４３と、第二めっき層４４と、を有している。厚膜電極４１は、端面２ｂに形成されている。薄膜電極４２は、厚膜電極４１と、二つの主面２ｃ，２ｄ及び二つの側面２ｅ，２ｆの各縁部の一部と、を覆うように形成されている。第一めっき層４３は、薄膜電極４２を覆うように形成されている。第二めっき層４４は、第一めっき層４３を覆うように形成されている。すなわち、第二めっき層４４は、薄膜電極４２よりも外側に形成されている。

電極部分４ａは、厚膜電極４１と、薄膜電極４２のうち端面２ｂに対応して位置する部分と、第一及び第二めっき層４３，４４のうち端面２ｂに対応して位置する部分と、を含む。電極部分４ｃは、薄膜電極４２のうち主面２ｃに対応して位置する部分と、第一及び第二めっき層４３，４４のうち主面２ｃに対応して位置する部分と、を含む。電極部分４ｄは、薄膜電極４２のうち主面２ｄに対応して位置する部分と、第一及び第二めっき層４３，４４のうち主面２ｄに対応して位置する部分と、を含む。電極部分４ｅは、薄膜電極４２のうち主面２ｅに対応して位置する部分と、第一及び第二めっき層４３，４４のうち主面２ｅに対応して位置する部分と、を含む。電極部分４ｆは、薄膜電極４２のうち主面２ｆに対応して位置する部分と、第一及び第二めっき層４３，４４のうち主面２ｆに対応して位置する部分と、を含む。

各厚膜電極３１，４１は、後述するように、金属粉末とガラスフリットと有機ビヒクルとを含有する導電性ペーストを対応する端面２ａ，２ｂに付与した後に所定温度（例えば、７００℃程度）にて焼き付けることより形成される。すなわち、本実施形態では、各厚膜電極３１，４１は、焼付電極層からなる。金属粉末として、Ｃｕ、Ｎｉ、Ａｇ、又はＰｄなどの金属粉末を用いることができる。薄膜電極３２，４２は、後述する方法により形成され、Ｗからなる。第一めっき層３３，４３は、電気めっき法などにより形成され、Ｎｉ又はＮｉ合金からなる。第二めっき層３４，４４は、電気めっき法などにより形成され、Ｓｎ又はＳｎ合金からなる。すなわち、各外部電極３，４は、Ｓｎ又はＳｎ合金を含むめっき層を有している。

続いて、図３及び図４を参照して、本実施形態に係る電子部品１の製造方法について説明する。図３及び図４は、本実施形態に係る電子部品の製造方法を説明するための図である。

（素体準備工程）
電子部品１の製造工程は、素体準備工程から開始する。素体準備工程では、図３の（ａ）に示されるように、素体２が準備される。

まず、誘電体層６となるセラミックグリーンシートが形成される。その後、セラミックグリーンシート上に電極パターンが形成される。電極パターンは、内部電極７，８の形状に対応するパターンを導電性ペーストで印刷し、乾燥することによって形成される。電極パターンが形成されたセラミックグリーンシートが複数枚重ね合わされ、セラミックグリーンシートの積層体が形成される。そして、形成した積層体が、所望の大きさを有する複数のチップに切断される。続いて、ポリエチレンなどの材料からなる密閉回転ポットに水と複数のチップと研磨用のメディアとが投入され、この密閉回転ポットを回転させることによって、チップの角部分の面取りが行われる。面取り加工を施したチップに所定温度で所定時間加熱処理を施すことによって脱バインダが行われる。脱バインダが行われた後、更にチップを焼成することで素体２が得られる。

（外部電極形成工程）
次に、外部電極形成工程が実施される。外部電極形成工程は、厚膜電極工程、導電性薄膜形成工程、レジスト層形成工程、導電性薄膜除去工程、レジスト層剥離工程、及びめっき層形成工程を含んでいる。

まず、厚膜電極工程が実施される。厚膜電極工程では、図３の（ｂ）に示されるように、準備した素体２の各端面２ａ，２ｂに厚膜電極３１，４１が形成される。厚膜電極３１，４１の厚みは、たとえば５μｍ〜３０μｍ程度である。

厚膜電極３１，４１は、上述したように、端面２ａ，２ｂに導電性ペーストが付与され、付与された導電性ペーストが焼き付けられることにより形成される。導電性ペーストとしては、Ｃｕ粉末とガラスフリットと有機ビヒクルとを含む導電性ペースト（Ｃｕペースト）を用いることができる。付与されたＣｕペーストは、還元雰囲気で熱処理されることにより、焼付電極としての厚膜電極３１，４１となる。導電性ペーストの付与は、一般的な工法として知られている、浸漬法、印刷法、又は転写法などにより行うことができる。

導電性ペーストは、必ずしも各端面２ａ，２ｂのみに付与される必要はない。導電性ペーストが二つの主面２ｃ，２ｄ及び二つの側面２ｅ，２ｆに回り込んで付与されていてもよい。しかしながら、外部電極３，４の寸法を削減するためには、導電性ペーストの主面２ｃ，２ｄ及び側面２ｅ，２ｆへの回り込みを極力抑制することが好ましい。このために、スクリーンメッシュを用いた浸漬法を採用することができる。端面２ａ，２ｂの面積と同等の面積を有する開口部が形成されたスクリーンメッシュが用いられた印刷法によっても、導電性ペーストの主面２ｃ，２ｄ及び側面２ｅ，２ｆへの回り込みを極力抑制することができる。

スクリーンメッシュを用いた浸漬法を説明する。まず、スクリーンメッシュが用意される。そして、スクリーンメッシュが平板上に載置され、スクリーンメッシュのメッシュ空隙部に導電性ペーストが充填される。導電性ペーストの厚みは、スクリーンメッシュのメッシュ空隙部の空間体積に対応する。その後、スクリーンメッシュのメッシュ空隙部に充填された導電性ペーストに端面２ａ，２ｂが押し当てられ、端面２ａ，２ｂに導電性ペーストが付与される。このとき、端面２ａ，２ｂは、スクリーンメッシュにより、平板に当接しない。

次に、導電性薄膜形成工程が実施される。導電性薄膜形成工程では、図３の（ｃ）に示されるように、厚膜電極３１，４１と二つの主面２ｃ，２ｄ及び二つの側面２ｅ、２ｆとに、真空成膜法により導電性薄膜５１が形成される。導電性薄膜５１の厚みは、たとえば０．００５μｍ〜２μｍ程度である。導電性薄膜５１の厚みは、０μｍより大きく０．２μｍ以下であることが好ましい。

本実施形態は、厚膜電極３１，４１が形成された素体２の全体に導電性薄膜５１が形成される。導電性薄膜５１は、必ずしも、厚膜電極３１，４１が形成された素体２の全体に形成される必要はない。たとえば、導電性薄膜５１は、素体２における外部電極３，４が形成される予定領域（形成予定領域）を包含する領域に形成されていればよい。

導電性薄膜５１を構成する材料は、たとえばＭｏ、Ｎｂ、Ｔａ、Ｔｉ、Ｚｒ、又はＷなど、プラズマを用いたドライエッチング法でエッチング可能な材料であればよい。この中でも特にＷが、プラズマエッチングが容易であるため好ましい。真空成膜法は、スパッタリング法、蒸着法、又は化学的気相成長法（ＣＶＤ）などを用いることができる。スパッタリング法は、バレルスパッタリング法を用いることができる。バレルスパッタリング法を用いることにより、複数の素体２に対し一括して導電性薄膜５１を形成することができ、生産性が高く、低コスト化を図ることができる。

次に、レジスト層形成工程が実施される。レジスト層形成工程では、図３の（ｄ）に示されるように、導電性薄膜５１上における外部電極３，４の形成予定領域にレジスト層５３が形成される。レジスト層５３は、上記形成予定領域にレジスト材料を付与し、乾燥させることにより形成される。導電性薄膜５１のうち上記形成予定領域に位置する部分はレジスト層５３に被覆されている。導電性薄膜５１のうち上記形成予定領域外に位置する部分はレジスト層５３に被覆されず、露出している。レジスト層５３の厚みは、導電性薄膜除去工程でのエッチングにより除去されない程度の厚みであればよい。レジスト層５３の厚みは、たとえば１μｍ〜２０μｍ程度である。

レジスト材料として、樹脂、又は、樹脂と無機物との混合体であって、溶剤などで容易に剥離可能な材料を用いることが好ましい。レジスト材料として、たとえば半導体やプリント基板などの製造で用いられるフォトレジストや、アクリル、スチレン、又はエチルセルロースなどの溶剤可溶性樹脂や、これらに無機フィラーを混合した材料を用いることができる。本実施形態では、レジスト材料として、厚膜電極工程で用いられた導電性ペースト（Ｃｕペースト）を用いている。レジスト材料の付与は、浸漬法、印刷法、又は転写法などにより行うことができる。レジスト材料として、たとえば従来の厚膜電極形成に用いられてきた導電性ペーストを用いる場合、端子電極を形成する際の工程として知られている浸漬法をそのまま用いることができる。浸漬法が用いられることにより、生産性を高めることができる。上述したアクリル、スチレン、又はエチルセルロースなどの溶剤可溶性樹脂や、これらに無機フィラーを混合した材料も、従来の厚膜電極形成に用いられてきた導電性ペーストと同様な粘弾性特性を持たせることにより、同様に浸漬法を用いることができる。したがって、この場合にも、生産性を高めることができる。

次に、導電性薄膜除去工程が実施される。導電性薄膜除去工程では、図４の（ａ）に示されるように、導電性薄膜５１のうちレジスト層５３に被覆されていない部分がエッチング法により除去される。エッチング法として、エッチング液を用いないドライエッチング法を用いる。ドライエッチング法としては、たとえばエッチングガスがプラズマにより活性化された領域に加工物をさらすプラズマエッチング法や、さらに加工物に電気的バイアスを印加してプラズマ中のイオン衝撃を付加するリアクティブイオンエッチング（ＲＩＥ）法を用いればよい。エッチングガスとしては、導電性薄膜の組成に応じ、公知の塩素系、臭素系、又はフッ素系のガスを用いればよい。特に、導電性薄膜５１の材料としてドライエッチング性が良好なＷが用いられる場合、エッチングガスとして、Ｆ（フッ素）系の反応性ガス（たとえば、ＣＦ_４ガス又はＳＦ_６ガスなど）を用いる。Ｆ系の反応性ガスは、既知であり、安全性が高く、設備コストが低く、排気ガス処理が容易である。したがって、プラズマエッチング法により高効率で且つ低コストなエッチングが可能となる。プラズマエッチング装置としてバレル型プラズマエッチング装置を用いればよい。この場合、複数の素体を一括して大量に且つ均一にエッチングすることができる。

導電性薄膜５１のうち除去されずに残った部分により、薄膜電極３２，４２が形成される。したがって、薄膜電極３２，４２の厚みは、導電性薄膜５１の厚みと同じである。すなわち、薄膜電極３２，４２の厚みは、たとえば０．００５μｍ〜２μｍ程度である。薄膜電極３２，４２の厚みは、０．０１μｍ以上０．２μｍ以下であることが好ましい。薄膜電極３２，４２の厚みが薄すぎると、密着層としての効果が不十分になり好ましくない。薄膜電極３２，４２の厚みが厚いと、成膜時及びエッチング時の製造時間が長くなり生産性が低下して好ましくない。

次に、レジスト層剥離工程が実施される。レジスト層剥離工程では、図４の（ｂ）に示されるように、レジスト層５３が剥離される。これにより、導電性薄膜５１のうち除去されずに残った部分、すなわち薄膜電極３２，４２が露出する。レジスト層５３の剥離は、導電性ペースト（Ｃｕペースト）がレジスト材料に用いられた場合、有機溶剤（たとえば、アセトン又はトルエンなど）でレジスト層５３を除去することにより行われる。

次に、めっき層形成工程が実施される。めっき層形成工程では、図４の（ｂ）に示されるように、第一めっき層３３，４３と第二めっき層３４，４４とが形成される。第一めっき層３３，４３は、電気めっき法により薄膜電極３２，４２の表面に形成される。薄膜電極３２，４２は、シード層として機能する。第二めっき層３４，４４は、電気めっき法により第一めっき層３３，４３の表面に形成される。電気めっき法として、バレルめっき法を用いることができる。バレルめっき法では、素体２がバレル内のめっき液に浸漬された後にバレルを回転させることにより、めっき層が形成される。

第一めっき層３３，４３は、Ｎｉ又はＮｉ合金めっき層であり、実装時にはんだと焼付電極（厚膜電極３１，４１）の反応を防止する。第二めっき層３４，４４は、Ｓｎ又はＳｎ合金めっき層であり、実装時におけるはんだ濡れ性を改善する。第一めっき層３３，４３の厚みは０．５μｍ〜７μｍ程度であり、第二めっき層３４，４４の厚みは３μｍ〜８μｍである。

外部電極形成工程を経て、素体２と外部電極３、４とを備える電子部品１が得られる。外部電極形成工程の後に、電気的特性検査と外観検査とを行ってもよい。

以上のように、本実施形態では、厚膜電極工程により、厚膜電極３１，４１が対応する端面２ａ，２ｂに形成される。そして、導電性薄膜形成工程、レジスト層形成工程、導電性薄膜除去工程、及びレジスト層剥離工程により、厚膜電極３１，４１と、二つの主面２ｃ，２ｄ及び二つの側面２ｅ、２ｆのそれぞれ一部と、を覆うように導電性薄膜５１、すなわち薄膜電極３２，４２が形成される。

厚膜電極３１，４１が対応する端面２ａ，２ｂに形成されることにより、厚膜電極３１と内部電極７との電気的接続性、厚膜電極４１と内部電極８との電気的接続性、及び、厚膜電極３１，４１の素体２への付着強度を必要十分に確保することができる。

厚膜電極３１，４１は、対応する端面２ａ，２ｂのみに実質的に形成されている。端面２ａ，２ｂに隣接する二つの主面２ｃ，２ｄ及び二つの側面２ｅ，２ｆのそれぞれ一部には、薄膜電極３２，４２の一部が形成されている。このため、外部電極３，４における素体２の二つの主面２ｃ，２ｄ及び二つの側面２ｅ，２ｆに位置する部分の寸法を大幅に削減することができる。この結果、電子部品１の小型化を実現することができる。

素体２の端面２ａ，２ｂに対しては、厚膜電極３１，４１と、当該厚膜電極３１，４１上に形成された薄膜電極３２，４２と、が位置し、各めっき層３３，３４，４３，４４を形成する際に、端面２ａ，２ｂ側からめっき液が素体２内へ浸入するのが抑制される。したがって、電子部品１の特性が劣化するのを防ぐことができる。

薄膜電極３２，４２が、Ｗからなっている。Ｗは、酸化しやすく、酸化物からなる素体２に密着性が強い導電性材料である。したがって、薄膜電極３２，４２における二つの主面２ｃ，２ｄ及び二つの側面２ｅ，２ｆに位置する部分の素体２への密着性が高く、薄膜電極３２，４２の素体２への付着強度を必要十分に確保することができる。Ｗは、めっき液に対し耐食性を有する導電性材料でもある。したがって、各めっき層３３，３４，４３，４４を形成する際に、めっき液による薄膜電極３２，４２の侵食を抑制することができる。

ところで、Ｗからなる薄膜電極３２，４２は、厚膜電極３１，４１のはんだ喰われを防止すると共に実装時におけるはんだと厚膜電極３１，４１の反応を防止する機能を有している。このため、第一めっき層３３，４３の膜厚は極めて薄くてよい。また、外部電極３，４は、Ｎｉ又はＮｉ合金からなる第一めっき層３３，４３を有していなくてもよい。この場合、めっき層形成工程では、シード層としての薄膜電極３２，４２の表面にＳｎ又はＳｎ合金からなる第二めっき層３４，４４が形成される。いずれの構成においても、めっき工程にかかる工数やコストを低減することができる。

薄膜電極３２，４２の膜厚が、０.００５μｍ以上２μｍ以下、より好ましくは０.０１μｍ以上０．２μｍ以下である。これにより、外部電極３，４の寸法をより一層大幅に削減することができる。薄膜電極３２，４２の膜厚が０．２μｍ以下であっても、各めっき層３３，３４，４３，４４を形成する際のシード層として十分に機能する。薄膜電極３２，４２の膜厚が極めて薄くすむため、薄膜電極３２，４２の形成が容易であり、製造にかかる工数やコストを低減することができる。

導電性薄膜形成工程では、導電性薄膜５１がＷで形成される。Ｗは、上述したように、素体２に密着性が強い材料であるため、素体２への密着性が高く、導電性薄膜５１の素体２への付着強度を必要十分に確保することができる。Ｗは、めっき液に対し耐食性を有する材料であるため、めっき層形成工程で用いられるめっき液による導電性薄膜５１（薄膜電極３２，４２）の侵食を抑制することができる。また、Ｗは、ドライエッチングが可能である導電性材料であるため、導電性薄膜除去工程において、ドライエッチング法、特にプラズマエッチング法が適用可能となり、導電性薄膜５１の除去を簡便に行うことができる。

ドライエッチング法の一つとして、反応性イオンエッチング（ＲＩＥ：ReactiveIon Etching）法が知られている。ＲＩＥ法が異方性エッチングであるのに対し、プラズマエッチング法は等方性エッチングである。ＲＩＥ法により導電性薄膜５１が除去される場合、一面ごとにエッチングを行う必要があり、工程が複雑となる。これに対して、プラズマエッチング法により導電性薄膜５１が除去される場合、バレル型プラズマエッチング装置を用いることが可能となり、複数面に対して一括してエッチングを行うことができる。したがって、プラズマエッチング法が、ＲＩＥ法よりも効率面で優れている。

導電性薄膜５１（薄膜電極３２，４２）の材料として、Ｗ以外に、上述したＭｏ、Ｎｂ、Ｔａ、Ｔｉ、又はＺｒなどを用いることができるが、これらの材料では、ドライエッチング性が悪いためエッチングガスとしてＣｌ系ガス又はＢｒ系ガスを用いる必要や、ＲＩＥ法によるエッチングが必要となる。したがって、導電性薄膜５１（薄膜電極３２，４２）の材料は、Ｗが好ましい。

導電性薄膜形成工程では、導電性薄膜５１の膜厚が０．２μｍ以下とされている。導電性薄膜５１の膜厚が０．２μｍ以下であっても、第一めっき層３３，４３を形成する際のシード層として十分に機能する。導電性薄膜５１の膜厚が極めて薄くすむため、導電性薄膜５１の形成が容易であり、製造にかかる工数やコストを低減することができる。また、レジスト層５３に被覆されていない導電性薄膜５１を除去する際にも、膜厚が薄いことから、短時間で除去することができる。

続いて、図５を参照して、本実施形態の変形例に係る電子部品１の構成を説明する。図５は、本実施形態に係る電子部品の断面構成を説明するための図である。本変形例は、外部電極３，４、特に、厚膜電極３１，４１の構成に関して、上述した実施形態と相違する。

各厚膜電極３１，４１は、図５に示されるように、焼付電極層３１ａ，４１ａと、焼付電極層３１ａ，４１ａ上に形成されるめっき層３１ｂ，４１ｂと、を有している。すなわち、各厚膜電極３１，４１は、焼付電極層３１ａ，４１ａとめっき層３１ｂ，４１ｂとの複合層である。焼付電極層３１ａ，４１ａは、上述した厚膜電極工程と同じく、素体２に導電性ペーストが付与され、付与された導電性ペーストが焼き付けられることにより形成される。めっき層３１ｂ，４１ｂは、焼付電極層３１ａ，４１ａの表面を覆うように形成される。

ところで、導電性ペーストを素体２の端面２ａ，２ｂ側に付与した際に、導電性ペーストは、その表面張力により、素体２の端面２ａ，２ｂの中央部に対応する部分が盛り上がった状態で付与される。このため、付与された導電性ペーストを焼き付けて形成した焼付電極層は、不均一な厚みを有し易い。これに対して、めっき層は、均一に膜形成を行うことが容易である。したがって、焼付電極層３１ａ，４１ａを薄く形成し、更にめっき層３１ｂ，４１ｂを形成することにより、厚膜電極３１、４１をより均一な厚みに形成することができる。

めっき層３１ｂ，４１ｂは、焼付電極層３１ａ，４１ａを構成する金属成分と同じ金属めっき層であることが好ましい。たとえば、焼付電極層３１ａ，４１ａを構成する金属成分をＣｕとする場合、めっき層３１ｂ，４１ｂの金属成分もＣｕとすることが好ましい。めっき層３１ｂ，４１ｂを形成する工程において、めっき層３１ｂ，４１ｂの形成後に、熱処理を施すことが好ましく、より好ましくは酸化雰囲気中での熱処理を施した後に、還元雰囲気中で再熱処理を施すことが好ましい。上述した熱処理（再熱処理）が施されためっき層３１ｂ，４１ｂは、酸化・還元処理を行わないめっき層に比べて、緻密な膜が形成され、更に焼付電極層３１ａ，４１ａと完全に一体化する。このため、めっき液が素体２内へ侵入することをより一層効果的に防ぐことができる。

以上、本発明の好適な実施形態について説明してきたが、本発明は必ずしも上述した実施形態に限定されるものではなく、その要旨を逸脱しない範囲で様々な変更が可能である。

本実施形態では、電子部品として積層セラミックコンデンサを例に説明したが、本発明はこれに限られることなく、積層インダクタ、積層バリスタ、積層圧電アクチュエータ、積層サーミスタ、又は積層複合部品などの他の電子部品にも適用できる。特に、積層セラミックコンデンサは、素体２の内部に酸又はアルカリなどのウエットエッチング液が浸入すると、部品の信頼性を著しく低下させる。したがって、積層セラミックコンデンサは、本発明の適用効果が大きい。積層バリスタ又は積層サーミスタなどの半導体セラミックスを用いた電子部品は、酸又はアルカリなどのエッチング液に極めて容易に素体が浸食される。したがって、半導体セラミックスを用いた電子部品も、本発明の適用効果が大きい。

本実施形態では、電子部品として５面電極構造である電子部品１を例に挙げたが、本発明はこれに限るものではない。たとえば、チップ抵抗のような、素体２の側面２ｅ，２ｆ又は主面２ｃ，２ｄのいずれかの面に外部電極３，４が形成されない３面電極構造や、端面２ａ，２ｂと側面２ｅ，２ｆ又は主面２ｃ，２ｄのいずれか一面のみとに外部電極３，４が形成されたＬ字型の２面電極構造である電子部品においても、同様の効果が得られる。積層コンデンサアレイや、チップ型３端子貫通積層コンデンサアレイ等の、多端子外部電極を有する電子部品においても、同様の効果が得られる。

本発明は、積層コンデンサなどの電子部品及びその製造方法に利用できる。

１…電子部品、２…素体、２ａ，２ｂ…端面、２ｃ，２ｄ…主面、２ｅ，２ｆ…側面、３，４…外部電極、６…誘電体層、７，８…内部電極、３１，４１…厚膜電極、３２，４２…薄膜電極、３３，４３…第一めっき層、３４，４４…第二めっき層、５１…導電性薄膜、５３…レジスト層。

Claims (8)

1. 互いに対向する一対の端面と、一対の前記端面間を連結するように伸び且つ互いに対向する一対の主面と、一対の前記主面を連結するように伸び且つ互いに対向する一対の側面とを有する素体と、
   前記素体の前記端面側に配置され、該端面と、前記主面の一部及び／又は前記側面の一部と、を覆うように形成された外部電極と、を備え、
   前記外部電極は、
   前記端面に形成された厚膜電極と、
   前記厚膜電極と、前記主面の前記一部及び／又は前記側面の前記一部と、を覆うように形成された薄膜電極と、
   前記薄膜電極よりも外側に形成され、Ｓｎ又はＳｎ合金を含むめっき層と、を有することを特徴とする電子部品。
2. 前記薄膜電極が、Ｗからなることを特徴とする請求項１に記載の電子部品。
3. 前記薄膜電極の膜厚が、０．２μｍ以下であることを特徴とする請求項１又は２に記載の電子部品。
4. 前記厚膜電極が、焼付電極層と、前記焼付電極層上に形成されためっき層と、を有していることを特徴とする請求項１〜３のいずれか一項に記載の電子部品。
5. 電子部品の製造方法であって、
   互いに対向する一対の端面と、一対の前記端面間を連結するように伸び且つ互いに対向する一対の主面と、一対の前記主面を連結するように伸び且つ互いに対向する一対の側面とを有する素体を準備する素体準備工程と、
   前記素体の前記端面側に、該端面と、前記主面の一部及び／又は前記側面の一部と、を覆うように外部電極を形成する外部電極形成工程と、を備え、
   前記外部電極形成工程は、
   前記端面に厚膜電極を形成する工程と、
   真空成膜法により、前記厚膜電極と前記主面及び／又は前記側面とに導電性薄膜を形成する工程と、
   前記導電性薄膜上における前記外部電極の形成予定領域にレジスト層を形成する工程と、
   エッチング法により、前記レジスト層に被覆されていない前記導電性薄膜を除去する工程と、
   前記レジスト層を剥離する工程と、
   前記レジスト層を剥離した後に、Ｓｎ又はＳｎ合金を含むめっき層を形成する工程と、を有することを特徴とする電子部品の製造方法。
6. 前記導電性薄膜を形成する前記工程では、前記導電性薄膜をＷで形成することを特徴とする請求項５に記載の電子部品の製造方法。
7. 前記導電性薄膜を形成する前記工程では、前記導電性薄膜の膜厚を０．２μｍ以下とすることを特徴とする請求項５又は６に記載の電子部品の製造方法。
8. 前記厚膜電極を形成する前記工程では、導電性ペーストの焼き付けにより焼付電極層を形成し、前記焼付電極層上にめっき層を形成することを特徴とする請求項５〜７のいずれか一項に記載の電子部品の製造方法。

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