KR102059441B1 - 커패시터 부품 - Google Patents

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KR102059441B1
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Abstract

본 발명의 일 실시 형태는 서로 대향하는 제1면 및 제2면을 포함하며, 복수의 유전체층의 적층 구조와 상기 유전체층을 사이에 두고 교대로 배치되어 각각 상기 제1면 및 제2면으로 노출된 제1 및 제2 내부 전극을 포함하는 바디와, 상기 제1면 및 제2면을 커버하여 상기 제1 및 제2 내부 전극과 접속된 금속층과, 상기 금속층을 커버하는 세라믹층 및 상기 세라믹층을 커버하며 상기 금속층과 접속되어 각각 상기 제1 및 제2 내부 전극과 전기적으로 연결된 제1 및 제2 외부 전극을 포함하는 커패시터 부품을 제공한다.

Description

커패시터 부품 {Capacitor Component}
본 발명은 커패시터 부품에 관한 것이다.
커패시터 부품의 하나인 적층 세라믹 커패시터는 액정 표시 장치(LCD: Liquid Crystal Display) 및 플라즈마 표시 장치 패널(PDP: Plasma Display Panel) 등의 영상 기기, 컴퓨터, 스마트폰 및 휴대폰 등 여러 전자 제품의 인쇄회로기판에 장착되어 전기를 충전시키거나 또는 방전시키는 역할을 하는 칩 형태의 콘덴서이다.
이러한 적층 세라믹 커패시터(MLCC: Multi-Layered Ceramic Capacitor)는 소형이면서 고용량이 보장되고 실장이 용이하다는 장점을 인하여 다양한 전자 장치의 부품으로 사용될 수 있다. 최근 모바일 기기나 자동차 등에 사용되는 적층 세라믹 커패시터의 경우, 높은 수준의 기계적 강도가 요구되며, 예컨대, 외부의 반복된 충격, 진동, 가혹한 온도와 습도 등의 환경에 견딜 수 있어야 한다.
종래 사용되는 MLCC에서 외부 전극의 경우, 페이스트를 도포하여 이를 소결하는 방식으로 얻어지는데 이로부터 얻어진 외부 전극은 중앙 영역에 비하여 외곽 영역의 두께가 상대적으로 얇다. 이렇게 두께가 불균일 할 경우, MLCC의 실장 밀도 저하, 외부 전극의 밀폐(sealing) 특성 저하, 블리스터(blister)로 인한 도금 불량 등을 야기시킬 수 있다.
본 발명의 목적 중 하나는 외부 전극의 두께가 저감되면서도 외부 전극의 실링 특성, 내습 신뢰성 등이 향상된 커패시터 부품을 제공하는 것이다. 본 발명의 목적 중 다른 하나는 이렇나 커패시터 부품을 효율적으로 형성할 수 있는 제조방법을 제공하는 것이다.
상술한 과제를 해결하기 위한 방법으로, 본 발명은 일 실시 형태를 통하여 신규한 커패시터 부품을 제안하고자 하며, 구체적으로, 서로 대향하는 제1면 및 제2면을 포함하며, 복수의 유전체층의 적층 구조와 상기 유전체층을 사이에 두고 교대로 배치되어 각각 상기 제1면 및 제2면으로 노출된 제1 및 제2 내부 전극을 포함하는 바디와, 상기 제1면 및 제2면을 커버하여 상기 제1 및 제2 내부 전극과 접속된 금속층과, 상기 금속층을 커버하는 세라믹층 및 상기 세라믹층을 커버하며 상기 금속층과 접속되어 각각 상기 제1 및 제2 내부 전극과 전기적으로 연결된 제1 및 제2 외부 전극을 포함하는 형태이다.
일 실시 예에서, 상기 금속층은 상기 바디의 제1면 및 제2면 전체를 커버하는 형태일 수 있다.
일 실시 예에서, 상기 금속층은 균일한 두께를 가질 수 있다.
일 실시 예에서, 상기 세라믹층은 상기 금속층 전체를 커버하는 형태일 수 있다.
일 실시 예에서, 상기 바디의 제1면 및 제2면을 기준으로 상기 금속층 및 상기 세라믹층의 면적은 동일할 수 있다.
일 실시 예에서, 상기 제1 및 제2 외부 전극은 각각 다층 구조를 가질 수 있다.
일 실시 예에서, 상기 제1 및 제2 외부 전극은 각각 소결 전극인 제1층 및 상기 제1층을 커버하며 도금 전극인 제2층을 포함할 수 있다.
일 실시 예에서, 상기 세라믹층과 상기 제1 및 제2 외부 전극 사이에 각각 배치된 추가적인 금속층을 더 포함할 수 있다.
일 실시 예에서, 상기 금속층 및 추가적인 금속층은 동일한 물질로 이루어질 수 있다.
일 실시 예에서, 상기 바디의 제1면 및 제2면을 기준으로 상기 금속층, 상기 세라믹층 및 상기 추가적인 금속층의 면적은 동일할 수 있다.
일 실시 예에서, 상기 금속층은 Ni 성분을 포함할 수 있다.
일 실시 예에서, 상기 세라믹층은 상기 바디와 동일한 물질로 이루어질 수 있다.
일 실시 예에서, 상기 세라믹층은 상기 바디보다 많은 양의 유기 물질 성분을 포함할 수 있다.
일 실시 예에서, 상기 제1 및 제2 외부 전극은 상기 제1면 및 제2면을 연결하면서 서로 대향하는 제3면 및 제4면을 커버하는 형태일 수 있다.
일 실시 예에서, 상기 제1 및 제2 외부 전극에서 상기 제3면 및 제4면을 커버하는 영역은 상기 금속층과 물리적으로 연결된 형태일 수 있다.
한편, 본 발명의 다른 측면은,
복수의 유전체층과 제1 및 제2 내부 전극을 교대로 적층하여 바디를 형성하는 단계와, 상기 바디에서 상기 제1 및 제2 내부 전극이 노출된 면에 금속층을 형성하는 단계와, 상기 금속층을 커버하도록 세라믹층을 형성하는 단계; 및 상기 세라믹층을 커버하면서 상기 금속층과 접속되도록 외부 전극을 형성하는 단계를 포함하는 커패시터 부품의 제조방법을 제공한다.
일 실시 예에서, 상기 금속층을 형성하는 단계는 상기 금속층을 상기 바디에 전사하는 단계를 포함할 수 있다.
일 실시 예에서, 상기 세라믹층을 상기 세라믹층을 상기 금속층에 전사하는 단계를 포함할 수 있다.
일 실시 예에서, 상기 금속층 및 상기 세라믹층을 형성하는 단계는 상기 바디에 상기 금속층 및 상기 세라믹층의 적층체를 한번에 전사하는 단계를 포함할 수 있다.
일 실시 예에서, 상기 바디, 상기 금속층 및 상기 세라믹층을 동시에 소성하는 단계를 더 포함할 수 있다.
본 발명의 여러 효과 중 일 효과로서, 외부 전극의 두께가 저감되면서도 외부 전극의 실링 특성, 내습 신뢰성 등이 향상된 커패시터 부품을 얻을 수 있다. 또한, 이러한 커패시터 부품을 효율적으로 제조할 수 있는 방법을 얻을 수 있다. 다만, 본 발명의 다양하면서도 유익한 장점과 효과는 상술한 내용에 한정되지 않으며, 본 발명의 구체적인 실시 형태를 설명하는 과정에서 보다 쉽게 이해될 수 있을 것이다.
도 1은 본 발명의 일 실시형태에 따른 커패시터 부품을 개략적으로 나타낸 사시도이다.
도 2는 도 1의 커패시터 부품에서 바디, 금속층 및 세라믹층의 형태를 개략적으로 나타낸 사시도이다.
도 3은 도 1의 커패시터 부품을 나타낸 단면도이다.
도 4 및 도 5는 변형된 실시 예에 따른 커패시터 부품에 관한 것이며, 각각 바디의 형태를 나타내는 사시도 및 커패시터 부품의 단면도에 해당한다.
도 6 내지 10은 본 발명의 일 실시 예에 따른 커패시터 부품의 제조 방법의 예를 나타낸다.
이하, 구체적인 실시형태 및 첨부된 도면을 참조하여 본 발명의 실시형태를 설명한다. 그러나, 본 발명의 실시형태는 여러 가지 다른 형태로 변형될 수 있으며, 본 발명의 범위가 이하 설명하는 실시형태로 한정되는 것은 아니다. 또한, 본 발명의 실시형태는 통상의 기술자에게 본 발명을 더욱 완전하게 설명하기 위해서 제공되는 것이다. 따라서, 도면에서의 요소들의 형상 및 크기 등은 보다 명확한 설명을 위해 과장될 수 있으며, 도면상의 동일한 부호로 표시되는 요소는 동일한 요소이다.
그리고 도면에서 본 발명을 명확하게 설명하기 위해서 설명과 관계없는 부분은 생략하고, 여러 층 및 영역을 명확하게 표현하기 위하여 두께를 확대하여 나타내었으며, 동일한 사상의 범위 내의 기능이 동일한 구성요소는 동일한 참조부호를 사용하여 설명한다. 나아가, 명세서 전체에서, 어떤 부분이 어떤 구성요소를 "포함"한다고 할 때, 이는 특별히 반대되는 기재가 없는 한 다른 구성요소를 제외하는 것이 아니라 다른 구성요소를 더 포함할 수 있는 것을 의미한다.
도 1은 본 발명의 일 실시형태에 따른 커패시터 부품을 개략적으로 나타낸 사시도이다. 도 2는 도 1의 커패시터 부품에서 바디, 금속층 및 세라믹층의 형태를 개략적으로 나타낸 사시도이다. 그리고 도 3은 도 1의 커패시터 부품을 나타낸 단면도이다.
도 1 내지 3을 참조하면, 본 발명의 일 실시형태에 따른 커패시터 부품(100)은 바디(101)와 이에 포함된 제1 및 제2 내부 전극(111, 112), 금속층(120), 세라믹층(130), 그리고 제1 및 제2 외부 전극(140, 150)을 주요 구성으로 포함한다. 본 실시 형태의 경우, 후술할 바와 같이 바디(101)의 측면을 커버하는 금속층(120) 및 세라믹층(130)의 다층 구조를 채용하여 커패시터 부품(100)의 모서리 등에서 발생할 수 있는 커패시터 부품(100)의 소형화에 유리하면서도 실링 특성, 내습 신뢰성 등이 향상될 수 있다.
바디(101)는 복수의 유전체층이 적층된 적층 구조와 유전체층을 사이에 두고 교대로 배치된 제1 및 제2 내부 전극(111, 112)을 포함한다. 이 경우, 도 2에 도시된 형태와 같이 바디(101)는 육면체 혹은 이와 유사한 형상을 가질 수 있으며, 서로 대향하는 제1면 및 제2면을 포함한다. 이 경우, 상기 제1면 및 제2면은 도 3을 기준으로 바디(101)의 좌우 측면에 해당한다.
바디(101)에 포함된 유전체층은 당 업계에서 알려진 세라믹 등의 유전 물질을 이용할 수 있으며, 예를 들어, BaTiO3(티탄산바륨)계 세라믹 분말 등을 포함할 수 있다. 이 경우, 상기 BaTiO3계 세라믹 분말은 예를 들면 BaTiO3에 Ca(칼슘), Zr(지르코늄) 등이 일부 고용된 (Ba1-xCax)TiO3, Ba(Ti1-yCay)O3, (Ba1-xCax)(Ti1-yZry)O3 또는 Ba(Ti1-yZry)O3 등이 있으며, 본 발명이 이에 한정되는 것은 아니다.
바디(101)는 전기 용량을 형성하는 액티브 영역과 그 상부와 하부에 위치하는 커버 영역으로 나뉠 수 있다. 구체적으로, 도 1을 기준으로, 액티브 영역 은 제1 및 제2 내부 전극(111, 112)에 의하여 용량을 형성하며, 커버 영역은 상기 액티브 영역의 상부와 하부에 배치된다. 이 경우, 커버 영역은 물리적 또는 화학적 스트레스에 의한 제1 및 제2 내부 전극(111, 112)의 손상을 방지하는 역할을 수행할 수 있으며, 내부 전극(111, 112)을 포함하지 않는 점 외에는 액티브 영역의 유전체층과 실질적으로 동일한 재질 및 구성을 가질 수 있다. 이 경우, 커버 영역은 그린 시트 적층 및 소결 공정에 의하여 함께 얻어질 수 있다. 이러한 커버 영역은 1개 또는 2개 이상의 그린 시트가 액티브 영역의 상하 면에 적층되어 소결된 형태로 구현될 수 있다.
제1 및 제2 내부 전극(111, 112)은 바디(101)를 구성하는 유전체층을 사이에 두고 서로 대향하도록 번갈아 배치되며, 바디(101)의 양 단부로 각각 노출될 수 있다. 이때, 제1 및 제2 내부전극(111, 112)은 중간에 배치된 유전체층에 의해 서로 전기적으로 분리될 수 있다. 제1 및 제2 내부전극(111, 112)을 형성하는 재료는 특별히 제한되지 않으며, 예를 들어 팔라듐(Pd), 팔라듐-은(Pd-Ag)합금 등의 귀금속 재료 및 니켈(Ni) 및 구리(Cu) 중 하나 이상의 물질로 이루어진 도전성 페이스트를 사용하여 형성될 수 있다. 상기 도전성 페이스트의 인쇄 방법은 스크린 인쇄법 또는 그라비아 인쇄법 등을 사용할 수 있으며, 본 발명이 이에 한정되는 것은 아니다. 또한, 제1 및 제2 내부 전극(111, 112)의 두께는 용도 등에 따라 적절히 결정할 수 있으며 특별히 제한되는 것은 아니나, 예를 들면 0.1 내지 5㎛ 또는 0.1~2.5㎛일 수 있다.
금속층(120)은 바디(101)의 제1면 및 제2면을 커버하며 제1 및 제2 내부 전극(111, 112)과 접속된다. 이 경우, 금속층(120)은 도 2에 도시된 형태와 같이 바디(101)의 제1면 및 제2면 전체를 커버하는 형태일 수 있으며, 금속층(120)에서 바디(101)를 향하는 면은 바디(101)의 제1면과 동일한 면적을 가질 수 있다. 또한, 금속층(120)은 바디(101)의 제1면 및 제2면을 기준으로 균일한 두께를 가질 수 있다. 이러한 형태의 금속층(120)을 얻을 수 있는 하나의 예로서, 후술할 바와 같이 금속층(120)의 바디(101)의 표면에 전사하는 공정을 활용할 수 있다.
종래에는 내부 전극(111, 112)과 연결되는 외부 전극의 형성 시 도전성 페이스트를 도포한 후 이를 소결하는 공정을 이용하였으며, 이에 따라 외부 전극의 중앙 영역과 외곽 영역에서 두께의 불균일이 발생하였다(중앙 영역의 두께 > 외곽 영역의 두께). 본 실시 형태의 경우, 균일한 두께의 금속층(120)을 사용함으로써 전기적 특성이 고르며, 나아가, 커패시터 부품(100)의 외부로부터 침입하는 수분, 특히, 모서리 영역에서의 내습 신뢰성이 향상될 수 있다.
한편, 금속층(120)은 전기 전도성이 높은 금속 물질 중 적절한 것으로 이루어지며, 예컨대, Ni 성분을 포함할 수 있다. 본 실시 형태의 경우, 금속층(120)은 소결 전극의 형태로 제공될 수 있으며, 바디(101)와 동시에 소결될 수 있다. 이 경우, 소결 전의 금속층(120)은 금속 입자, 바인더와 같은 유기 물질을 포함하는 상태로 바디(101)에 전사될 수 있으며, 소결 후 유기 물질 등은 제거될 수 있다.
세라믹층(130)은 금속층(120)을 커버하며, 티탄산바륨 등과 같은 세라믹 물질로 이루어진다. 이 경우, 세라믹층(130)은 바디(101)에 포함된 것과 동일한 세라믹 물질을 포함할 수 있으며, 또한, 바디(101)와 동일한 물질로 이루어질 수도 있다. 도 2에 도시된 형태와 같이, 세라믹층(130)은 금속층(120) 전체를 커버하는 형태일 수 있으며, 이 경우, 바디(101)의 제1면 및 제2면을 기준으로 금속층(120) 및 세라믹층(130)의 면적은 서로 동일할 수 있다. 세라믹층(130)은 금속층(120)과 마찬가지로 바디(101)의 표면에 전사하는 방식으로 형성될 수 있으며, 이후 소결 과정을 거칠 수 있다. 전사 공정을 위하여 소결 전의 세라믹층(130)은 높은 접착력을 갖는 것이 바람직하므로 이를 위해 상대적으로 바인더 등의 유기 물질을 많이 포함할 수 있다. 이 경우, 소결 후에도 일부 유기 물질이 잔존할 수 있으므로 세라믹층(130)은 바디(101)보다 많은 양의 유기 물질 성분을 포함할 수 있다.
본 실시 형태와 같이 바디(101)의 외곽에 세라믹층(130)이 형성됨으로써 외부 전극의 실링 특성이 더욱 향상되어 외부로부터 수분이나 도금액 등이 침투하는 것을 최소화할 수 있다. 이 경우, 세라믹층(130)은 인접한 금속층(120)에 의하여 소결 시 치밀화가 빠르게 이루어질 수 있으므로 내습 특성 향상에 적합한 구조가 효과적으로 얻어질 수 있다.
제1 및 제2 외부 전극(140, 150)은 바디(101)의 외부에 형성되어 각각 제1 및 제2 내부 전극(111, 112)과 전기적으로 연결된다. 구체적으로, 제1 및 제2 외부 전극(140, 150)은 세라믹층(130)을 커버하며 금속층(120)과 접속되어 각각 제1 및 제2 내부 전극(111, 112)과 전기적으로 연결된 형태이다.
제1 및 제2 외부 전극(140, 150)은 각각 다층 구조를 가질 수 있으며 예컨대, 각각 제1층(141, 151)과 제2층(142, 152)을 포함할 수 있다. 여기서, 제1층(141, 151)은 도전성 페이스트를 소결하여 얻어진 소결 전극으로 형성될 수 있으며, 제2층(142, 152)은 제1층을 커버하는 형태로서 1층 이상의 도금층을 포함할 수 있다. 또한, 제1 및 제2 외부 전극(140, 150)은 제1층(141, 151)과 제2층(142, 152) 외에도 추가적인 다른 층을 포함할 수 있으며, 예컨대, 제1층(141, 151)과 제2층(142, 152) 사이에 도전성 수지 전극을 포함하여 기계적 충격 등을 완화할 수 있을 것이다.
또한, 도 3에 도시된 형태와 같이 제1 및 제2 외부 전극(140, 150)은 바디(101)의 제1면 및 제2면을 연결하면서 서로 대향하는 제3면 및 제4면을 커버하는 형태일 수 있다. 여기서, 상기 제3면 및 제4면은 도 3을 기준으로 바디(101)의 상면 및 하면에 해당한다. 제1 및 제2 외부 전극(140, 150)에서 바디(101)의 제3면 및 제4면을 커버하는 영역은 금속층(120)과 물리적으로 연결된 형태일 수 있다.
도 4 및 도 5는 변형된 실시 예에 따른 커패시터 부품에 관한 것이며, 각각 바디의 형태를 나타내는 사시도 및 커패시터 부품의 단면도에 해당한다.
도 4 및 도 5를 참조하면, 변형 예에 따른 커패시터 부품은 추가적인 금속층(121)을 더 포함하며, 추가적인 금속층(121)은 세라믹층(130)을 커버하는 형태이다. 즉, 추가적인 금속층(121)은 세라믹층(130)과 제1 및 제2 외부 전극(140), 150) 사이에 각각 배치되며, 이에 의하여 내습 신뢰성이 더욱 향상될 수 있다. 추가적인 금속층(121)은 금속층(120)과 동일한 물질로 이루어질 수 있으며, 예컨대, Ni 성분을 포함할 수 있다. 또한, 도 4에 도시된 형태와 같이, 바디(101)의 제1면 및 제2면을 기준으로 금속층(120), 세라믹층(130) 및 추가적인 금속층(121)의 면적은 서로 동일할 수 있다.
추가적인 금속층(121)이 형성되는 경우, 도 5에 도시된 형태와 같이, 외부 전극(140, 150) 중 제1층(141, 151)은 바디(101)의 상면 및 하면(제3면 및 제4면)에만 형성될 수도 있을 것이다.
도 6 내지 10을 참조하여 상술한 구조를 갖는 커패시터 부품의 제조 방법의 예를 설명한다. 제조 방법에 대한 설명을 통하여 커패시터 부품의 구조를 더욱 명확하게 이해할 수 있을 것이다.
커패시터 부품의 제조 공정의 경우, 우선, 도 6에 도시된 형태와 같이 바디(101)의 표면에 금속층(120)을 전사한다. 여기서, 바디(101)는 복수의 유전체층과 제1 및 제2 내부 전극을 교대로 적층하여 형성될 수 있다. 예컨대, 세라믹 그린 시트와 내부전극용 도전성 페이스트를 도포한 후 이를 적층하는 방식을 이용할 수 있다. 금속층(120)은 바디(101)에서 제1 및 제2 내부 전극이 노출된 면에 형성한다. 금속층(120)의 전사 공정의 경우, 지지대(200) 상에 시트 형태의 금속층(120)을 마련한 후 바디(101)를 이에 압착하여 바디(101)의 표면에 금속층(120)의 일부가 달라붙게 한다. 바디(101)에 전사된 금속층(120)은 소결 전 상태로서 바인더, 유기 용매 등의 성분을 포함하고 있다.
금속층(120)의 형성 후에는 도 7에 도시된 형태와 같이, 금속층(120)을 커버하도록 세라믹층(130)을 형성하며, 금속층(120)과 마찬가지로 전사 공정을 이용할 수 있다. 즉, 지지대(200) 상에 소결 전의 세라믹층(130)을 배치한 후 바디(101)를 이에 압착하여 금속층(120)의 표면에 세라믹층(130)의 일부가 달라붙게 한다. 바디(101)에 전사된 세라믹층(130)은 소결 전 상태로서 바인더, 유기 용매 등의 성분을 포함하고 있다.
한편, 본 실시 예에서는 금속층(120)과 세라믹층(130)을 개별적으로 전사하는 공정을 이용하였지만, 전사 공정을 한번만 이용할 수도 있다. 즉, 도 8에 도시된 형태와 같이, 금속층(120)과 세라믹층(130)을 지지대(200) 상에 적층하여 둔 후 한번의 전사 공정으로 바디(101)에 금속층(120)과 세라믹층(130)의 다층 구조를 얻을 수 있다.
또한, 도 9는 추가적인 금속층(121)을 형성하는 공정의 일 예를 개시한다. 바디(101)에 금속층(120)과 세라믹층(130)이 형성된 상태에서 추가적인 전사 공정이 적용되며, 이 경우, 세라믹층(130)과 금속층(121)의 순서를 바꾸어 지지대(200) 상에 적층할 수 있다. 이 상태에서 세라믹층(130)과 금속층(121)의 적층 구조를 바디(101)에 전사할 경우, 바디(101)의 표면으로부터 금속층(120), 세라믹층(130), 금속층(121)의 순서로 적층 구조를 얻을 수 있다.
이상에서 바디(101)에 금속층(120), 세라믹층(130), 추가적인 금속층(121)을 형성하는 방법의 예를 설명하였으며, 바디(101)의 반대 편에도 동일한 공정을 적용할 수 있을 것이다.
다음으로 세라믹층(130)을 커버하면서 금속층(120)과 접속되도록 외부 전극을 형성하며, 도 10은 외부 전극 중 제1층(141)을 형성하는 단계를 나타낸다. 상술한 바와 같이, 제1층(141)은 도전성 페이스트(201)에 바디(101)를 디핑(dipping)하는 방식 등으로 얻어질 수 있다. 이후, 바디(101), 금속층(120), 세라믹층(130), 제1층(141)을 소성하며, 이들은 동시에 소성될 수 있을 것이다.
본 발명은 상술한 실시형태 및 첨부된 도면에 의해 한정되는 것이 아니며, 첨부된 청구범위에 의해 한정하고자 한다. 따라서, 청구범위에 기재된 본 발명의 기술적 사상을 벗어나지 않는 범위 내에서 당 기술분야의 통상의 지식을 가진 자에 의해 다양한 형태의 치환, 변형 및 변경이 가능할 것이며, 이 또한 본 발명의 범위에 속한다고 할 것이다.
100: 커패시터 부품
101: 바디
111, 112: 내부 전극
120: 금속층
130: 세라믹층
140, 150: 외부 전극
141, 151: 제1층
142, 152: 제2층

Claims (20)

  1. 서로 대향하는 제1면 및 제2면을 포함하며, 복수의 유전체층의 적층 구조와 상기 유전체층을 사이에 두고 교대로 배치되어 각각 상기 제1면 및 제2면으로 노출된 제1 및 제2 내부 전극을 포함하는 바디;
    상기 제1면 및 제2면을 커버하여 상기 제1 및 제2 내부 전극과 접속된 금속층;
    상기 금속층을 커버하되 상기 금속층의 상하면을 노출시키는 세라믹층; 및
    상기 세라믹층을 커버하며 상기 금속층과 접속되어 각각 상기 제1 및 제2 내부 전극과 전기적으로 연결된 제1 및 제2 외부 전극;을 포함하며,
    상기 금속층은 상기 제1면 및 제2면을 벗어나지 않는 범위에서 형성되며,
    상기 제1 및 제2 외부 전극은 상기 바디, 금속층 및 세라믹층의 상하면과 접촉하며,
    상기 세라믹층은 티탄산바륨 성분을 포함하며,
    상기 금속층은 Ni 성분을 포함하는 커패시터 부품.
  2. 제1항에 있어서,
    상기 금속층은 상기 바디의 제1면 및 제2면 전체를 커버하는 형태인 커패시터 부품.
  3. 제1항에 있어서,
    상기 금속층은 균일한 두께를 갖는 커패시터 부품.
  4. 제1항에 있어서,
    상기 세라믹층은 상기 금속층 전체를 커버하는 형태인 커패시터 부품.
  5. 제1항에 있어서,
    상기 바디의 제1면 및 제2면을 기준으로 상기 금속층 및 상기 세라믹층의 면적은 동일한 커패시터 부품.
  6. 제1항에 있어서,
    상기 제1 및 제2 외부 전극은 각각 다층 구조를 갖는 커패시터 부품.
  7. 제6항에 있어서,
    상기 제1 및 제2 외부 전극은 각각 소결 전극인 제1층 및 상기 제1층을 커버하며 도금 전극인 제2층을 포함하는 커패시터 부품.
  8. 제1항에 있어서,
    상기 세라믹층과 상기 제1 및 제2 외부 전극 사이에 각각 배치된 추가적인 금속층을 더 포함하는 커패시터 부품.
  9. 제8항에 있어서,
    상기 금속층 및 추가적인 금속층은 동일한 물질로 이루어진 커패시터 부품.
  10. 제8항에 있어서,
    상기 바디의 제1면 및 제2면을 기준으로 상기 금속층, 상기 세라믹층 및 상기 추가적인 금속층의 면적은 동일한 커패시터 부품.
  11. 삭제
  12. 제1항에 있어서,
    상기 세라믹층은 상기 바디와 동일한 물질로 이루어진 커패시터 부품.
  13. 제1항에 있어서,
    상기 세라믹층은 상기 바디보다 많은 양의 유기 물질 성분을 포함하는 커패시터 부품.
  14. 제1항에 있어서,
    상기 제1 및 제2 외부 전극은 상기 제1면 및 제2면을 연결하면서 서로 대향하는 제3면 및 제4면을 커버하는 형태인 커패시터 부품.
  15. 제14항에 있어서,
    상기 제1 및 제2 외부 전극에서 상기 제3면 및 제4면을 커버하는 영역은 상기 금속층과 물리적으로 연결된 형태인 커패시터 부품.
  16. 복수의 유전체층과 제1 및 제2 내부 전극을 교대로 적층하여 바디를 형성하는 단계;
    상기 바디에서 서로 대향하며 상기 제1 및 제2 내부 전극이 각각 노출된 제1면 및 제2면에 금속층을 형성하는 단계;
    상기 금속층을 커버하되 상기 금속층의 상하면이 노출되도록 세라믹층을 형성하는 단계; 및
    상기 세라믹층을 커버하면서 상기 금속층과 접속되어 각각 상기 제1 및 제2 내부 전극과 연결되도록 제1 및 제2 외부 전극을 형성하는 단계;를 포함하며,
    상기 금속층은 상기 바디에서 상기 제1면 및 제2면을 벗어나지 않는 범위에서 형성되며,
    상기 제1 및 제2 외부 전극은 상기 바디, 금속층 및 세라믹층의 상하면과 접촉하며,
    상기 세라믹층은 티탄산바륨 성분을 포함하며,
    상기 금속층은 Ni 성분을 포함하는 커패시터 부품의 제조방법.
  17. 제16항에 있어서,
    상기 금속층을 형성하는 단계는 상기 금속층을 상기 바디에 전사하는 단계를 포함하는 커패시터 부품의 제조방법.
  18. 제16항에 있어서,
    상기 세라믹층을 상기 세라믹층을 상기 금속층에 전사하는 단계를 포함하는 커패시터 부품의 제조방법.
  19. 제16항에 있어서,
    상기 금속층 및 상기 세라믹층을 형성하는 단계는 상기 바디에 상기 금속층 및 상기 세라믹층의 적층체를 한번에 전사하는 단계를 포함하는 커패시터 부품의 제조방법.
  20. 제16항에 있어서,
    상기 바디, 상기 금속층 및 상기 세라믹층을 동시에 소성하는 단계를 더 포함하는 커패시터 부품의 제조방법.
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