KR102380836B1 - 적층형 커패시터 및 그 실장 기판 - Google Patents

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Abstract

본 발명은, 길이와 폭이 같으며, 유전체층과 상기 유전체층을 사이에 두고 번갈아 배치되는 복수의 제1 및 제2 내부 전극을 포함하고, 서로 대향하는 제1 및 제2 면, 상기 제1 및 제2 면과 연결되고 서로 대향하는 제3 및 제4 면, 상기 제1 및 제2 면과 연결되고 상기 제3 및 제4 면과 연결되고 서로 대향하는 제5 및 제6 면을 포함하는 커패시터 바디; 상기 커패시터 바디의 제3 면에서 제5 면의 일부까지 연장되게 형성되는 제1 외부 전극; 및 상기 커패시터 바디의 제4 면에서 제6 면의 일부까지 연장되게 형성되는 제2 외부 전극; 을 포함하고, 상기 제1 내부 전극은, 상기 커패시터 바디의 제3 면과 제5 면이 만나는 제1 코너를 통해 노출되고 상기 제1 외부 전극에 의해 커버되는 제1 리드부를 가지고, 상기 제2 내부 전극은, 상기 커패시터 바디의 제4 면과 제6 면이 만나는 제2 코너를 통해 노출되고 상기 제2 외부 전극에 의해 커버되는 제2 리드부를 가지는 적층형 커패시터를 제공한다.

Description

적층형 커패시터 및 그 실장 기판{Multi layered capacitor and board for mounting the same}
본 발명은 적층형 커패시터 및 그 실장 기판에 관한 것이다.
적층형 커패시터(MLCC: Multi Layered Ceramic Capacitor)는 소형이고 고용량이 보장되며 실장이 용이한 특징을 갖는다.
상기 적층형 커패시터는 액정 표시 장치(LCD: Liquid Crystal Display)와 플라즈마 표시 장치 패널(PDP: Plasma Display Panel) 등의 영상 기기, 컴퓨터, 스마트 폰 및 휴대폰 등 여러 전자 제품의 회로 기판에 장착되어 전기를 충전시키거나 또는 방전시키는 역할을 한다.
또한, 적층형 커패시터는 회로 기판에 실장되는 SMD(surface mount device) 타입의 전하 저장 및 인덕터나 저항과 함께 사용되어 필터와 같은 역할을 할 수 있다.
이러한 적층형 커패시터는 복수의 유전체층 사이에 다른 극성의 내부 전극이 교대로 적층된 구조를 가지고 외부 전극의 방향성을 가지고 있다. 이에 이러한 외부 전극의 방향성에 의해 칩 로딩에 어려운 점이 있으며, 특히 특수한 사이즈로 제작되는 경우 이러한 문제가 더 심화될 수 있다.
국내등록특허 제10-0925624호 일본공개특허 제2009-2000092호
본 발명의 목적은 외부 전극의 방향성을 없애 칩 로딩시 문제를 개선할 수 있는 적층형 커패시터 및 그 실장 기판을 제공하는 것이다.
본 발명의 일 측면은, 길이와 폭이 같으며, 유전체층과 상기 유전체층을 사이에 두고 번갈아 배치되는 복수의 제1 및 제2 내부 전극을 포함하고, 서로 대향하는 제1 및 제2 면, 상기 제1 및 제2 면과 연결되고 서로 대향하는 제3 및 제4 면, 상기 제1 및 제2 면과 연결되고 상기 제3 및 제4 면과 연결되고 서로 대향하는 제5 및 제6 면을 포함하는 커패시터 바디; 상기 커패시터 바디의 제3 면에서 제5 면의 일부까지 연장되게 형성되는 제1 외부 전극; 및 상기 커패시터 바디의 제4 면에서 제6 면의 일부까지 연장되게 형성되는 제2 외부 전극; 을 포함하고, 상기 제1 내부 전극은, 상기 커패시터 바디의 제3 면과 제5 면이 만나는 제1 코너를 통해 노출되고 상기 제1 외부 전극에 의해 커버되는 제1 리드부를 가지고, 상기 제2 내부 전극은, 상기 커패시터 바디의 제4 면과 제6 면이 만나는 제2 코너를 통해 노출되고 상기 제2 외부 전극에 의해 커버되는 제2 리드부를 가지는 적층형 커패시터를 제공한다.
본 발명의 일 실시 예에서, 상기 제1 및 제2 리드부의 상기 커패시터 바디의 제5 및 제6 면을 통해 노출되는 부분의 길이가 상기 커패시터 바디의 길이의 1/2 미만일 수 있다.
본 발명의 일 실시 예에서, 상기 제1 및 제2 리드부는 사각 형상이거나 또는 삼각 형상일 수 있다.
본 발명의 일 실시 예에서, 상기 제1 외부 전극은 상기 커패시터 바디의 제1, 제2 및 제6 면의 일부까지 연장되고, 상기 제2 외부 전극은 상기 커패시터 바디의 제1, 제2 및 제5 면의 일부까지 연장될 수 있다.
본 발명의 다른 측면은, 길이와 폭이 같은 커패시터 바디; 상기 커패시터 바디의 제1 코너를 통해 노출되는 제1 리드부를 가지는 제1 내부 전극; 상기 커패시터 바디 내에서 유전체층을 사이에 두고 상기 제1 내부 전극과 번갈아 배치되고, 상기 제1 코너와 대각선 상으로 대향되는 제2 코너를 통해 노출되는 제2 리드부를 가지는 제2 내부 전극; 및 상기 커패시터 바디의 서로 대향하는 양면에 상기 제1 및 제2 리드부와 각각 접속되도록 형성되는 제1 및 제2 외부 전극; 을 포함할 수 있다.
본 발명의 일 실시 예에서, 상기 제1 및 제2 리드부의 상기 커패시터 바디의 코너로 노출되는 부분의 길이가 상기 커패시터 바디의 길이의 1/2 미만일 수 있다.
본 발명의 또 다른 측면은, 상부에 제1 및 제2 전극 패드를 갖는 기판; 및 상기 제1 및 제2 전극 패드 위에 제1 및 제2 외부 전극이 각각 배치되어 상기 기판 상에 실장되는 상기 적층형 커패시터; 를 포함하는 적층형 커패시터의 실장 기판을 제공한다.
본 발명의 일 실시 형태에 따르면, 커패시터 바디의 길이와 폭이 같고, 내부 전극의 리드부가 서로 대향하는 커패시터 바디의 양 코너를 통해 각각 노출되어 외부 전극의 방향성을 없애, 칩 로딩시 발생되는 문제를 개선할 수 있는 효과가 있다.
도 1은 본 발명의 일 실시 형태에 따른 적층형 커패시터를 개략적으로 나타낸 사시도이다.
도 2는 도 1에서 외부 전극을 분리하고 나타낸 사시도이다.
도 3은 도 1의 제1 및 제2 내부 전극의 적층 구조를 나타낸 분리사시도이다.
도 4(a) 및 도 4(b)는 도 1의 제1 및 제2 내부 전극을 각각 나타낸 평면도이다.
도 5는 도 1의 적층형 커패시터를 가로 방향으로 90도 회전시킨 사시도이다.
도 6은 도 1의 적층형 커패시터가 기판에 실장된 상태를 나타낸 사시도이다.
도 7은 도 5의 적층형 커패시터가 기판에 실장된 상태를 나타낸 사시도이다.
이하, 첨부된 도면을 참조하여 본 발명의 바람직한 실시 형태를 설명한다.
그러나, 본 발명의 실시 형태는 여러 가지 다른 형태로 변형될 수 있으며, 본 발명의 범위가 이하 설명하는 실시 형태로 한정되는 것은 아니다.
또한, 본 발명의 실시 형태는 당해 기술 분야에서 평균적인 지식을 가진 자에게 본 발명을 더욱 완전하게 설명하기 위해서 제공되는 것이다.
도면에서 요소들의 형상 및 크기 등은 보다 명확한 설명을 위해 과장될 수 있다.
또한, 각 실시 예의 도면에 나타난 동일한 사상의 범위 내의 기능이 동일한 구성 요소는 동일한 참조 부호를 사용하여 설명한다.
본 발명의 실시 예를 명확하게 설명하기 위해 육면체의 방향을 정의하면, 도면에 표시된 X, Y 및 Z는 각각 길이 방향, 폭 방향 및 두께 방향을 나타낸다.
여기서, 두께 방향은 유전체층이 적층되는 적층 방향과 동일한 개념으로 사용될 수 있다.
도 1은 본 발명의 일 실시 형태에 따른 적층형 커패시터를 개략적으로 나타낸 사시도이고, 도 2는 도 1에서 외부 전극을 분리하고 나타낸 사시도이고, 도 3은 도 1의 제1 및 제2 내부 전극의 적층 구조를 나타낸 분리사시도이고, 도 4(a) 및 도 4(b)는 도 1의 제1 및 제2 내부 전극을 각각 나타낸 평면도이고, 도 5는 도 1의 적층형 커패시터를 가로 방향으로 90도 회전시킨 사시도이다.
도 1 내지 도 5를 참조하면, 본 실시 형태에 따른 적층형 커패시터(100)는 커패시터 바디(110)와 제1 및 제2 외부 전극(131, 132)을 포함한다.
커패시터 바디(110)는 Z방향으로 적층되는 복수의 유전체층(111)과, 유전체층(111)을 사이에 두고 Z방향을 따라 번갈아 배치되는 복수의 제1 및 제2 내부 전극(121, 122)을 포함한다.
이러한 커패시터 바디(110)는 복수의 유전체층(111)과 제1 및 제2 내부 전극(121, 122)을 폭 방향으로 적층한 다음 소성하여 형성되며, 도시된 바와 같이 대략적으로 육면체 형상을 가질 수 있다. 이때, 커패시터 바디(110)는 X방향의 길이와 Y방향의 폭이 대체로 같게 형성된다.
이에 커패시터 바디(110)는, 서로 대향되는 두께 방향(Z)의 제1 면(1) 및 제2 면(2)과, 제1 면(1) 및 제2 면(2)을 연결하며 서로 대향되는 길이 방향(X)의 제3 면(3) 및 제4 면(4)과, 서로 대향되는 폭 방향(Y)의 제5 면(5) 및 제6 면(6)을 가질 수 있다.
이하, 본 실시 형태에서, 적층형 커패시터(100)의 실장 면은 커패시터 바디(110)의 제1 면(1)으로 정의하여 함께 설명하기로 한다.
유전체층(111)은 소결된 상태로서, 인접하는 유전체층(111) 사이의 경계는 주사전자현미경(SEM: Scanning Electron Microscope)를 이용하지 않고 확인하기 곤란할 정도로 일체화될 수 있다.
또한, 유전체층(111)은 고유전률을 갖는 세라믹 분말, 예를 들어 티탄산바륨(BaTiO3)계 또는 티탄산스트론튬(SrTiO3)계 분말 또는 티탄산 마그네슘 등을 포함할 수 있으며, 충분한 정전 용량을 얻을 수 있는 한 본 발명이 이에 한정되는 것은 아니다.
또한, 유전체층(111)에는 상기 세라믹 분말과 함께, 필요시 세라믹 첨가제, 유기용제, 가소제, 결합제 및 분산제 등이 적어도 하나 이상 더 첨가될 수 있다.
그리고, 커패시터 바디(110)의 Z방향의 상하 측에는 커버영역이 형성될 수 있다.
상기 커버영역은 커패시터 바디(110)의 Z방향의 마진으로서 Z방향의 양쪽 최외곽에 커버(112, 113)를 각각 배치하여 구성될 수 있다.
이러한 커버(112, 113)는 내부 전극을 포함하지 않는 것을 제외하고는 유전체층(111)과 동일한 재질 및 구성을 가질 수 있다.
또한, 커버(112, 113)는 단일 유전체층 또는 2 개 이상의 유전체층을 커패시터 바디(110)의 Z방향의 양쪽 최외곽에 각각 적층하여 마련할 수 있으며, 기본적으로 물리적 또는 화학적 스트레스에 의한 제1 및 제2 내부 전극(121, 122)의 손상을 방지하는 역할을 수행한다.
제1 외부 전극(131)은 커패시터 바디(110)의 제3 면(3)에 배치되고, 제1 내부 전극(121)의 노출되는 부분과 접촉되어 전기적으로 접속된다.
또한, 본 실시 형태에서, 제1 외부 전극(131)은 커패시터 바디(110)의 제3 면(3)에서 제5 면(5)의 일부까지 연장되게 형성된다. 이에 후술하는 제1 내부 전극(121)의 제1 리드부를 커버할 수 있다.
이때, 제1 외부 전극(131)은 필요시 커패시터 바디(110)의 제1 및 제2 면(1, 2)의 일부 및 제6 면(6)의 일부까지 더 연장되게 형성되어 커패시터 바디(110)의 일 단부를 커버하는 형태로 형성될 수 있다.
이에 제1 외부 전극(131)의 고착 강도 및 전기적 연결성과 내습 신뢰성 등을 더 향상시킬 수 있다.
제2 외부 전극(132)은 커패시터 바디(110)의 제4 면(4)에 배치되고, 제2 내부 전극(122)의 노출되는 부분과 접촉되어 전기적으로 접속된다.
또한, 본 실시 형태에서, 제2 외부 전극(132)은 커패시터 바디(110)의 제4 면(4)에서 제6 면(6)의 일부까지 연장되게 형성된다. 이에 후술하는 제2 내부 전극(122)의 제2 리드부를 커버할 수 있다.
이때, 제2 외부 전극(132)은 필요시 커패시터 바디(110)의 제1 및 제2 면(1, 2)의 일부 및 제5 면(5)의 일부까지 더 연장되게 형성되어 제1 외부 전극(131)이 형성된 커패시터 바디(110)의 일 단부와 대향되는 타 단부를 커버하는 형태로 형성될 수 있다.
이에 제2 외부 전극(132)의 고착 강도 및 전기적 연결성과 내습 신뢰성 등을 더 향상시킬 수 있다.
또한, 제1 및 제2 외부 전극(131, 132)은 필요시 도금층을 더 포함할 수 있다.
상기 도금층은 니켈(Ni) 도금층과 상기 니켈(Ni) 도금층 상에 형성되는 주석(Sn) 도금층을 포함할 수 있다.
제1 및 제2 내부 전극(121, 122)은 서로 다른 극성을 인가받는 전극으로서, 커패시터 바디(110) 내부에 배치되며, 유전체층(111)을 사이에 두고 Z방향으로 번갈아 배치된다.
이때, 제1 및 제2 내부 전극(121, 122)은 중간에 배치된 유전체층(111)에 의해 서로 전기적으로 절연될 수 있다.
이러한 제1 및 제2 내부 전극(121, 122)을 형성하는 재료는 특별히 제한되지 않으며, 예를 들어 팔라듐(Pd), 팔라듐-은(Pd-Ag)합금 등의 귀금속 재료 및 니켈(Ni) 및 구리(Cu) 중 하나 이상의 물질로 이루어진 도전성 페이스트를 사용하여 형성될 수 있다.
이때, 상기 도전성 페이스트의 인쇄 방법은 스크린 인쇄법 또는 그라비아 인쇄법 등을 사용할 수 있으며, 본 발명이 이에 한정되는 것은 아니다.
또한, 제1 내부 전극(121)은 커패시터 바디(110)의 엣지로부터 이격되게 배치되는 제1 바디부(121a)와, 제1 바디부(121a)에서 커패시터 바디(110)의 제3 면(3)과 제5 면(5)이 만나는 제1 코너를 통해 노출되는 제1 리드부(121b)를 가진다.
제1 리드부(121b)는 커패시터 바디(110)의 제3면(3)과 제5 면(5)에 형성된 제1 외부 전극(131)에 의해 커버되고, 이에 제1 외부 전극(131)과 접속되어 전기적으로 연결된다.
이때, 제1 리드부(121b)에서 커패시터 바디(110)의 제5 면(5)을 통해 노출되는 부분의 길이는 커패시터 바디(110)의 X방향의 길이의 1/2일 수 있고, 커패시터 바디(110)의 제5 면(5)에 형성되는 제1 외부 전극(131)의 길이도 커패시터 바디(110)의 X방향의 길이의 1/2일 수 있다.
제1 리드부(121b)에서 커패시터 바디(110)의 제5 면(5)을 통해 노출되는 부분의 길이가 커패시터 바디(110)의 길이의 1/2를 초과하면 쇼트(short)가 발생될 수 있다.
또한, 제1 리드부(121b)는 사각 형상이거나 또는 삼각 형상으로 이루어질 수 있다.
또한, 제2 내부 전극(122)은 커패시터 바디(110)의 엣지로부터 이격되게 배치되고 상하로 배치된 제1 내부 전극(121)의 제1 바디부(121a)와 오버랩되어 용량을 형성하는 제2 바디부(122a)와, 제2 바디부(122a)에서 커패시터 바디(110)의 제4 면(4)과 제6 면(6)이 만나는 제2 코너를 통해 노출되는 제2 리드부(122b)를 가진다.
제2 리드부(122b)는 커패시터 바디(110)의 제4면(4)과 제6 면(6)에 형성된 제2 외부 전극(132)에 의해 커버되고, 이에 제2 외부 전극(132)과 접속되어 전기적으로 연결된다.
이때, 제2 리드부(122b)에서 커패시터 바디(110)의 제6 면(6)을 통해 노출되는 부분의 길이는 커패시터 바디(110)의 X방향의 길이의 1/2일 수 있고, 커패시터 바디(110)의 제6 면(6)에 형성되는 제2 외부 전극(132)의 길이도 커패시터 바디(110)의 X방향의 길이의 1/2일 수 있다.
제2 리드부(122b)에서 커패시터 바디(110)의 제6 면(6)을 통해 노출되는 부분의 길이가 커패시터 바디(110)의 길이의 1/2를 초과하면 쇼트(short)가 발생될 수 있다.
또한, 제2 리드부(122b)는 사각 형상이거나 또는 삼각 형상으로 이루어질 수 있다.
이와 같이 적층형 커패시터가 길이와 폭이 동일하게 형성되고, 리드부가 커패시터 바디의 대각선 상으로 대향되는 양 코너를 통해 노출되면, 기판에 실장시 외부 전극을 X방향으로 이격되게 배치하거나 또는 Y방향으로 이격되게 배치하는 등 방향성에 대한 제약 없이 자유롭게 배치할 수 있고, 더불어 커패시터 바디의 ESR을 높이고 ESL은 저감시킬 수 있다.
도 6은 도 1의 적층형 커패시터가 기판에 실장되는 모습을 나타낸 사시도이고, 도 7은 도 5의 적층형 커패시터가 기판에 실장되는 모습을 나타낸 사시도이다.
도 6을 참조하면, 본 실시 형태에 따른 적층형 커패시터의 실장 기판(200)은 적층형 커패시터(100)가 실장되는 기판(210)과, 기판(210)의 상면에 서로 이격되게 형성된 제1 및 제2 전극 패드(221, 222)를 포함한다.
적층형 커패시터(100)는 제1 및 제2 외부 전극(131, 132)이 제1 및 제2 전극 패드(221, 222) 위에 각각 접촉되게 위치한 상태에서 솔더(231, 232)에 의해 기판(210)과 전기적으로 연결될 수 있다.
또한, 적층형 커패시터를 가로 방향으로 회전시켜 실장이 가능하므로, 대량 제조한 후 기판의 전극 패드의 형태에 상관 없이 도 7에서와 같이 적층형 커패시터를 간단히 회전시키는 동작만으로 다양한 기판 위에 간편히 실장할 수 있어서, 외부 전극의 방향성에 의한 칩 로딩시 문제를 해소할 수 있다.
본 발명은 상술한 실시 형태 및 첨부된 도면에 의해 한정되는 것이 아니며, 첨부된 청구범위에 의해 한정하고자 한다.
따라서, 청구범위에 기재된 본 발명의 기술적 사상을 벗어나지 않는 범위 내에서 당 기술 분야의 통상의 지식을 가진 자에 의해 다양한 형태의 치환, 변형 및 변경이 가능할 것이며, 이 또한 본 발명의 범위에 속한다고 할 것이다.
100: 적층형 커패시터
110: 커패시터 바디
111: 유전체층
112, 113: 커버
121, 122: 제1 및 제2 내부 전극
131, 132: 제1 및 제2 외부 전극
210: 기판
221, 222: 제1 및 제2 전극 패드
231, 232: 솔더

Claims (14)

  1. 길이와 폭이 같으며, 유전체층과 상기 유전체층을 사이에 두고 번갈아 배치되는 복수의 제1 및 제2 내부 전극을 포함하고, 서로 대향하는 제1 및 제2 면, 상기 제1 및 제2 면과 연결되고 서로 대향하는 제3 및 제4 면, 상기 제1 및 제2 면과 연결되고 상기 제3 및 제4 면과 연결되고 서로 대향하는 제5 및 제6 면을 포함하는 커패시터 바디를 포함하고,
    상기 제1 내부 전극은, 상기 커패시터 바디의 제3 면과 제5 면이 만나는 제1 코너를 통해 노출되는 제1 리드부를 가지고,
    상기 제2 내부 전극은, 상기 커패시터 바디의 제4 면과 제6 면이 만나는 제2 코너를 통해 노출되는 제2 리드부를 가지고,
    상기 제1 리드부는 상기 커패시터 바디의 제3 면과 제5 면으로 노출되는 길이가 서로 동일하고,
    상기 제2 리드부는 상기 커패시터 바디의 제4 면과 제6 면으로 노출되는 길이가 서로 동일한, 적층형 커패시터.
  2. 제1항에 있어서,
    상기 제1 및 제2 리드부의 상기 커패시터 바디의 제5 및 제6 면을 통해 노출되는 부분의 길이가 상기 커패시터 바디의 길이의 1/2 미만인 적층형 커패시터.
  3. 제1항에 있어서,
    상기 제1 및 제2 리드부가 사각 형상인 적층형 커패시터.
  4. 제1항에 있어서,
    상기 제1 및 제2 리드부가 삼각 형상인 적층형 커패시터.
  5. 삭제
  6. 길이와 폭이 같은 커패시터 바디;
    상기 커패시터 바디의 제1 코너를 통해 노출되는 제1 리드부를 가지는 제1 내부 전극; 및
    상기 커패시터 바디 내에서 유전체층을 사이에 두고 상기 제1 내부 전극과 번갈아 배치되고, 상기 제1 코너와 대각선 상으로 대향되는 제2 코너를 통해 노출되는 제2 리드부를 가지는 제2 내부 전극; 을 포함하고,
    상기 제1 리드부는 상기 제1 코너에서 서로 인접한 2면으로 노출되고, 상기 제1 리드부가 각 면으로 노출되는 길이가 서로 동일하고,
    상기 제2 리드부는 상기 제2 코너에서 서로 인접한 2면으로 노출되고, 상기 제2 리드부가 각 면으로 노출되는 길이가 서로 동일한, 적층형 커패시터.
  7. 제6항에 있어서,
    상기 제1 및 제2 리드부의 상기 커패시터 바디의 코너가 구비되는 한 개의 면에서 노출되는 부분의 길이가 상기 커패시터 바디의 길이의 1/2 미만인 적층형 커패시터.
  8. 제6항에 있어서,
    상기 제1 및 제2 리드부가 사각 형상인 적층형 커패시터.
  9. 제6항에 있어서,
    상기 제1 및 제2 리드부가 삼각 형상인 적층형 커패시터.
  10. 삭제
  11. 제1항에 있어서,
    상기 커패시터 바디의 제3 면에서 제5 면의 일부까지 연장되게 형성되는 제1 외부 전극; 및
    상기 커패시터 바디의 제4 면에서 제6 면의 일부까지 연장되게 형성되는 제2 외부 전극; 을 더 포함하고,
    상기 제1 리드부가 상기 제1 외부 전극에 의해 커버되고,
    상기 제2 리드부가 상기 제2 외부 전극에 의해 커버되는 적층형 커패시터.
  12. 제11항에 있어서,
    상기 제1 외부 전극은 상기 커패시터 바디의 제1, 제2 및 제6 면의 일부까지 연장되고,
    상기 제2 외부 전극은 상기 커패시터 바디의 제1, 제2 및 제5 면의 일부까지 연장되는 적층형 커패시터.
  13. 제6항에 있어서,
    상기 커패시터 바디의 서로 대향하는 양면에 상기 제1 및 제2 리드부와 각각 접속되도록 형성되는 제1 및 제2 외부 전극을 더 포함하는 적층형 커패시터.
  14. 상부에 제1 및 제2 전극 패드를 갖는 기판; 및
    상기 제1 및 제2 전극 패드 위에 제1 및 제2 외부 전극이 각각 배치되어 상기 기판 상에 실장되는 제11항 내지 제13항 중 어느 한 항의 적층형 커패시터; 를 포함하는 적층형 커패시터의 실장 기판.
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