KR101792385B1 - 적층 세라믹 커패시터 및 그 실장 기판 - Google Patents
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Abstract
본 발명은, 복수의 제1 및 제2 내부 전극을 포함하는 액티브영역과, 상기 액티브영역의 상하에 배치되는 커버영역을 포함하는 바디; 및 상기 바디의 길이 방향의 양 단에 배치되며, 제1 및 제2 내부 전극과 각각 접속되는 제1 및 제2 외부 전극; 을 포함하며, 상기 커버영역에 제1 또는 제2 내부 전극 대비 30 내지 95%의 면적을 가지는 응력분산패턴이 적어도 한 층 이상 형성되는 적층 세라믹 커패시터 및 그 실장 기판을 제공한다.
Description
본 발명은 적층 세라믹 커패시터 및 그 실장 기판에 관한 것이다.
적층 세라믹 커패시터(MLCC: Multi-Layered Ceramic Capacitor)는 소형이고 고용량이 보장되며 실장이 용이한 특징을 갖는다.
상기 적층 세라믹 커패시터는 액정 표시 장치(LCD: Liquid Crystal Display)와 플라즈마 표시 장치 패널(PDP: Plasma Display Panel) 등의 영상 기기, 컴퓨터, 스마트 폰 및 휴대폰 등 여러 전자 제품의 회로 기판에 장착되어 전기를 충전시키거나 또는 방전시키는 역할을 한다.
또한, 적층 세라믹 커패시터는 회로 기판에 실장되는 SMD(surface mount device) 타입의 전하저장 및 인덕터나 저항과 함께 사용되어 필터와 같은 역할을 할 수 있다.
최근 모바일 기기와 같이 전자 제품의 다기능화 및 박층화가 이루어지면서 MLCC도 초소형, 박형 및 고용량의 시장 소요가 증가하는 추세이다.
이에 따라 유전체층의 두께가 서브 미크론으로 박형화되면서 내부 전극의 재료로 사용되는 니켈(Ni) 및 팔라듐(Pd) 등의 금속 재료의 밀집도는 상대적으로 높아지고 바디 전체의 체적 대비 유전체의 상대적 감소가 이루어진다.
동일한 칩 체적 내에서 고용량을 구현하기 위해서는 인쇄에 의해 형성되는 내부 전극의 층수가 올라감에 따라 상하 커버로 사용되는 유전체층의 두께 및 체적은 낮추게 되는데, 이에 내부 전극이 포함된 액티브영역과 내부 전극을 포함하지 않는 커버영역의 계면에서 크랙 및 디라미네이션 등의 결함이 발생할 수 있다.
본 발명의 목적은 액티브영역과 커버영역 사이의 계면에서 크랙 및 디라미네이션이 발생되는 것을 개선할 수 있는 적층 세라믹 커패시터 및 그 실장 기판을 제공하는 것이다.
본 발명의 일 측면은, 복수의 제1 및 제2 내부 전극을 포함하는 액티브영역과, 상기 액티브영역의 상하에 배치되는 커버영역을 포함하는 바디; 및 상기 바디의 길이 방향의 양 단에 배치되며, 제1 및 제2 내부 전극과 각각 접속되는 제1 및 제2 외부 전극; 을 포함하며, 상기 커버영역에 제1 또는 제2 내부 전극 대비 30 내지 95%의 면적을 가지는 응력분산패턴이 적어도 한 층 이상 형성되는 적층 세라믹 커패시터 및 그 실장 기판을 제공한다.
본 발명의 일 실시 형태에 따르면, 커버영역에 내부 전극 대비 30 내지 95%의 면적을 가지는 응력분산패턴을 배치하여 액티브영역과 커버영역 사이의 계면에서 크랙 및 디라미네이션이 발생되는 것을 개선할 수 있는 효과가 있다.
도 1은 본 발명의 일 실시 형태에 따른 적층 세라믹 커패시터를 개략적으로 나타낸 사시도이다.
도 2A 내지 도 2D는 도 1의 제1 및 제2 내부 전극과 응력분산패턴의 적층 구조를 나타낸 분리사시도이다.
도 3은 도 1의 I-I'선 단면도이다.
도 4는 도 1의 응력분산패턴의 다른 실시 형태를 나타낸 사시도이다.
도 5는 도 4의 제1 및 제2 내부 전극과 응력분산패턴의 적층 구조를 나타낸 분리사시도이다.
도 6은 도 1의 적층 세라믹 커패시터가 기판에 실장되는 모습을 나타낸 단면도이다.
도 7은 도 5의 적층 세라믹 커패시터가 기판에 실장되는 모습을 나타낸 단면도이다.
도 2A 내지 도 2D는 도 1의 제1 및 제2 내부 전극과 응력분산패턴의 적층 구조를 나타낸 분리사시도이다.
도 3은 도 1의 I-I'선 단면도이다.
도 4는 도 1의 응력분산패턴의 다른 실시 형태를 나타낸 사시도이다.
도 5는 도 4의 제1 및 제2 내부 전극과 응력분산패턴의 적층 구조를 나타낸 분리사시도이다.
도 6은 도 1의 적층 세라믹 커패시터가 기판에 실장되는 모습을 나타낸 단면도이다.
도 7은 도 5의 적층 세라믹 커패시터가 기판에 실장되는 모습을 나타낸 단면도이다.
이하, 첨부된 도면을 참조하여 본 발명의 바람직한 실시 형태를 설명한다.
그러나, 본 발명의 실시 형태는 여러 가지 다른 형태로 변형될 수 있으며, 본 발명의 범위가 이하 설명하는 실시 형태로 한정되는 것은 아니다.
또한, 본 발명의 실시 형태는 당해 기술 분야에서 평균적인 지식을 가진 자에게 본 발명을 더욱 완전하게 설명하기 위해서 제공되는 것이다.
도면에서 요소들의 형상 및 크기 등은 보다 명확한 설명을 위해 과장될 수 있다.
또한, 각 실시 예의 도면에 나타난 동일한 사상의 범위 내의 기능이 동일한 구성 요소는 동일한 참조 부호를 사용하여 설명한다.
본 발명의 실시 예를 명확하게 설명하기 위해 육면체의 방향을 정의하면, 도면에 표시된 L, W 및 T는 각각 길이 방향, 폭 방향 및 두께 방향을 나타낸다.
여기서, 두께 방향은 유전체층이 적층되는 적층 방향과 동일한 개념으로 사용될 수 있다.
적층 세라믹 커패시터
도 1은 본 발명의 일 실시 형태에 따른 적층 세라믹 커패시터를 개략적으로 나타낸 사시도이고, 도 2A 내지 도 2D는 도 1의 제1 및 제2 내부 전극과 응력분산패턴의 적층 구조를 나타낸 분리사시도이고, 도 3은 도 1의 I-I'선 단면도이다.
도 1 내지 도 3을 참조하면, 본 실시 형태에 따른 적층 세라믹 커패시터(100)는 바디(110)와 제1 및 제2 외부 전극(131, 132)과 응력분산패턴을 포함한다.
바디(110)는 두께 방향으로 적층되는 복수의 유전체층(111)과, 유전체층(111)을 사이에 두고 두께 방향을 따라 번갈아 배치되는 복수의 제1 및 제2 내부 전극(121, 122)을 포함하는 액티브영역과 상기 액티브영역의 상하에 배치되는 커버영역을 포함한다.
이러한 바디(110)는 복수의 유전체층(111)과 제1 및 제2 내부 전극(121, 122)을 폭 방향으로 적층한 다음 소성하여 형성되며, 형상에 특별히 제한은 없지만 도시된 바와 같이 대략적으로 육면체 형상을 가질 수 있다.
본 실시 형태에서 바디(110)는 예컨대 길이ⅹ폭ⅹ두께가 0.4ⅹ0.2ⅹ0.2~4ⅹ2ⅹ2(mm)일 수 있다.
이때, 바디(110)는, 서로 대향되는 두께 방향(T)의 제1 면(S1) 및 제2 면(S2)과, 제1 면(S1) 및 제2 면(S2)을 연결하며 서로 대향되는 길이 방향(L)의 제3 면(S3) 및 제4 면(S4)과, 서로 대향되는 폭 방향(W)의 제5 면(S5) 및 제6 면(S6)을 가질 수 있다.
이하, 본 실시 형태에서, 적층 세라믹 커패시터(100)의 실장 면은 바디(110)의 제1 면(S1)으로 정의하여 함께 설명하기로 한다.
유전체층(111)은 소결된 상태로서, 인접하는 유전체층(111) 사이의 경계는 주사전자현미경(SEM: Scanning Electron Microscope)를 이용하지 않고 확인하기 곤란할 정도로 일체화될 수 있다.
이때, 유전체층(111)의 두께는 적층 세라믹 커패시터(100)의 용량 설계에 맞추어 임의로 변경할 수 있으며, 바람직하게 1층의 두께는 소성 후 0.01 내지 1.00㎛이 되도록 구성할 수 있으나, 본 발명이 이에 한정되는 것은 아니다.
또한, 유전체층(111)의 적층 수는 예컨대 50 내지 1,000층일 수 있다.
또한, 유전체층(111)은 고유전률을 갖는 세라믹 분말, 예를 들어 티탄산바륨(BaTiO3)계 또는 티탄산스트론튬(SrTiO3)계 분말 또는 티탄산 마그네슘 등을 포함할 수 있으며, 충분한 정전 용량을 얻을 수 있는 한 본 발명이 이에 한정되는 것은 아니다.
또한, 유전체층(111)에는 상기 세라믹 분말과 함께, 필요시 세라믹 첨가제, 유기용제, 가소제, 결합제 및 분산제 등이 적어도 하나 이상 더 첨가될 수 있다.
커버영역은 바디(110)의 두께 방향 마진으로서 두께 방향의 양쪽 최외곽에 커버(112, 113)를 각각 배치하여 구성된다.
커버(112, 113)는 내부 전극을 포함하지 않는 것을 제외하고는 유전체층(111)과 동일한 재질 및 구성을 가질 수 있다.
또한, 커버(112, 113)는 단일 유전체층 또는 2 개 이상의 유전체층을 바디(110)의 폭 방향의 양쪽 최외곽에 각각 적층하여 마련할 수 있으며, 기본적으로 물리적 또는 화학적 스트레스에 의한 제1 및 제2 내부 전극(121, 122)의 손상을 방지하는 역할을 수행한다.
이때, 상기 커버영역에는 적어도 1층 이상의 응력분산패턴(123, 124)이 형성될 수 있다. 응력분산패턴(123, 124)은 소성시 바디(110)의 응력을 분산시켜 크랙 및 디라미네이션이 발생되는 것을 방지하는 역할을 한다.
이와 같이 응력분산패턴(123, 124)을 형성하면, 커버영역의 열처리 수축율과 액티브영역의 온도별 수축 변형의 차이에 따른 응력(stress)이 커버영역과 액티브영역의 경계 면에 한번에 집중되지 않고 그 경계 면에서 여러 층에 나누어 전달되어 응력이 분산될 수 있다.
이러한 응력분산패턴(123, 124)은 제1 또는 제2 내부 전극(121, 122) 대비 30 내지 95%의 면적 또는 체적을 가질 수 있다.
이때, 응력분산패턴(123, 124)의 면적 또는 체적이 제1 또는 제2 내부 전극(121, 122) 대비 30% 미만이거나 95%를 초과하는 경우 응력 분산 효과가 저하되어 바디(110)에 디라미네이션이 발생할 수 있다.
또한, 응력분산패턴(123, 124)은 외부 전극과 연결되지 않으며 바디(110) 내에 위치하는 플로팅 전극일 수 있다.
이때, 응력분산패턴(123, 124)은 상부 또는 하부 커버(112, 113)에 적어도 2층 이상이 적층될 수 있으며, 상단 또는 하단에서 중앙부로 갈수록 면적이 커지는 구조로 이루어질 수 있다.
다른 예로서, 응력분산패턴(123, 124)은 상부 또는 하부 커버(112, 113)에 적어도 2층 이상이 적층될 수 있으며, 상단 또는 하단에서 길이 또는 폭 중 하나만 커지도록 구성할 수 있다.
이와 같은 구조에 따라, 응력분산패턴(123, 124)은 적층 방향을 따라 테이퍼진 형상을 가질 수 있다.
이에, 액티브영역과 상부 또는 하부 커버(112, 113)의 계면에서, 응력분산패턴(123, 124)의 면적이 점차 바깥쪽으로 갈수록 작아지게 형성하면, 응력분산패턴(123, 124)에 의한 수축률 차이가 점진적으로 낮아지면서 액티브 영역과 커버영역의 계면의 응력을 더 낮춰 층간 디라미네이션 방지 효과를 더 향상시킬 수 있다.
한편, 응력분산패턴(23, 124)은 상부 커버영역과 하부 커버영역에 동일한 적층 수와 형상으로 이루어질 수 있다.
이에 적층 세라믹 커패시터(100)가 상하 대칭 구조로 될 수 있어서, 실장시 적층 커패시터의 상하 방향성을 제거할 수 있다.
제1 내지 제3 외부 전극(131-133)은 바디(110)의 제3 및 제4 면(S3, S4)에 배치되고, 제1 및 제2 내부 전극(121, 122)의 노출되는 단부와 각각 접촉되어 전기적으로 접속된다.
이때, 제1 및 제2 외부 전극(131, 132)은 필요시 바디(110)의 제3 및 제4 면(S3, S4)에 형성되는 도전층과 상기 도전층 상에 각각 형성되는 도금층을 포함할 수 있다.
상기 도금층은 니켈(Ni) 도금층과 상기 니켈(Ni) 도금층 상에 형성되는 주석(Sn) 도금층을 포함할 수 있다.
한편, 제1 및 제2 외부 전극(131, 132.)은 바디(110)의 제3, 4 면(S3, S4)에 형성되는 접속부와, 상기 접속부에서 바디(110)의 제5 및 제6 면(S5, S6)의 일부와 제1 또는 제2 면(S1, S2)의 일부까지 각각 연장되는 제1 및 제2 밴드부를 포함할 수 있다.
이에 제1 및 제2 외부 전극(131, 132)의 고착강도를 향상시킬 수 있다.
제1 및 제2 내부 전극(121, 122)은 서로 다른 극성을 인가받는 전극으로서, 바디(110) 내부에 배치되며, 유전체층(111)을 사이에 두고 두께 방향으로 번갈아 배치된다.
이때, 제1 및 제2 내부 전극(121, 122)은 중간에 배치된 유전체층(111)에 의해 서로 전기적으로 절연될 수 있다.
제1 및 제2 내부 전극(121, 122)의 두께는 용도에 따라 결정될 수 있는데, 예를 들어 바디(110)의 크기를 고려하여 0.2 내지 1.0 ㎛의 범위 내에 있도록 결정될 수 있으며, 본 발명이 이에 한정되는 것은 아니다.
또한, 제1 및 제2 내부 전극(121, 122)은 예컨대 총 적층 수가 50 내지 1,000일 수 있다.
또한, 제1 및 제2 내부 전극(121, 122)을 형성하는 재료는 특별히 제한되지 않으며, 예를 들어 팔라듐(Pd), 팔라듐-은(Pd-Ag)합금 등의 귀금속 재료 및 니켈(Ni) 및 구리(Cu) 중 하나 이상의 물질로 이루어진 도전성 페이스트를 사용하여 형성될 수 있다.
이때, 상기 도전성 페이스트의 인쇄 방법은 스크린 인쇄법 또는 그라비아 인쇄법 등을 사용할 수 있으며, 본 발명이 이에 한정되는 것은 아니다.
변형 예
도 4는 도 1의 응력분산패턴의 다른 실시 형태를 나타낸 사시도이고, 도 5는 도 4의 제1 및 제2 내부 전극과 응력분산패턴의 적층 구조를 나타낸 분리사시도이다.
여기서, 앞서 설명한 일 실시 형태와 동일한 부분에 대해서는 중복을 피하기 위하여 이에 대한 구체적인 설명을 생략하며, 앞서 설명한 실시 형태와 상이한 구조를 갖는 응력분산패턴에 대해 구체적으로 설명한다.
도 4 및 도 5를 참조하면, 본 실시 형태의 응력분산패턴은 제1 및 제2 응력분산패턴(125, 126)을 포함하며, 제1 및 제2 응력분산패턴(125, 126)은 바디(110)의 적층 방향을 따라 번갈아 가며 배치될 수 있다.
또한, 제1 및 제2 응력분산패턴(125, 126)의 일 단부는 제1 및 제2 외부 전극(131, 132)과 각각 접촉되어 전기적으로 접촉될 수 있다. 이와 같이 제1 및 제2 응력분산패턴(125, 126)의 단부가 제1 및 제2 외부 전극(131, 132)과 각각 접촉되면 용량 저하를 줄일 수 있다.
이때, 제1 및 제2 응력분산패턴(125, 126)의 각각의 길이는 바디(110) 길이의 1/2 이상일 수 있다.
이에 제1 및 제2 응력 분산 패턴(125, 126)의 타 단부는 일부가 서로 오버랩되는 구조를 가질 수 있다.
이때, 제1 및 제2 응력 분산 패턴(125, 126)이 서로 오버랩되는 부분은 바람직하게 바디(110)의 길이 대비 10 내지 70%일 수 있다.
또한, 제1 및 제2 응력분산패턴(125, 126)은 상부 커버영역과 하부 커버영역에 동일한 적층 수로 이루어질 수 있으며, 이에 적층 세라믹 커패시터가 상하 대칭 구조로 될 수 있다.
적층 세라믹 커패시터의 실장 기판
도 6은 도 1의 적층 세라믹 커패시터가 기판에 실장되는 모습을 나타낸 사시도이다.
도 6을 참조하면, 본 실시 형태에 따른 적층 세라믹 커패시터의 실장 기판(200)은 적층 세라믹 커패시터(100)가 실장되는 기판(210)과, 기판(210)의 상면에 서로 이격되게 형성된 제1 및 제2 전극 패드(221, 222)를 포함한다.
적층 세라믹 커패시터(100)는 제1 및 제2 외부 전극(131, 132)이 제1 및 제2 전극 패드(221, 222) 위에 각각 접촉되게 위치한 상태에서 솔더(230)에 의해 기판(210)과 전기적으로 연결될 수 있다.
한편, 본 실시 형태는 도 1의 적층 세라믹 커패시터를 실장하는 형태로 도시하여 설명하고 있으나, 본 발명은 이에 한정되는 것은 아니다.
일례로서, 도 7에 도시된 바와 같이, 도 5에 도시된 적층 세라믹 커패시터(100') 등도 유사한 구조로 기판에 실장하여 실장 기판을 구성할 수 있다.
본 발명은 상술한 실시 형태 및 첨부된 도면에 의해 한정되는 것이 아니며, 첨부된 청구범위에 의해 한정하고자 한다.
따라서, 청구범위에 기재된 본 발명의 기술적 사상을 벗어나지 않는 범위 내에서 당 기술 분야의 통상의 지식을 가진 자에 의해 다양한 형태의 치환, 변형 및 변경이 가능할 것이며, 이 또한 본 발명의 범위에 속한다고 할 것이다.
100, 100': 적층 세라믹 커패시터
110: 세라믹 바디
111: 유전체층
112, 113: 커버
121, 122: 제1 및 제2 내부 전극
123, 124, 125, 126: 응력분산패턴
131, 132: 제1 및 제2 외부 전극
200: 실장 기판
210: 기판
221, 222: 제1 및 제2 전극 패드
230: 솔더
110: 세라믹 바디
111: 유전체층
112, 113: 커버
121, 122: 제1 및 제2 내부 전극
123, 124, 125, 126: 응력분산패턴
131, 132: 제1 및 제2 외부 전극
200: 실장 기판
210: 기판
221, 222: 제1 및 제2 전극 패드
230: 솔더
Claims (11)
- 복수의 유전체층과, 상기 유전체층을 사이에 두고 길이 방향의 양 면을 통해 번갈아 노출되도록 배치되는 복수의 제1 및 제2 내부 전극을 포함하는 액티브영역과, 상기 액티브영역의 상하에 배치되는 커버영역을 포함하는 바디; 및
상기 바디의 길이 방향의 양 단에 배치되며, 제1 및 제2 내부 전극과 각각 접속되는 제1 및 제2 외부 전극; 을 포함하며,
상기 커버영역에 제1 또는 제2 내부 전극 대비 30 내지 95%의 면적을 가지는 응력분산패턴이 적어도 한 층 이상 형성되고,
상기 응력분산패턴은, 적층 방향을 따라 번갈아 배치되며 일 단부가 상기 제1 및 제2 외부 전극과 각각 연결되는 제1 및 제2 응력분산패턴을 포함하고,
상기 제1 및 제2 응력분산패턴의 타 단부는 상하로 오버랩되고,
상기 제1 및 제2 응력분산패턴의 타 단부가 오버랩되는 면적과 상기 제1 및 제2 내부 전극의 오버랩 면적이 다른 적층 세라믹 커패시터.
- 제1항에 있어서,
상기 제1 및 제2 응력분산패턴의 타 단부가 오버랩되는 면적이 상기 제1 및 제2 내부 전극의 오버랩 면적 보다 작은 적층 세라믹 커패시터.
- 삭제
- 삭제
- 삭제
- 제1항에 있어서, 상기 상하 커버영역에 형성되는 응력분산패턴은 동일한 적층 수를 가지며, 상하 대칭되는 형상으로 이루어지는 적층 세라믹 커패시터.
- 삭제
- 삭제
- 제1항에 있어서,
상기 제1 및 제2 응력분산패턴의 길이가 상기 바디 길이의 1/2 이상인 적층 세라믹 커패시터.
- 삭제
- 상부에 제1 및 제2 전극 패드를 갖는 기판; 및
상기 제1 및 제2 전극 패드 위에 제1 및 제2 외부 전극이 각각 배치되어 상기 기판 상에 실장되는 제1항, 제2항, 제6항 및 제9항 중 어느 한 항의 적층 세라믹 커패시터; 를 포함하는 적층 세라믹 커패시터의 실장 기판.
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