KR101525666B1 - 적층 세라믹 커패시터 및 그 제조 방법 - Google Patents

적층 세라믹 커패시터 및 그 제조 방법 Download PDF

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Abstract

본 발명은, 복수의 유전체층이 적층되며, 하면에 내측으로 오목하게 형성된 폭 방향의 홈부를 갖는 세라믹 본체; 상기 세라믹 본체 내에서 상기 유전체층을 사이에 두고 상기 세라믹 본체의 양 단면을 통해 번갈아 노출되도록 배치된 복수의 제1 및 제2 내부 전극; 및 상기 세라믹 본체의 양 단면에 각각 형성되며, 상기 제1 및 제2 내부 전극과 각각 전기적으로 연결된 제1 및 제2 외부 전극; 을 포함하는 적층 세라믹 커패시터를 제공한다.

Description

적층 세라믹 커패시터 및 그 제조 방법{MULTI-LAYERED CERAMIC CAPACITOR AND MANUFACTURING METHOD THE SAME}
본 발명은 적층 세라믹 커패시터 및 그 제조 방법에 관한 것이다.
적층 칩 전자 부품의 하나인 적층 세라믹 커패시터(MLCC: multi-layered ceramic capacitor)는 소형이면서 고용량이 보장되고 실장이 용이하다는 장점으로 인하여 다양한 전자 장치에 사용될 수 있다.
예컨대, 상기 적층 세라믹 커패시터는 액정 표시 장치(LCD: liquid crystal display) 및 플라즈마 표시 장치 패널(PDP: plasma display panel) 등의 영상 기기, 컴퓨터, 개인 휴대용 단말기(PDA: personal digital assistants) 및 휴대폰과 같은 여러 전자 제품의 인쇄회로기판에 장착되어 전기를 충전시키거나 방전시키는 역할을 하는 칩 형태의 콘덴서에 사용될 수 있다.
이러한 적층 세라믹 커패시터는 복수의 유전체층과 상기 유전체층 사이에 상이한 극성의 내부 전극이 번갈아 배치된 구조를 가질 수 있다.
이때, 상기 유전체층은 압전성을 갖기 때문에, 상기 적층 세라믹 커패시터에 직류 또는 교류 전압이 인가될 때 내부 전극들 사이에 압전 현상이 발생하여 주파수에 따라 세라믹 본체의 부피를 팽창 및 수축시키면서 주기적인 진동을 발생시킬 수 있다.
이러한 진동은 상기 적층 세라믹 커패시터의 외부 전극 및 상기 외부 전극과 인쇄회로기판을 연결하는 솔더를 통해 인쇄회로기판으로 전달되어 상기 인쇄회로기판 전체가 음향 반사면이 되면서 잡음이 되는 진동음을 발생시킬 수 있다.
이러한 진동음은 사람에게 불쾌감을 주는 20 내지 20,000 Hz 영역의 가청 주파수에 해당될 수 있으며, 이렇게 사람에게 불쾌감을 주는 진동음을 어쿠스틱 노이즈(acoustic noise)라고 한다.
최근 전자 기기는 부품의 저소음화로 인해 이러한 적층 세라믹 커패시터에서 발생되는 어쿠스틱 노이즈가 보다 두드러지게 나타날 수 있으므로, 적층 세라믹 커패시터에서 발생되는 어쿠스틱 노이즈를 효과적으로 저감시킬 수 있는 연구가 필요한 실정이다.
이러한 어쿠스틱 노이즈를 저감시키는 하나의 방안으로, 프레임 형상의 금속 단자를 적층 세라믹 커패시터의 양 단면에 부착하여 인쇄회로기판에서 적층 세라믹 커패시터를 일정 간격 이격하여 실장하는 방법이 개시되어 있다.
그러나, 상기 금속 단자를 이용하여 어쿠스틱 노이즈를 일정 수준으로 저감시키기 위해서는 상기 금속 단자의 높이를 일정 규격 이상으로 높일 필요가 있었다.
이때, 상기 금속 단자의 높이 증가는 결과적으로 적층 세라믹 커패시터가 실장된 부품의 높이 치수를 증가시키는 원인이 되므로, 높이 제한이 있는 제품에는 사용할 수 없는 문제점이 있었다.
하기 특허문헌 1은 금속 단자를 이용하여 적층 세라믹 커패시터에서 인쇄회로기판으로 전달되는 어쿠스틱 노이즈를 저감시키는 사항에 대해 개시하고 있으며, 적층 세라믹 커패시터가 실장된 부품의 크기(높이)를 줄일 수 있는 방안에 대해서는 개시하지 않는다.
한국공개특허 제2012-0106599호
당 기술 분야에서는, 적층 세라믹 커패시터가 실장된 제품의 높이를 증가시키지 않으면서도, 적층 세라믹 커패시터에서 압전 현상에 의해 발생된 진동이 인쇄회로기판으로 전달되어 발생되는 어쿠스틱 노이즈를 효과적으로 저감시킬 수 있는 적층 세라믹 커패시터에 대한 새로운 방안이 요구되어 왔다.
본 발명의 일 측면은, 복수의 유전체층이 적층되며, 하면에 내측으로 오목하게 형성된 폭 방향의 홈부를 갖는 세라믹 본체; 상기 세라믹 본체 내에서 상기 유전체층을 사이에 두고 상기 세라믹 본체의 양 단면을 통해 번갈아 노출되도록 배치된 복수의 제1 및 제2 내부 전극; 및 상기 세라믹 본체의 양 단면에 각각 형성되며, 상기 제1 및 제2 내부 전극과 각각 전기적으로 연결된 제1 및 제2 외부 전극; 을 포함하는 적층 세라믹 커패시터를 제공한다.
본 발명의 일 실시 예에서, 상기 세라믹 본체의 하측 마진부에 상기 홈부를 기준으로 서로 길이 방향으로 마주보게 형성된 제1 및 제2 더미 전극을 더 포함할 수 있다.
본 발명의 일 실시 예에서, 상기 제1 및 제2 더미 전극은 상기 세라믹 본체의 양 단면을 통해 각각 노출되며, 상기 제1 및 제2 외부 전극과 각각 접속될 수 있다.
본 발명의 일 실시 예에서, 상기 제1 및 제2 더미 전극은 상기 제1 및 제2 외부 전극에서 이격되게 형성될 수 있다.
본 발명의 일 실시 예에서, 상기 세라믹 본체는 하측 마진부가 상측 마진부에 비해 두껍게 형성되며, 상기 하측 마진부에 상기 홈부를 기준으로 서로 길이 방향으로 마주보게 형성된 제1 및 제2 더미 전극을 더 포함할 수 있다.
이때, 상기 제1 및 제2 더미 전극은 상기 세라믹 본체의 양 단면을 통해 각각 노출되며, 상기 제1 및 제2 외부 전극과 각각 접속될 수 있다.
본 발명의 일 실시 예는, 상기 세라믹 본체 내에서 상기 제1 및 제2 내부 전극과 각각 길이 방향으로 마주보며 이격되게 형성되고, 상기 제2 및 제1 외부 전극과 각각 접속된 제1 및 제2 더미 패턴을 더 포함할 수 있다.
본 발명의 다른 측면은, 복수의 유전체층이 적층되며, 하면에 내측으로 오목하게 형성된 길이 방향의 홈부를 갖는 세라믹 본체; 상기 세라믹 본체 내에서 상기 유전체층을 사이에 두고 상기 세라믹 본체의 양 단면을 통해 번갈아 노출되도록 배치된 복수의 제1 및 제2 내부 전극; 및 상기 세라믹 본체의 양 단면에 각각 형성되며, 상기 제1 및 제2 내부 전극과 각각 전기적으로 연결된 제1 및 제2 외부 전극; 을 포함하는 적층 세라믹 커패시터를 제공한다.
본 발명의 일 실시 예에서, 상기 세라믹 본체의 하측 마진부에 상기 홈부를 기준으로 서로 폭 방향으로 마주보게 형성된 제1 및 제2 더미 전극을 더 포함할 수 있다.
본 발명의 일 실시 예에서, 상기 제1 및 제2 더미 전극은 상기 세라믹 본체의 양 단면을 통해 각각 노출되며, 상기 제1 및 제2 외부 전극과 각각 접속되고, 상기 제1 및 제2 더미 전극은, 상기 세라믹 본체의 양 단면을 통해 각각 노출된 제1 및 제2 인출부; 및 상기 제1 및 제2 인줄부의 양단에서 각각 내측으로 수직 돌출된 한 쌍의 연장부; 를 포함할 수 있다.
본 발명의 일 실시 예에서, 상기 세라믹 본체는 하측 마진부가 상측 마진부에 비해 두껍게 형성되며, 상기 하측 마진부에 상기 홈부를 기준으로 서로 폭 방향으로 마주보게 형성된 제1 및 제2 더미 전극을 더 포함할 수 있다.
본 발명의 일 실시 예에서, 상기 제1 및 제2 더미 전극은 상기 세라믹 본체의 양 단면을 통해 각각 노출되고, 상기 제1 및 제2 외부 전극과 각각 접속될 수 있으며, 상기 제1 및 제2 더미 전극은 상기 세라믹 본체의 하면에서 상측으로 갈수록 그 길이가 작게 형성되거나, 상기 세라믹 본체의 하면에서 상측을 향해 단차지게 형성될 수 있다.
본 발명의 다른 측면은, 제1 및 제2 내부 전극이 형성된 복수의 세라믹 시트를 상기 세라믹 시트를 사이에 두고 상기 제1 및 제2 내부 전극이 서로 대향하여 배치되도록 적층하고, 그 위에 서로 소정의 간격을 두고 마주보게 제1 및 제2 더미 전극이 형성된 복수의 세라믹 시트를 적층하고, 가압하여 상기 제1 및 제2 더미 전극 사이에 위치한 부분이 내측으로 오목하게 형성된 적층체를 마련하는 단계; 상기 적층체를 1개의 커패시터에 대응하는 영역마다 절단하고 소성하여, 상기 제1 및 제2 더미 전극이 양 단면을 통해 각각 노출되고, 상기 제1 및 제2 내부 전극이 양 단면을 통해 번갈아 노출되도록 세라믹 본체를 마련하는 단계; 및 상기 세라믹 본체에 상기 제1 및 제2 내부 전극과 전기적으로 연결되도록 제1 및 제2 외부 전극을 각각 형성하는 단계; 를 포함하는 적층 세라믹 커패시터의 제조 방법을 제공한다.
본 발명의 일 실시 예에서, 상기 적층체를 마련하는 단계는, 상기 제1 및 제2 더미 전극을 상기 세라믹 본체의 길이 방향으로 서로 대향하도록 배치할 수 있다.
본 발명의 일 실시 예에서, 상기 적층체를 마련하는 단계는, 상기 제1 및 제2 더미 전극을 상기 세라믹 본체의 폭 방향으로 서로 대향하도록 배치할 수 있다.
본 발명의 또 다른 측면은, 상부에 제1 및 제2 전극 패드를 갖는 인쇄회로기판; 및 상기 인쇄회로기판 상에 설치된 적어도 하나의 적층 세라믹 커패시터; 를 포함하며, 상기 적층 세라믹 커패시터는, 복수의 유전체층이 적층되며, 실장 면에 내측으로 오목하게 형성된 폭 방향의 홈부를 갖는 세라믹 본체; 상기 세라믹 본체 내에서 상기 유전체층을 사이에 두고 상기 세라믹 본체의 양 단면을 통해 번갈아 노출되도록 배치된 복수의 제1 및 제2 내부 전극; 및 상기 세라믹 본체의 양 단면에 각각 형성되며, 상기 제1 및 제2 내부 전극과 각각 전기적으로 연결되며, 상기 제1 및 제2 전극 패드와 솔더로 연결된 제1 및 제2 외부 전극; 을 포함하는 적층 세라믹 커패시터의 실장 기판을 제공한다.
본 발명의 일 실시 형태에 따르면, 적층 세라믹 커패시터의 실장 면에 내측으로 오목하게 형성된 홈부를 마련함으로써, 적층 세라믹 커패시터가 실장된 제품의 크기(높이)를 증가시키지 않으면서, 적층 세라믹 커패시터를 인쇄회로기판에 실장시 적층 세라믹 커패시터에서 발생하는 압전 응력을 분산 및 억제시켜 솔더를 통해 인쇄회로기판으로 전달되는 진동을 감소시켜 어쿠스틱 노이즈를 저감시킬 수 있는 효과가 있다.
도 1은 본 발명의 일 실시 형태에 따른 적층 세라믹 커패시터를 개략적으로 나타낸 사시도이다.
도 2는 도 1의 저면도이다.
도 3a 내지 도 3c는 도 1의 적층 세라믹 커패시터에 적용되는 제1 및 제2 내부 전극 및 더미 전극을 각각 나타낸 사시도이다.
도 4는 도 1의 A-A'선 단면도이다.
도 5a 및 도 5b는 본 발명의 일 실시 형태에 따른 적층 세라믹 커패시터 제조 방법에서 세라믹 본체의 실장 면에 홈부를 형성하는 방법을 나타낸 측단면도이다.
도 6은 본 발명의 일 실시 형태에 따른 적층 세라믹 커패시터가 일 예로서 실장 기판에 적용된 것을 개략적으로 나타낸 측단면도이다.
도 7은 본 발명의 다른 실시 형태에 따른 적층 세라믹 커패시터를 개략적으로 나타낸 사시도이다.
도 8은 도 7의 저면도이다.
도 9는 도 7의 B-B'선 단면도이다.
도 10a 내지 10c는 도 7의 적층 세라믹 커패시터에 적용되는 제1 및 제2 내부 전극 및 더미 전극을 각각 나타낸 사시도이다.
도 11은 도 7의 적층 세라믹 커패시터에 적용되는 더미 전극의 다른 실시 예를 나타낸 사시도이다.
도 12는 도 7의 적층 세라믹 커패시터에 적용되는 더미 전극의 또 다른 실시 예를 나타낸 사시도이다.
도 13 내지 도 16은 본 발명에 따른 적층 세라믹 커패시터의 또 다른 실시 예들을 각각 개략적으로 나타낸 측단면도이다.
이하, 첨부된 도면을 참조하여 본 발명의 바람직한 실시 형태들을 설명한다.
그러나, 본 발명의 실시 형태는 여러 가지 다른 형태로 변형될 수 있으며, 본 발명의 범위가 이하 설명하는 실시 형태로 한정되는 것은 아니다.
또한, 본 발명의 실시 형태는 당해 기술 분야에서 평균적인 지식을 가진 자에게 본 발명을 더욱 완전하게 설명하기 위해서 제공되는 것이다.
도면에서 요소들의 형상 및 크기 등은 보다 명확한 설명을 위해 과장될 수 있다.
또한, 각 실시 형태의 도면에서 나타난 동일한 사상의 범위 내의 기능이 동일한 구성 요소는 동일한 참조 부호를 사용하여 설명한다.
적층 세라믹 커패시터
도 1은 본 발명의 일 실시 형태에 따른 적층 세라믹 커패시터를 개략적으로 나타낸 사시도이고, 도 2는 도 1의 저면도이고, 도 3a 내지 도 3c는 도 1의 적층 세라믹 커패시터에 적용되는 제1 및 제2 내부 전극 및 더미 전극을 각각 나타낸 사시도이고, 도 4는 도 1의 A-A'선 단면도이다.
도 1 내지 도 4를 참조하면, 본 실시 형태에 따른 적층 세라믹 커패시터(100)는 복수의 유전체층(111)이 적층된 세라믹 본체(110)와, 복수의 제1 및 제2 내부 전극(121, 122)과, 제1 및 제2 내부 전극(121, 122)과 각각 전기적으로 연결된 제1 및 제2 외부 전극(131, 132)을 포함한다.
세라믹 본체(110)는 복수의 유전체층(111)을 두께 방향으로 적층한 다음 소성한 것으로서, 인접하는 각각의 유전체층(111) 끼리는 서로 경계를 확인할 수 없을 정도로 일체화될 수 있다.
또한, 세라믹 본체(110)는 육면체 형상을 가질 수 있다. 본 실시 형태에서는 세라믹 본체(110)의 유전체층(111)의 적층 방향으로 서로 대향하는 두께 방향의 단면을 제1 및 제2 주면(1, 2)으로, 제1 및 제2 주면(1, 2)을 연결하며 서로 대향하는 길이 방향의 단면을 제3 및 제4 단면(3, 4)으로, 서로 대향하는 폭 방향의 단면을 제5 및 제6 측면(5, 6)으로 정의하기로 한다.
본 실시 형태에서는 적층 세라믹 커패시터(100)의 실장 면이 되는 세라믹 본체(110)의 제2 주면(2)에 내측으로 오목하게 폭 방향의 홈부(170)가 형성된다.
유전체층(111)은 고유전률의 세라믹 재료를 포함할 수 있으며, 예를 들어 티탄산바륨(BaTiO3)계 세라믹 분말 등을 포함할 수 있으나, 충분한 정전 용량을 얻을 수 있는 한 본 발명이 이에 한정되는 것은 아니다.
또한, 유전체층(111)에는 상기 세라믹 분말과 함께, 필요시 전이금속 산화물 또는 탄화물, 희토류 원소, 마그네슘(Mg) 또는 알루미늄(Al) 등과 같은 다양한 종류의 세라믹 첨가제, 유기용제, 가소제, 결합제 및 분산제 등이 더 첨가될 수 있다.
제1 및 제2 내부 전극(121, 122)은 서로 다른 극성을 갖는 전극으로서, 유전체층(111)을 형성하는 세라믹 시트 상의 적어도 일면에 형성되어 적층되며, 세라믹 본체(100) 내에서 각각의 유전체층(111)을 사이에 두고 제3 및 제4 단면(3, 4)을 통해 번갈아 노출되도록 배치될 수 있다.
이때, 제1 및 제2 내부 전극(121, 122)은 중간에 배치된 유전체층(111)에 의해 서로 전기적으로 절연된다.
적층 세라믹 커패시터(100)의 정전 용량은 유전체층(111)의 적층 방향을 따라 서로 오버랩되는 제1 및 제2 내부 전극(121, 122)의 면적과 비례하게 된다.
즉, 제1 및 제2 내부 전극(121, 122)은 두께 방향으로 연속하여 적층되어 세라믹 본체(110) 내에서 정전 용량을 형성하는 액티브영역을 구성할 수 있다.
그리고, 적층 세라믹 커패시터(100)의 길이-두께 단면에서, 상기 액티브영역을 제외한 부분을 마진부로 정의할 수 있다.
상기 마진부 중에서 두께 방향으로 상기 액티브영역의 상부 및 하부에 위치하는 마진부는 내부 전극이 미형성된 복수의 상부 및 하부 커버층(112, 113)이 적층되어 형성될 수 있다.
상부 및 하부 커버층(112, 113)은 제1 및 제2 내부 전극(121, 122)이 형성된 유전체층(111)과 마찬가지로 세라믹 시트가 소결되어 형성될 수 있다.
상기 상부 및 하부 마진부는 복수의 상부 및 하부 커버층(112, 113)이 소결된 상태로서, 인접하는 각각의 상부 및 하부 커버층(112, 113) 끼리는 서로 경계를 확인할 수 없을 정도로 일체화될 수 있다.
본 실시 형태에서는 하부 마진부가 상부 마진부에 비해 더 두껍게 형성된 것으로 도시하여 설명하고 있다.
즉, 상기 하부 마진부는 상기 상부 마진부에 비해 세라믹 시트의 적층 수를 늘림으로써 상기 상부 마진부에 비해 더 두꺼운 두께를 가질 수 있으며, 이렇게 상기 액티브 영역을 실장 면으로부터 이격시키면 기판에 실장시 적층 세라믹 커패시터(100)에서 발생된 진동이 기판으로 전달되는 것을 감소시킬 수 있다.
그러나, 본 발명은 이에 한정되지 않으며, 제품의 규격 범위를 만족시키는 범위 내에서 상기 상부 마진부가 상기 하부 마진부에 비해 더 두꺼워지도록 형성하거나, 상기 상부 마진부와 하부 마진부의 두께를 동일하게 형성하는 등 다양한 구조로 변경될 수 있다.
또한, 제1 및 제2 내부 전극(121, 122)은 도전성 금속으로 형성되며, 예를 들어 은(Ag), 팔라듐(Pd), 백금(Pt), 니켈(Ni) 및 구리(Cu) 중 하나 또는 이들의 합금 등으로 이루어진 것을 사용할 수 있으며, 본 발명이 이에 한정되는 것은 아니다.
제1 및 제2 외부 전극(131, 132)은 제3 및 제4 단면(3, 4)을 통해 노출된 복수의 제1 및 제2 내부 전극(121, 122)을 각각 덮어 전기적으로 접속되도록 세라믹 본체(110)의 제3 및 제4 단면(3, 4)에서 인접한 다른 면(1, 2, 5, 6)에 까지 연장되어 형성될 수 있다.
또한, 제1 및 제2 외부 전극(131, 132)은 도전성 금속으로 형성되며, 예를 들어 은(Ag), 팔라듐(Pd), 백금(Pt), 니켈(Ni) 및 구리(Cu) 중 하나 또는 이들의 합금 등으로 이루어진 것을 사용할 수 있으며, 본 발명이 이에 한정되는 것은 아니다.
이때, 제1 및 제2 외부 전극(131, 132) 상에는 필요시 제1 및 제2 도금층(미도시)이 형성될 수 있다.
상기 제1 및 제2 도금층은 제1 및 제2 외부 전극(131, 132) 상에 형성된 니켈(Ni) 도금층과, 상기 니켈 도금층 상에 형성된 주석(Sn) 도금층을 포함할 수 있다.
이러한 제1 및 제 2 도금층은 적층 세라믹 커패시터(100)를 인쇄회로기판 등에 솔더로 실장할 때 상호 간의 접착 강도를 높이기 위한 것으로서, 도금 처리는 공지된 방법에 의해 행해질 수 있다.
한편, 세라믹 본체(110)의 하측 마진부를 구성하는 하부 커버층(113)에는 홈부(170)를 기준으로 길이 방향으로 소정의 갭(113a)을 유지하며 서로 마주보게 복수의 제1 및 제2 더미 전극(123, 124)이 형성될 수 있다. 갭(113a)은 압착공정에서 홈부(170)를 형성하기 위해 필요한 구성 요소이며, 상세한 설명은 이하 제조 방법에서 설명하기로 한다.
이때, 제1 및 제2 더미 전극(123, 124)은 세라믹 본체(110)의 제3 및 제4 단면(3, 4)을 통해 각각 노출되어 제1 및 제2 외부 전극(131, 132)과 각각 접속되도록 형성될 수 있다.
또한, 다른 실시 예로서, 도 14를 참조하면, 제1 및 제2 더미 전극(123, 124)은 세라믹 본체(110)의 제3 및 제4 단면(3, 4)을 통해 노출되지 않고 세라믹 본체(110) 내에 포함된 상태로 제1 및 제2 외부 전극(131, 132)과 각각 이격되게 형성될 수 있다.
도 13 및 도 14를 참조하면, 세라믹 본체(110)의 내부에는 제1 및 제2 내부 전극(121, 122)과 각각 길이 방향으로 마주보며 이격되게 형성된 제1 및 제2 더미 패턴(141, 142)이 더 포함될 수 있다.
이때, 제1 및 제2 더미 패턴(141, 142)은 그 단부가 각각 제2 및 제1 외부 전극(132, 131)과 접속되도록 세라믹 본체(110)의 양 단면을 통해 각각 노출될 수 있다.
적층 세라믹 커패시터의 제조 방법
이하, 본 발명의 일 실시 형태에 따른 적층 세라믹 커패시터의 제조 방법을 설명한다.
먼저, 복수의 세라믹 시트를 마련한다. 상기 세라믹 시트는 세라믹 본체(110)의 유전체층(111) 및 상하부 마진부의 상하부 커버층(112, 113)을 형성하기 위한 것으로, 세라믹 분말, 폴리머 및 용제 등을 혼합하여 슬러리를 제조하고, 상기 슬러리를 닥터 블레이드 등의 공법을 통해 캐리어 필름 상에 도포 및 건조하여 수 ㎛ 두께의 시트(sheet) 형상으로 제작한다.
다음으로, 상기 복수의 세라믹 시트의 적어도 일면에 소정의 두께로 도전성 페이스트를 인쇄하여 제1 및 제2 내부 전극(121, 122)을 형성한다.
이때, 제1 및 제2 내부 전극(121, 122)은 세라믹 시트의 길이 방향의 양 단면을 통해 각각 노출되도록 형성한다.
또한, 상기 도전성 페이스트의 인쇄 방법으로는 스크린 인쇄법 또는 그라비아 인쇄법 등을 사용할 수 있으며, 본 발명이 이에 한정되는 것은 아니다.
그리고, 일부 세라믹 시트들은 적어도 일면에 소정의 두께로 도전성 페이스트를 인쇄하여 서로 소정의 간격을 두고 마주보게 제1 및 제2 더미 전극(123, 124)을 형성한다.
이때, 제1 및 제2 더미 전극(123, 124)은 세라믹 시트의 길이 방향으로 서로 대향하도록 배치될 수 있다.
이러한 제1 및 제2 더미 전극(123, 124)은 하부 마진부 내에서 배치되는 전극이며, 세라믹 시트를 사이에 두고 서로 다른 극성의 내부 전극이 중첩되는 구조가 아니다.
따라서, 제1 및 제2 더미 전극(123, 124)은 세라믹 본체(110)의 제3 및 제4 단면(3, 4)의 제1 및 제2 외부 전극(131, 132) 또는 용량을 형성하는 액티브 영역의 영향으로 발생하는 기생 커패시턴스(capacitance) 이외에는 용량 형성에 기여하지 못한다.
다음으로, 제1 및 제2 더미 전극(123, 124)이 형성된 복수의 세라믹 시트를 적층하고, 그 위에 제1 및 제2 내부 전극(121, 122)이 형성된 복수의 세라믹 시트를 상기 세라믹 시트를 사이에 두고 제1 및 제2 내부 전극(121, 122)이 서로 대향하여 배치되도록 적층하고, 그 위에 전극이 미형성된 복수의 세라믹 시트를 적층한다.
이때, 제1 및 제2 더미 전극(123, 124)이 형성된 복수의 세라믹 시트로 이루어진 하측 마진부가 전극이 미형성된 복수의 세라믹 시트로 이루어진 상측 마진부에 비해 두꺼운 두께를 갖는 비대칭 구조로 적층할 수 있다.
일반적으로, 세라믹 본체(110)가 상하 비대칭 구조의 마진부를 갖는 경우, 제1 및 제2 내부 전극(121, 122)을 갖는 액티브영역과 그 하부의 마진부가 소성 과정에서 소결 수축될 때 서로 수축률에 차이가 발생하기 때문에 디라미네이션이나 크랙 불량이 증가할 수 있다.
그러나, 본 실시 형태에서는 하부 마진부에 제1 및 제2 더미 전극(123, 124)이 마련되어 있기 때문에, 상기 액티브영역과 하부 마진부 간의 수축률의 차이를 줄여 상기 디라미네이션이나 크랙 불량을 감소시키거나 디라미네이션이 발생하더라도 내부 전극이 아닌 더미 전극에 발생하도록 하여 제품의 신뢰성을 높일 수 있는 효과가 있다.
다음으로, 이렇게 적층된 세라믹 시트들을, 도 5a에 도시된 바와 같이, 평평한 금속 플레이트(300) 위에 제1 및 제2 더미 전극(123, 124)이 형성된 부분이 상측을 향하도록 놓고 상측 및 양 측면에서 가압하여 적층체를 마련한다.
이때, 도 5b에 도시된 바와 같이, 상기 적층체의 일면은 제1 및 제2 더미 전극(123, 124)이 지지하는 힘에 의해 제1 및 제2 더미 전극(123, 124) 사이에 위치하는 제2 주면(2)의 일부가 내측으로 오목하게 들어가면서 홈부(170)을 형성한다.
따라서, 홈부(170)는 제1 및 제2 더미 전극(123, 124)이 서로 마주보는 방향과 수직되는 방향을 따라 형성된다.
즉, 제1 및 제2 더미 전극(123, 124)이 서로 길이 방향으로 마주보는 경우 홈부는 폭 방향으로 길게 형성되며, 제1 및 제2 더미 전극(123, 124)이 서로 폭 방향으로 마주보게 형성된 경우 홈부는 길이 방향으로 길게 형성될 수 있다.
다음으로, 상기 적층체를 1개의 커패시터에 대응하는 영역마다 절단하여 칩화하고 고온에서 소성하여, 서로 대향하는 두께 방향의 제1 및 제2 주면(1, 2), 제1 및 제2 내부 전극(121, 122)이 번갈아 노출되는 길이 방향의 제3 및 제4 단면(3, 4) 및 폭 방향의 제5 및 제6 측면(5, 6)을 갖는 세라믹 본체(110)를 마련한다.
다음으로, 세라믹 본체(110)의 두께-길이 단면에 제1 및 제2 내부 전극(121, 122)의 노출된 부분과 전기적으로 연결되도록 제1 및 제2 외부 전극(131, 132)을 형성한다.
이때, 필요시 제1 및 제2 외부 전극(131, 132)을 형성하는 단계 이후에, 제1 및 제2 외부 전극(131, 132)의 표면을 전기 도금 등의 방법으로 도금 처리하여 제1 및 제2 도금층(미도시)을 형성할 수 있다.
상기 도금에 사용되는 물질로는 니켈 또는 주석, 니켈-주석-합금 등을 사용할 수 있으며, 본 발명이 이에 한정되는 것은 아니다.
또한, 필요시 상기 제1 및 제2 도금층은 니켈 도금층과 주석 도금층을 제1 및 제2 외부 전극(131, 132)의 표면에 순서대로 적층하여 구성할 수 있다.
도 6은 본 발명의 일 실시 형태에 따른 적층 세라믹 커패시터가 일 예로서 실장 기판에 적용된 것을 개략적으로 나타낸 측단면도이다.
도 6을 참조하면, 본 실시 형태의 적층 세라믹 커패시터(100)가 적용되는 실장 기판은 적층 세라믹 커패시터(100)가 실장되는 인쇄회로기판(210)과, 인쇄회로기판(210)의 상면에 서로 이격되게 형성된 제1 및 제2 전극 패드(220)를 포함한다.
여기서, 적층 세라믹 커패시터(100)는 홈부(170)가 형성된 세라믹 본체(110)의 제2 주면(2)이 인쇄회로기판(210)과 마주보도록 실장되며, 제1 및 제2 외부 전극(131, 132)이 제1 및 제2 전극 패드(220) 상에 접촉되게 위치한 상태에서 솔더(230)에 의해 인쇄회로기판(210)과 전기적으로 연결될 수 있다.
이렇게 적층 세라믹 커패시터(100)가 인쇄회로기판(210)에 실장된 상태에서 적층 세라믹 커패시터(100)의 제1 및 제2 외부 전극(131, 132)에 극성이 다른 전압이 인가되면, 유전체층(111)의 역압전성 효과(inverse piezoelectric effect)에 의해 세라믹 본체(110)는 두께 방향으로 팽창과 수축을 반복하여 진동을 발생시킨다(도 6의 하얀 화살표 참조).
이때, 세라믹 본체(110)의 제2 주면(2)에 내측으로 오목하게 형성된 홈부(170)에 의해 세라믹 본체(110)에서 발생하는 압전 응력이 도 6의 '검은 화살표'로 나타난 바와 같이 분산 및 억제되어 소량의 압전 응력만을 솔더(230)를 통해 인쇄회로기판(210)으로 전달하게 되므로 어쿠스틱 노이즈를 저감시킬 수 있다.
변형 예
도 7은 본 발명의 다른 실시 형태에 따른 적층 세라믹 커패시터를 개략적으로 나타낸 사시도이고, 도 8은 도 7의 저면도이고, 도 9는 도 7의 B-B'선 단면도이고, 도 10은 도 7의 적층 세라믹 커패시터에 적용되는 제1 및 제2 내부 전극 및 더미 전극을 각각 나타낸 사시도이다.
여기서, 제1 및 제2 내부 전극(121, 122) 및 제1 및 제2 외부 전극(131, 132)이 형성된 구조는 앞서 설명한 일 실시 형태와 유사하므로 중복을 피하기 위하여 이에 대한 구체적인 설명을 생략하며, 앞서 설명한 실시 형태와 상이한 구조를 갖는 홈부(170') 및 제1 및 제2 더미 전극을 도시하여 이를 토대로 구체적으로 설명하기로 한다.
도 7 내지 도 10을 참조하면, 본 실시 형태에 따른 적층 세라믹 커패시터(100')는 세라믹 본체(110')의 홈부(170')가 세라믹 본체(110')의 길이 방향으로 형성된다. 이렇게 홈부(170')가 길이 방향으로 형성되면 폭 방향으로 형성될 때 보다 홈부(170')의 면적이 넓어져 응력 분산 효과가 커지게 될 수 있다.
이에, 하부 커버층(113)에 형성되는 제1 및 제2 더미 전극(125, 126)은 폭 방향으로 서로 소정의 간격을 두고 마주보게 형성된다.
도 11 및 도 12는 본 실시 형태의 적층 세라믹 커패시터(100')에 적용되는 더미 전극의 다른 실시 예를 각각 나타낸 사시도이다.
예컨대, 도 11을 참조하면, 제1 및 제2 더미 전극(127, 128)은 세라믹 본체(110)의 제3 및 제4 단면(3, 4)을 통해 각각 노출된 제1 및 제2 인출부(127a, 128a)와, 제1 및 제2 인출부(127a, 128a)의 양 단부에서 세라믹 본체(110)의 내측을 향해 수직으로 돌출된 한 쌍의 연장부(127b, 128b))를 포함할 수 있다. 이러한 구조는 길이 방향 및 폭 방향 둘 다에 홈부가 형성되도록 함으로써, 응력이 길이 방향 및 폭 방향으로 동시에 분산되어 응력 분산 효과가 더 커지게 될 수 있다.
또한, 도 12를 참조하면, 제1 및 제2 더미 전극(129a, 129b)은 하부 커버층(113) 내에서 제1 및 제2 외부 전극(131, 132)과 접촉을 하지 않고 대향하는 플로팅 전극으로 구성될 수 있다. 이때, 제1 및 제2 더미 전극(129a. 129b)이 제1 및 제2 외부 전극(131, 132)과 전기적으로 연결되어 있지 않으므로, 인쇄회로기판과의 부유 용량이 작아지게 되므로, 고주파 특성이 개선될 수 있다.
한편, 도 15를 참조하면, 본 실시 형태의 적층 세라믹 커패시터(100")는 복수의 제1 및 제2 더미 전극(125', 126')은 두께 방향으로 동일한 길이를 갖지 않으며, 세라믹 본체(110")의 홈부(170')가 형성된 하면에서 상측으로 갈수록 그 길이가 작게 형성되어 전체적으로 제1 및 제2 더미 전극(125', 126') 사이의 마진부(180)가 상향 좁아지는 테이퍼진 형상을 갖도록 형성될 수 있다.
또한, 도 16을 참조하면, 본 실시 형태의 적층 세라믹 커패시터(100")는 복수의 제1 및 제2 더미 전극(125a, 125b, 126a, 126b) 은 두께 방향으로 동일한 길이를 갖지 않고, 세라믹 본체(110")의 홈부(170')가 형성된 하면에서 상측을 향해 단차지게 그 길이를 달리하여 마진부(180)가 상향 좁아지는 계단 형상으로 형성될 수 있다.
이상에서 본 발명의 실시 형태들에 대하여 상세하게 설명하였지만 본 발명의 권리 범위는 이에 한정되는 것은 아니고, 청구 범위에 기재된 본 발명의 기술적 사항을 벗어나지 않는 범위 내에서 다양한 수정 및 변형이 가능하다는 것은 당 기술 분야의 통상의 지식을 가진 자에게는 자명할 것이다.
100, 100' ; 적층 세라믹 커패시터 110, 110' ; 세라믹 본체
111 ; 유전체층
112, 113 ; 상부 및 하부 커버층 113a ; 갭
121, 122 ; 제1 및 제2 내부 전극
123, 124, 125, 126, 127, 128, 129a, 129b ; 제1 및 제2 더미 전극
131, 132 ; 제1 및 제2 외부 전극 170, 170' ; 홈부
210 ; 인쇄회로기판 220 ; 제1 및 제2 패드
230 ; 솔더

Claims (21)

  1. 복수의 유전체층이 적층되며, 실장 면인 하면에 내측으로 오목하게 형성된 폭 방향의 홈부를 갖는 세라믹 본체;
    상기 세라믹 본체 내에서 상기 유전체층을 사이에 두고 상기 세라믹 본체의 양 단면을 통해 번갈아 노출되도록 배치된 복수의 제1 및 제2 내부 전극; 및
    상기 세라믹 본체의 양 단부에 각각 형성되며, 상기 제1 및 제2 내부 전극과 각각 전기적으로 연결된 제1 및 제2 외부 전극; 을 포함하며,
    상기 홈부는 상기 세라믹 본체의 폭 방향의 일 측면에서 타 측면까지 연속하여 형성되는 적층 세라믹 커패시터.
  2. 제1항에 있어서,
    상기 세라믹 본체의 하측 마진부에 상기 홈부를 기준으로 서로 길이 방향으로 마주보게 형성된 제1 및 제2 더미 전극을 더 포함하는 것을 특징으로 하는 적층 세라믹 커패시터.
  3. 제2항에 있어서,
    상기 제1 및 제2 더미 전극은 상기 세라믹 본체의 양 단면을 통해 각각 노출되며, 상기 제1 및 제2 외부 전극과 각각 접속된 것을 특징으로 하는 적층 세라믹 커패시터.
  4. 제2항에 있어서,
    상기 제1 및 제2 더미 전극은 상기 제1 및 제2 외부 전극에서 이격되게 형성된 것을 특징으로 하는 적층 세라믹 커패시터.
  5. 제1항에 있어서,
    상기 세라믹 본체는 하측 마진부가 상측 마진부에 비해 두껍게 형성되며,
    상기 하측 마진부에 상기 홈부를 기준으로 서로 길이 방향으로 마주보게 형성된 제1 및 제2 더미 전극을 더 포함하는 것을 특징으로 하는 적층 세라믹 커패시터.
  6. 제5항에 있어서,
    상기 제1 및 제2 더미 전극은 상기 세라믹 본체의 양 단면을 통해 각각 노출되며, 상기 제1 및 제2 외부 전극과 각각 접속된 것을 특징으로 하는 적층 세라믹 커패시터.
  7. 제5항에 있어서, 상기 제1 및 제2 더미 전극은 상기 제1 및 제2 외부 전극에서 이격되게 형성된 것을 특징으로 하는 적층 세라믹 커패시터.
  8. 제1항에 있어서,
    상기 세라믹 본체 내에서 상기 제1 및 제2 내부 전극과 각각 길이 방향으로 마주보며 이격되게 형성되고, 상기 제2 및 제1 외부 전극과 각각 접속된 제1 및 제2 더미 패턴을 더 포함하는 것을 특징으로 하는 적층 세라믹 커패시터.
  9. 복수의 유전체층이 적층되며, 실장 면인 하면에 내측으로 오목하게 형성된 길이 방향의 홈부를 갖는 세라믹 본체;
    상기 세라믹 본체 내에서 상기 유전체층을 사이에 두고 상기 세라믹 본체의 양 단면을 통해 번갈아 노출되도록 배치된 복수의 제1 및 제2 내부 전극;
    상기 세라믹 본체의 양 단부에 각각 형성되며, 상기 제1 및 제2 내부 전극과 각각 전기적으로 연결된 제1 및 제2 외부 전극; 및
    상기 세라믹 본체의 하측 마진부에 상기 홈부를 기준으로 서로 폭 방향으로 마주보게 형성된 제1 및 제2 더미 전극; 을 포함하며,
    상기 홈부는 상기 제1 외부 전극의 단부에서 상기 제2 외부 전극의 단부까지 연속하여 형성되는 적층 세라믹 커패시터.
  10. 삭제
  11. 제9항에 있어서,
    상기 제1 및 제2 더미 전극은 상기 세라믹 본체의 양 단면을 통해 각각 노출되며, 상기 제1 및 제2 외부 전극과 각각 접속된 것을 특징으로 하는 적층 세라믹 커패시터.
  12. 제11항에 있어서,
    상기 제1 및 제2 더미 전극은 상기 세라믹 본체의 하면에서 상측으로 갈수록 그 길이가 작게 형성된 것을 특징으로 하는 적층 세라믹 커패시터.
  13. 제11항에 있어서,
    상기 제1 및 제2 더미 전극은 상기 세라믹 본체의 하면에서 상측을 향해 단차지게 형성된 것을 특징으로 하는 적층 세라믹 커패시터.
  14. 제9항에 있어서,
    상기 제1 및 제2 더미 전극은 상기 제1 및 제2 외부 전극에서 이격되게 형성된 것을 특징으로 하는 적층 세라믹 커패시터.
  15. 제9항에 있어서,
    상기 제1 및 제2 더미 전극은,
    상기 세라믹 본체의 양 단면을 통해 각각 노출된 제1 및 제2 인출부; 및
    상기 제1 및 제2 인줄부의 양단에서 각각 내측으로 수직 돌출된 한 쌍의 연장부; 를 포함하는 것을 특징으로 하는 적층 세라믹 커패시터.
  16. 제9항에 있어서,
    상기 세라믹 본체는 하측 마진부가 상측 마진부에 비해 두껍게 형성되며,
    상기 하측 마진부에 상기 홈부를 기준으로 서로 폭 방향으로 마주보게 형성된 제1 및 제2 더미 전극을 더 포함하는 것을 특징으로 하는 적층 세라믹 커패시터.
  17. 제16항에 있어서,
    상기 제1 및 제2 더미 전극은 상기 세라믹 본체의 양 단면을 통해 각각 노출되며, 상기 제1 및 제2 외부 전극과 각각 접속된 것을 특징으로 하는 적층 세라믹 커패시터.
  18. 제16항에 있어서,
    상기 제1 및 제2 더미 전극은 상기 제1 및 제2 외부 전극에서 이격되게 형성된 것을 특징으로 하는 적층 세라믹 커패시터.
  19. 제1 및 제2 내부 전극이 형성된 복수의 세라믹 시트를 상기 세라믹 시트를 사이에 두고 상기 제1 및 제2 내부 전극이 서로 대향하여 배치되도록 적층하고, 그 위에 서로 소정의 간격을 두고 마주보게 제1 및 제2 더미 전극이 형성된 복수의 세라믹 시트를 적층하고, 가압하여 상기 제1 및 제2 더미 전극 사이에 위치한 부분이 내측으로 오목하게 형성된 적층체를 마련하는 단계;
    상기 적층체를 1개의 커패시터에 대응하는 영역마다 절단하고 소성하여, 상기 제1 및 제2 더미 전극이 양 단면을 통해 각각 노출되고, 상기 제1 및 제2 내부 전극이 양 단면을 통해 번갈아 노출되도록 세라믹 본체를 마련하는 단계; 및
    상기 세라믹 본체에 상기 제1 및 제2 내부 전극과 전기적으로 연결되도록 제1 및 제2 외부 전극을 각각 형성하는 단계; 를 포함하는 적층 세라믹 커패시터의 제조 방법.
  20. 제19항에 있어서,
    상기 적층체를 마련하는 단계는, 상기 제1 및 제2 더미 전극을 상기 세라믹 본체의 길이 방향으로 서로 대향하도록 배치하는 것을 특징으로 하는 적층 세라믹 커패시터의 제조 방법.
  21. 제19항에 있어서,
    상기 적층체를 마련하는 단계는, 상기 제1 및 제2 더미 전극을 상기 세라믹 본체의 폭 방향으로 서로 대향하도록 배치하는 것을 특징으로 하는 적층 세라믹 커패시터의 제조 방법.
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