JP2022142213A - セラミック電子部品、実装基板およびセラミック電子部品の製造方法 - Google Patents
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Abstract
【課題】セラミック電子部品の実装後の高さの増大を抑制する。【解決手段】一態様に係るセラミック電子部品によれば、第１面と、前記第１面に対向する第２面と、前記第１面および前記第２面の双方に垂直な第３面と、誘電体と、内部電極とを有する素体と、前記素体の前記第１面から前記第３面にかけて形成され前記内部電極と接続し金属を含む下地層と、前記下地層上に形成されためっき層とを有する外部電極と、前記素体の前記第２面に形成され、前記めっき層よりも厚さが薄い絶縁層とを備える。【選択図】 図１
Description
本発明は、セラミック電子部品、実装基板およびセラミック電子部品の製造方法に関する。
電子機器の小型化および高機能化に伴って、実装基板に実装される電子部品の実装密度が増大している。このとき、ＩＣ（Ｉｎｔｅｇｒａｔｅｄ Ｃｉｒｃｕｉｔ）チップなどの実装面側の実装面積を減少させるため、積層セラミックコンデンサを低背化し、ＩＣチップの実装面側の反対面側に実装する方法（ＬＳＣ（Ｌａｎｄ Ｓｉｄｅ Ｃａｐａｃｉｔｏｒ））が提案されている。
積層セラミックコンデンサを低背化するために、素体を薄くすると、積層セラミックコンデンサの抗折強度が低下し、積層セラミックコンデンサの実装時に積層セラミックコンデンサが割れることがある。
素体を薄くすることなく、積層セラミックコンデンサを低背化するために、特許文献１には、素子本体の上面と積層方向に沿って反対側に位置する素子本体の下面に端子電極が実質的に形成されない構成が開示されている。ここで、特許文献１に開示された方法では、素子本体の下面に端子電極が実質的に形成されないようにするために、２個の素子本体の下面側を貼り合わせた状態で端子電極を形成した後、これらの素子本体が分離される。
しかしながら、特許文献１に開示された構成では、はんだが素体の側面側の外部電極を介して上面まで濡れ上がると、積層セラミックコンデンサの実装後の高さの増大を招く虞がある。
そこで、本発明は、実装後の高さの増大を抑制することが可能なセラミック電子部品、実装基板およびセラミック電子部品の製造方法を提供することを目的とする。
そこで、本発明は、実装後の高さの増大を抑制することが可能なセラミック電子部品、実装基板およびセラミック電子部品の製造方法を提供することを目的とする。
上記課題を解決するために、本発明の一態様に係るセラミック電子部品によれば、第１面と、前記第１面に対向する第２面と、前記第１面および前記第２面の双方に垂直な第３面と、誘電体と、内部電極とを有する素体と、前記素体の前記第１面から前記第３面にかけて形成され前記内部電極と接続し金属を含む下地層と、前記下地層上に形成されためっき層とを有する外部電極と、前記素体の前記第２面に形成され、前記めっき層よりも厚さが薄い絶縁層とを備える。
また、本発明の一態様に係るセラミック電子部品によれば、前記絶縁層と前記めっき層との境界は、前記第２面の法線方向に前記第２面から１０μｍ以上離れかつ前記第１面に達するまでの範囲内に位置する。
また、本発明の一態様に係るセラミック電子部品によれば、前記絶縁層の厚さは、０．０１μｍ以上かつ５μｍ以下である。
また、本発明の一態様に係るセラミック電子部品によれば、前記下地層は、前記素体の前記第１面から前記第３面を介して前記第２面にかけて形成され、前記めっき層は、前記素体の前記第１面から前記第３面にかけて形成されている。
また、本発明の一態様に係るセラミック電子部品によれば、前記絶縁層は、前記素体の前記第２面から前記第３面にかけて形成され、前記絶縁層と前記めっき層との境界は、前記素体の前記第３面側の前記下地層上に位置する。
また、本発明の一態様に係るセラミック電子部品によれば、前記素体は、前記第３面から垂直に接続する第４面および第５面をさらに備え、前記下地層は、前記第３面から前記第１面、前記第２面、前記第４面および前記第５面にかけて形成され、前記絶縁層は、前記第２面から前記第３面、前記第４面および前記第５面にかけて形成され、前記めっき層は、前記第１面から前記第３面、前記第４面および前記第５面にかけて形成されている。
また、本発明の一態様に係るセラミック電子部品によれば、前記めっき層は、前記素体の前記第２面側の前記素体上および前記下地層上にない。
また、本発明の一態様に係るセラミック電子部品によれば、前記絶縁層は、前記素体の前記第２面側において前記下地層の端部を覆うとともに、前記第１面側の前記素体上に延在する。
また、本発明の一態様に係るセラミック電子部品によれば、前記絶縁層は堆積膜である。
また、本発明の一態様に係るセラミック電子部品によれば、前記絶縁層のビッカース硬度は、前記素体のビッカース硬度より大きい。
また、本発明の一態様に係るセラミック電子部品によれば、前記絶縁層は、金属酸化膜、窒化膜、ダイヤモンド膜およびダイヤモンドライクカーボン膜のいずれか少なくとも１つの材料から選択される。
また、本発明の一態様に係るセラミック電子部品によれば、前記絶縁層は、ＡｌまたはＺｒの酸化膜である。
また、本発明の一態様に係るセラミック電子部品によれば、前記素体の第１面側において前記素体に延在するようにして前記下地層上に形成され、前記下地層よりも厚さが薄い導電層をさらに備え、前記めっき層は前記導電層を覆っている。
また、本発明の一態様に係るセラミック電子部品によれば、前記下地層の厚さは２μｍ以下である。
また、本発明の一態様に係るセラミック電子部品によれば、前記下地層は、前記金属が混在された共材を備える。
また、本発明の一態様に係るセラミック電子部品によれば、前記共材は、酸化物セラミックである。
また、本発明の一態様に係るセラミック電子部品によれば、前記素体は、前記第３面に対向する第６面をさらに備え、前記内部電極は、第１内部電極層と、前記誘電体を含む誘電体層を介して前記第１内部電極層上に積層された第２内部電極層とを備え、
前記外部電極は、前記第３面に設けられ、前記第１内部電極層に接続する第１外部電極と、前記第６面に設けられ、前記第２内部電極層に接続する第２外部電極とを備える。
前記外部電極は、前記第３面に設けられ、前記第１内部電極層に接続する第１外部電極と、前記第６面に設けられ、前記第２内部電極層に接続する第２外部電極とを備える。
また、本発明の一態様に係る実装基板によれば、請求項１から１７のいずれか１項に記載のセラミック電子部品がはんだ層を介して実装された実装基板であって、前記はんだ層は、前記素体の第２面側の前記絶縁層よりも低い位置に保たれた状態で前記素体の第３面側の前記外部電極へ濡れ上がっている。
また、本発明の一態様に係るセラミック電子部品の製造方法によれば、誘電体と内部電極が設けられた素体を形成する工程と、前記素体の互いに対向する第１面および第２面と、前記第１面および前記第２面の双方に垂直に接続する第３面を含む複数の面に外部電極の下地材料を塗布する工程と、前記下地材料を焼成し、前記外部電極の下地層を形成する工程と、前記素体の前記第２面から前記第３面にかけて前記素体上および前記下地層上に絶縁層を形成する工程と、前記素体の前記第１面から前記第３面にかけて前記下地層上にめっき層を形成する工程とを備える。
また、本発明の一態様に係るセラミック電子部品の製造方法によれば、絶縁材料の堆積に基づいて前記絶縁層を形成する。
本発明によれば、セラミック電子部品の実装後の高さの増大を抑制することができる。
以下、添付の図面を参照しながら、本発明の実施形態を詳細に説明する。なお、以下の実施形態は本発明を限定するものではなく、実施形態で説明されている特徴の組み合わせの全てが本発明の構成に必須のものとは限らない。実施形態の構成は、本発明が適用される装置の仕様や各種条件（使用条件、使用環境等）によって適宜修正または変更され得る。本発明の技術的範囲は、特許請求の範囲によって確定され、以下の個別の実施形態によって限定されない。また、以下の説明に用いる図面は、各構成を分かり易くするため、実際の構造と縮尺および形状などを異ならせることがある。
（第１実施形態）
図１は、第１実施形態に係る積層セラミックコンデンサの構成例を示す斜視図、図２Ａは、図１の積層セラミックコンデンサを長さ方向に切断した断面図、図２Ｂは、図１の積層セラミックコンデンサを外部電極の位置で幅方向に切断した断面図、図２Ｃは、図１の積層セラミックコンデンサを素体の位置で幅方向に切断した断面図である。なお、本実施形態では、セラミック電子部品として積層セラミックコンデンサを例にとった。
図１は、第１実施形態に係る積層セラミックコンデンサの構成例を示す斜視図、図２Ａは、図１の積層セラミックコンデンサを長さ方向に切断した断面図、図２Ｂは、図１の積層セラミックコンデンサを外部電極の位置で幅方向に切断した断面図、図２Ｃは、図１の積層セラミックコンデンサを素体の位置で幅方向に切断した断面図である。なお、本実施形態では、セラミック電子部品として積層セラミックコンデンサを例にとった。
図１および図２Ａから図２Ｃにおいて、積層セラミックコンデンサ１Ａは、素体２、外部電極６Ａ、６Ｂおよび絶縁層８を備える。素体２は、積層体２Ａ、下カバー層５Ａおよび上カバー層５Ｂを備える。積層体２Ａは、内部電極層３Ａ、３Ｂおよび誘電体層４を備える。
積層体２Ａの下層には下カバー層５Ａが設けられ、積層体２Ａの上層には上カバー層５Ｂが設けられている。内部電極層３Ａ、３Ｂは、誘電体層４を介して交互に積層されている。なお、図１および図２Ａから図２Ｃでは、内部電極層３Ａ、３Ｂが合計で６層分だけ積層された例を示したが、内部電極層３Ａ、３Ｂの積層数は、特に限定されない。このとき、素体２および積層体２Ａの形状は、略直方体形状とすることができる。素体２は、素体２の稜線に沿って面取りされていてもよい。このとき、素体２は、６つの面（第１面～第６面）を持つことができる。
なお、以下の説明では、素体２の側面（第３面および第６面）が互いに対向する方向を長さ方向ＤＬ、素体２の前後面（第４面および第５面）が互いに対向する方向を幅方向ＤＷ、素体２の上下面（第２面および第１面）が互いに対向する方向を積層方向（高さ方向）ＤＳと言うことがある。このとき、素体２の側面（第３面および第６面）には、素体２の４つの面（下面（第１面）、上面（第２面）、前面（第４面）および後面（第５面））が垂直に接続する。この場合、第１面と第２面は対向し、第４面と第５面は対向する。また、第１面は、積層セラミックコンデンサ１Ａが実装される実装基板の実装面と対向する位置に配置することができる。
外部電極６Ａ、６Ｂは、長さ方向ＤＬに互いに分離された状態で互いに対向するように素体２に形成される。このとき、外部電極６Ａ、６Ｂは、素体２の下面側から側面側を介し上面側に連続的に形成される。また、各外部電極６Ａ、６Ｂは、素体２の下面側から側面側にかけて連続的に形成されるとともに、素体２の前面側および後面側にかけて連続的に形成される。なお、素体２の実装面側には、各外部電極６Ａ、６Ｂの下面が位置する。
長さ方向ＤＬにおいて、内部電極層３Ａ、３Ｂは、積層体２Ａ内で交互に異なる位置に配置されている。このとき、内部電極層３Ａは、内部電極層３Ｂに対して素体２の一方の側面側に配置し、内部電極層３Ｂは、内部電極層３Ａに対して素体２の他方の側面側に配置することができる。そして、内部電極層３Ａの端部は、素体２の長さ方向ＤＬの一方の側面側で誘電体層４の端部に引き出され、外部電極６Ａに接続される。内部電極層３Ｂの端部は、素体２の長さ方向ＤＬの他方の側面側で誘電体層４の端部に引き出され、外部電極６Ｂに接続される。
一方、素体２の幅方向ＤＷにおいて、内部電極層３Ａ、３Ｂの端部は、誘電体層４にて覆われている。幅方向ＤＷでは、内部電極層３Ａ、３Ｂの端部の位置は揃っていてもよい。
一方、素体２の幅方向ＤＷにおいて、内部電極層３Ａ、３Ｂの端部は、誘電体層４にて覆われている。幅方向ＤＷでは、内部電極層３Ａ、３Ｂの端部の位置は揃っていてもよい。
なお、内部電極層３Ａ、３Ｂおよび誘電体層４の積層方向ＤＳの厚みはそれぞれ、０．０５μｍ～５μｍの範囲内とすることができ、例えば、０．３μｍである。内部電極層３Ａ、３Ｂの材料は、例えば、Ｃｕ（銅）、Ｎｉ（ニッケル）、Ｔｉ（チタン）、Ａｇ（銀）、Ａｕ（金）、Ｐｔ（白金）、Ｐｄ（パラジウム）、Ｔａ（タンタル）およびＷ（タングステン）などの金属から選択することができ、これらの金属を含む合金であってもよい。
誘電体層４の材料は、例えば、ペロブスカイト構造を有するセラミック材料を主成分とすることができる。なお、主成分は、５０ａｔ％以上の割合で含まれていればよい。誘電体層４のセラミック材料は、例えば、チタン酸バリウム、チタン酸ストロンチウム、チタン酸カルシウム、チタン酸マグネシウム、チタン酸バリウムストロンチウム、チタン酸バリウムカルシウム、ジルコン酸カルシウム、ジルコン酸バリウム、チタン酸ジルコン酸カルシウムおよび酸化チタンなどから選択することができる。
下カバー層５Ａおよび上カバー層５Ｂの材料は、例えば、セラミック材料を主成分とすることができる。このとき、下カバー層５Ａおよび上カバー層５Ｂのセラミック材料の主成分は、誘電体層４のセラミック材料の主成分と同一であってもよい。下カバー層５Ａおよび上カバー層５Ｂの厚みはそれぞれ、５μｍ以上３０μｍ以下であるのが好ましい。
各外部電極６Ａ、６Ｂは、素体２上に形成された下地層７と、下地層７上に形成されためっき層９を備える。下地層７は、素体２の下面側から側面を介して上面側にかけて連続的に形成されている。さらに、下地層７は、素体２の下面側から前面側および後面側にかけて連続的に形成されてもよい。めっき層９は、下地層７の下面側から側面側の一部を覆うように連続的に形成されている。さらに、めっき層９は、下地層７の下面側から前面側の一部および後面側の一部を覆うように連続的に形成されてもよい。このとき、下地層７は、その下面側から側面側の下部、前面側の下部および後面側の下部にかけて、めっき層９で覆われる。また、下地層７は、その上面側から側面側の上部、前面側の上部および後面側の上部にかけて、めっき層９から露出される。なお、各外部電極６Ａ、６Ｂの下面側の厚みは、例えば、１０～４０μｍである。
下地層７の導電性材料として用いられる金属は、例えば、Ｃｕ、Ｆｅ（鉄）、Ｚｎ（亜鉛）、Ａｌ（アルミニウム）、Ｎｉ、Ｐｔ、Ｐｄ、Ａｇ、ＡｕおよびＳｎ（錫）から選択される少なくとも１つを含む金属または合金を主成分とすることができる。下地層７は、金属が混在された共材を含んでもよい。共材は、下地層７中に島状に混在することで素体２と下地層７との間の熱膨張率の差を低減し、下地層７にかかる応力を緩和することができる。共材は、例えば、誘電体層４の主成分であるセラミック成分である。下地層７は、ガラス成分を含んでいてもよい。ガラス成分は、下地層７に混在することで下地層７を緻密化することができる。このガラス成分は、例えば、Ｂａ（バリウム）、Ｓｒ（ストロンチウム）、Ｃａ（カルシウム）、Ｚｎ、Ａｌ、Ｓｉ（ケイ素）またはＢ（ホウ素）などの酸化物である。
下地層７は、素体２に含まれる金属成分を含んでいてもよい。この金属成分は、例えば、Ｍｇ（Ｎｉ、Ｃｒ、Ｓｒ、Ａｌ、Ｎａ、Ｆｅが微量含まれていてもよい）である。このとき、下地層７は、下地層７の導電性材料として用いられる金属と素体２に含まれる金属と酸素との化合物として、例えば、Ｍｇ、ＮｉおよびＯを含む化合物を含むことができる。
ここで、下地層７は、誘電体材料を含む塗布膜の焼成体で構成するのが好ましい。これにより、素体２と下地層７との密着性を確保しつつ、下地層７の厚膜化を図ることが可能となり、各外部電極６Ａ、６Ｂの強度を確保しつつ、内部電極層３Ａ、３Ｂとの導通性を確保することができる。
めっき層９は、素体２の下面側において下地層７を覆うように外部電極６Ａ、６Ｂごとに連続的に形成され、素体２の上面側には形成されない。めっき層９は、下地層７を介して内部電極層３Ａ、３Ｂと導通する。また、めっき層９は、はんだを介して実装基板の端子と導通する。各外部電極６Ａ、６Ｂの強度を確保し、下地層７および実装基板の端子との導通の確実性を確保するために、めっき層９の厚みは、１０μｍ以上であるのが好ましい。
めっき層９の材料は、例えば、Ｃｕ、Ｎｉ、Ａｌ、Ｚｎ、Ｓｎなどの金属またはこれらの２以上の合金を主成分とする。めっき層９は、単一金属成分のめっき層でもよく、互いに異なる金属成分の複数のめっき層でもよい。めっき層９は、例えば、下地層７上に形成されたＣｕめっき層と、Ｃｕめっき層上に形成されたＮｉめっき層と、Ｎｉめっき層上に形成されたＳｎめっき層の３層構造とすることができる。Ｃｕめっき層は、下地層７へのめっき層９の密着性を向上させることができる。Ｎｉめっき層は、はんだ付け時の各外部電極６Ａ、６Ｂの耐熱性を向上させることができる。Ｓｎめっき層は、めっき層９に対するはんだの濡れ性を向上させることができる。
素体２の上面側には、絶縁層８が形成されている。絶縁層８の厚さは、めっき層９の厚さより薄い。絶縁層８は、素体２の下面側に向かって徐々に薄くなっていてもよい。このとき、絶縁層８は、素体２の上面および下地層７の上面を覆うように連続的に形成することができる。また、絶縁層８は、素体２の上面および下地層７の上面から側面にかけて連続的に形成することができる。このとき、めっき層９は、下地層７の側面側で絶縁層８と接するように、下地層７の下面側から側面側にかけて形成される。ここで、絶縁層８とめっき層９との境界は、素体２の側面側の下地層７上に位置することができる。このとき、絶縁層８とめっき層９との境界は、素体２の上面の法線方向に素体２の上面から１０μｍ以上離れかつ素体２の下面に達するまでの範囲内に位置するのが好ましい。また、下地層７の側面上における絶縁層８の端部の位置において、下地層７の側面側の絶縁層８の一部は、めっき層９で覆われている。このとき、下地層７上の絶縁層８の先端部は、下地層７とめっき層９との間に楔状に食い込んでいてもよい。
絶縁層８は、下地層７の側面側だけでなく、下地層７の上面側から前面側および後面側にかけて連続的に形成されてもよい。このとき、めっき層９は、下地層７上で絶縁層８と接するように、下地層７の下面側から側面側、前面側および後面側にかけて連続的に形成される。
絶縁層８は、堆積膜で構成することができる。このとき、絶縁層８は、ＣＶＤ（Ｃｈｅｍｉｃａｌ Ｖａｐｏｒ Ｄｅｐｏｓｉｔｉｏｎ）膜であってもよいし、蒸着膜であってもよいし、スパッタ膜であってもよいし、ＡＬＤ（Ａｔｏｍｉｃ Ｌａｙｅｒ Ｄｅｐｏｓｉｔｉｏｎ）膜であってもよい。このとき、素体２の側面側において、絶縁層８の厚さは、素体２の下面側に向かって徐々に薄くなっていてもよい。また、絶縁層８のビッカース硬度は、素体２のビッカース硬度より大きいのが好ましく、素体２のビッカース硬度の１．１倍以上であるのが好ましい。このとき、絶縁層８は、ＡｌまたはＺｒの酸化膜であるのが好ましい。具体的には、素体２のセラミック成分としてＢａＴｉＯ３が用いられている場合、ＳｉＯ２およびＳｉ３Ｎ４などに比べて熱膨張係数がＢａＴｉＯ３に近いＡｌ２Ｏ３またはＺｒＯ２を絶縁層８の材料として用いるのが好ましい。例えば、ＢａＴｉＯ３の熱膨張係数は約１０×１０－６／Ｋ、Ａｌ２Ｏ３の熱膨張係数は約８×１０－６／Ｋ、ＺｒＯ２の熱膨張係数は約１０×１０－６／Ｋである。このため、Ａｌ２Ｏ３またはＺｒＯ２を絶縁層８の材料として用いることにより、はんだリフロー時などの熱サイクルでの絶縁層８の剥離を抑制することができる。絶縁層８は、ＳｉＯ２などの金属酸化膜、Ｓｉ３Ｎ４またはＡｌＮなどの窒化膜、ダイヤモンド膜およびダイヤモンドライクカーボン膜のいずれか少なくとも１つの材料から選択するようにしてもよい。
なお、絶縁層８の厚さは、０．０１μｍ以上かつ５μｍ以下であるのが好ましい。このとき、絶縁層８は、図２Ａの領域ＲＡを拡大して示すように、下地層７の表面の凹凸に追従するコンフォーマル膜であるのが好ましい。これにより、絶縁層８と下地層７との接触面積を増大させることができ、絶縁層８と下地層７との密着性を向上させることができる。
積層セラミックコンデンサ１Ａの外形サイズは、一例として、長さ＞幅＞高さであってもよく、または長さ＞幅＝高さであってもよい。このとき、積層セラミックコンデンサ１Ａの低背化を図るため、積層セラミックコンデンサ１Ａの高さは、１５０μｍ以下であることが好ましい。積層セラミックコンデンサ１Ａの高さは、外部電極６Ａ、６Ｂの下面から絶縁層８の上面までの積層セラミックコンデンサ１Ａの厚みに等しい。
ここで、下地層７の上面から側面の上部にかけて絶縁層８を形成することにより、下地層７の上面および側面の上部にめっき層９が形成されるのを防止することができる。このため、積層セラミックコンデンサ１Ａの実装時に、はんだがめっき層９を介して積層セラミックコンデンサ１Ａの上面に這い上がるのを防止することが可能となり、積層セラミックコンデンサ１Ａの実装時の高さの増大を防止することが可能となる。
このとき、絶縁層８の厚さをめっき層９の厚さよりも薄くすることにより、下地層７の上面にめっき層９が形成されるのを防止しつつ、セラミックコンデンサ１Ａの低背化を図ることができる。
また、絶縁層８の厚みを０．０１μｍ以上５μｍ以下とすることにより、積層セラミックコンデンサ１Ａの高さの増大を抑制しつつ、絶縁層８の連続性を確保することが可能となる。このため、積層セラミックコンデンサ１Ａの実装時に、はんだが絶縁層８の上面を超えて這い上がるのを防止することが可能となり、積層セラミックコンデンサ１Ａの実装時の高さの増大を抑制することが可能となる。このとき、絶縁層８を堆積膜で構成することにより、絶縁層８の膜質の均質性を確保しつつ、絶縁層８の薄膜化を図ることができる。
また、絶縁層８とめっき層９との境界を素体２の下面に達するまでの範囲内に設定することにより、積層セラミックコンデンサ１Ａの実装時に、はんだ層で覆われない領域を制限することが可能となり、実装基板への外部電極６Ａ、６Ｂの固着強度を向上させることが可能となる。
また、絶縁層８とめっき層９との境界を素体２の上面の法線方向に素体２の上面から１０μｍ以上離れた位置に設定することにより、積層セラミックコンデンサ１Ａの実装時に、はんだが外部電極６Ａ、６Ｂの側面に這い上がった場合においても、絶縁層８の上面を超えて突出するのを防止することが可能となり、積層セラミックコンデンサ１Ａの実装時の高さの増大を抑制することが可能となる。
また、積層セラミックコンデンサ１Ａの高さを１５０μｍ以下とすることにより、積層セラミックコンデンサ１Ａの高さを、実装基板のはんだボールの径よりも小さくすることができる。このため、実装基板のはんだボールの形成面側に積層セラミックコンデンサ１Ａを実装しつつ、そのはんだボールを介してマザーボート上に実装基板を搭載することができる。この結果、実装基板上に配置される半導体チップの裏面側に積層セラミックコンデンサ１Ａを配置することができ、半導体チップに近接させて積層セラミックコンデンサ１Ａを実装することが可能となることから、半導体チップに加わるノイズを効果的に除去することが可能となる。
また、絶縁層８のビッカース硬度を素体２のビッカース硬度より大きくすることにより、積層セラミックコンデンサ１Ａの曲げ強度を増大させることができる。このため、積層セラミックコンデンサ１Ａの低背化を図りつつ、抗折強度を向上させることができ、積層セラミックコンデンサ１Ａの実装時の割れを抑制することができる。
図３は、第１実施形態に係る積層セラミックコンデンサの製造方法の一例を示すフローチャート、図４Ａから図４Ｊは、第１実施形態に係る積層セラミックコンデンサの製造方法の一例を示す断面図である。なお、図４Ｃから図４Ｊでは、誘電体層４を介して内部電極層３Ａ、３Ｂが交互に３層分だけ積層される場合を例にとった。
図３のＳ１において、分散剤および成形助剤としての有機バインダおよび有機溶剤を誘電体材料粉末に加え、粉砕・混合して泥状のスラリを生成する。誘電体材料粉末は、例えば、セラミック粉末を含む。誘電体材料粉末は、添加物を含んでいてもよい。添加物は、例えば、Ｍｇ、Ｍｎ、Ｖ、Ｃｒ、Ｙ、Ｓｍ、Ｅｕ、Ｇｄ、Ｔｂ、Ｄｙ、Ｈｏ、Ｅｒ、Ｔｍ、Ｙｂ、Ｃｏ、Ｎｉ、Ｌｉ、Ｂ、Ｎａ、ＫまたはＳｉの酸化物もしくはガラスである。有機バインダは、例えば、ポリビニルブチラール樹脂またはポリビニルアセタール樹脂である。有機溶剤、例えば、エタノールまたはトルエンである。
次に、図３のＳ２および図４Ａに示すように、セラミック粉末を含むスラリをキャリアフィルム上にシート状に塗布して乾燥させたグリーンシート２４を作製する。キャリアフィルムは、例えば、ＰＥＴ（ポリエチレンテレフタレート）フィルムである。スラリの塗布には、ドクターブレード法、ダイコータ法またはグラビアコータ法などを用いることができる。
次に、図３のＳ３および図４Ｂに示すように、複数枚のグリーンシートのうち内部電極層３Ａ、３Ｂを形成する層のグリーンシート２４に内部電極用導電ペーストを所定のパターンとなるように塗布し、内部電極パターン２３を形成する。このとき、１枚のグリーンシート２４には、グリーンシート２４の長手方向に分離された複数の内部電極パターン２３を形成することができる。内部電極用導電ペーストは、内部電極層３Ａ、３Ｂの材料として用いられる金属の粉末を含む。例えば、内部電極層３Ａ、３Ｂの材料として用いられる金属がＮｉの場合、内部電極用導電ペーストは、Ｎｉの粉末を含む。また、内部電極用導電ペーストは、バインダと、溶剤と、必要に応じて助剤とを含む。内部電極用導電ペーストは、共材として、誘電体層４の主成分であるセラミック材料を含んでいてもよい。内部電極用導電ペーストの塗布には、スクリーン印刷法、インクジェット印刷法またはグラビア印刷法などを用いることができる。
次に、図３のＳ４および図４Ｃに示すように、内部電極パターン２３が形成されたグリーンシート２４と、内部電極パターン２３が形成されていない外層用のグリーンシート２５Ａ、２５Ｂを所定の順序で複数枚数だけ積み重ねた積層ブロックを作製する。外層用のグリーンシート２５Ａ、２５Ｂの厚みは、内部電極パターン２３が形成されたグリーンシート２４の厚みより大きい。このとき、積層方向に隣接するグリーンシート２４の内部電極パターン２３Ａ、２３Ｂが、グリーンシート２４の長手方向に交互にずらされるように積み重ねる。また、内部電極パターン２３Ａのみが積層方向に積み重ねられる部分と、内部電極パターン２３Ａ、２３Ｂが積層方向に交互に積み重ねられる部分と、内部電極パターン２３Ｂのみが積層方向に積み重ねられる部分とができるようにする。
次に、図３のＳ５および図４Ｄに示すように、図３のＳ４の成型工程で得られた積層ブロックをプレスし、グリーンシート２４、２５Ａ、２５Ｂを圧着する。積層ブロックをプレスする方法として、例えば、積層ブロックを樹脂フィルムで挟み、静水圧プレスする方法などを用いることができる。
次に、図３のＳ６および図４Ｅに示すように、プレスされた積層ブロックを切断し、直方体形状の素体に個片化する。積層ブロックの切断は、内部電極パターン２３Ａのみが積層方向に積み重ねられる部分と、内部電極パターン２３Ｂのみが積層方向に積み重ねられる部分で行う。積層ブロックの切断には、例えば、ブレードダイシングなどの方法を用いることができる。
このとき、図４Ｆに示すように、個片化された素体２´には、誘電体層４を介して交互に積層された内部電極層３Ａ、３Ｂが形成されるとともに、最下層および最上層にカバー層５Ａ、５Ｂが形成される。内部電極層３Ａは、素体２´の一方の側面で誘電体層４の表面から引き出され、内部電極層３Ｂは、素体２´の他方の側面で誘電体層４の表面から引き出される。なお、図４Ｆでは、図４Ｅの個片化された１つの素体を長さ方向に拡大して示した。
次に、図３のＳ７に示すように、図３のＳ６で個片化された素体２´に含まれるバインダを除去する。バインダの除去では、例えば、約３５０℃のＮ２雰囲気中で素体２´を加熱する。
次に、図３のＳ８および図４Ｇに示すように、素体２´の面取りを行うことにより、素体２´の稜線に沿って曲面Ｒが設けられた素体２を形成する。素体２´の面取りは、例えば、バレル研磨を用いることができる。
次に、図３のＳ９に示すように、図３のＳ８で面取りされた素体２の両側面と、各側面の周面の４つの面（上面、下面、前面および後面）に下地層用導電ペーストを塗布して乾燥させる。下地層用導電ペーストの塗布には、例えば、ディッピング法を用いることができる。下地層用導電ペーストは、下地層７の導電性材料として用いられる金属の粉末またはフィラーを含む。例えば、下地層７の導電性材料として用いられる金属がＮｉの場合、下地層用導電ペーストは、Ｎｉの粉末またはフィラーを含む。また、下地層用導電ペーストは、共材として、例えば、誘電体層４の主成分であるセラミック成分を含む。例えば、下地層用導電ペーストには、共材として、チタン酸バリウムを主成分とする酸化物セラミックの粒子（例えば、Ｄ５０粒子径で０．８μｍ～４μｍ）が混入される。また、下地層用導電ペーストは、バインダと、溶剤とを含む。
次に、図３のＳ１０および図４Ｈに示すように、図３のＳ９で下地層用導電ペーストが塗布された素体２を焼成し、内部電極層３Ａ、３Ｂと誘電体層４を一体化するとともに、素体２に一体化された下地層７を形成する。素体２および下地層用導電ペーストの焼成は、例えば、焼成炉にて１０００～１４００℃で１０分～２時間だけ行う。内部電極層３Ａ、３ＢにＮｉまたはＣｕなどの卑金属を使用している場合は、内部電極層３Ａ、３Ｂの酸化を防止するため、焼成炉内を還元雰囲気にして焼成することができる。焼成後の素体２と下地層７の合計のサイズは、例えば、長さ×幅×高さ＝１．０ｍｍ０．５ｍｍ×０．０６ｍｍとすることができる。
次に、図３のＳ１１および図４Ｉに示すように、例えば、ＣＶＤなどの方法にて素体２および下地層７上に絶縁層８を堆積する。このとき、例えば、絶縁層８はＳｉ３Ｎ４、絶縁層８の膜厚は１μｍとすることができる。また、下地層７の側面を上面から５０μｍ下まで被覆することができる。このとき、下地層７の上面から５０μｍよりさらに下の部分が絶縁層８で被覆されないようにするために、その部分をマスクで覆った状態で絶縁層８を堆積するようにしてもよい。
次に、図３のＳ１２および図４Ｊに示すように、絶縁層８から露出されている下地層７上にめっき層９を形成する。めっき層９の形成では、例えば、Ｃｕめっき、ＮｉめっきおよびＳｎめっきを順次行うことができる。ここで、下地層７および絶縁層８が形成された素体２を、めっき液とともにバレルに収容し、バレルを回転させつつ通電することにより、めっき層９を形成することができる。このとき、下地層７の上面には絶縁層８があるので、めっき層９は形成されない。Ｃｕめっき層、Ｎｉめっき層、Ｓｎめっき層の膜厚はそれぞれ、例えば、３μｍ、２μｍ、５μｍとすることができる。
（第２実施形態）
図５は、第２実施形態に係る積層セラミックコンデンサが実装された実装基板の構成例を示す断面図である。
図５において、実装基板４１の裏面側には、ランド電極４２Ａ、４２Ｂ、４４Ａ、４４Ｂが形成されている。積層セラミックコンデンサ１Ａは、各外部電極６Ａ、６Ｂのめっき層９にそれぞれ付着されたはんだ層４３Ａ、４３Ｂを介してランド電極４２Ａ、４２Ｂに接続される。このとき、各はんだ層４３Ａ、４３Ｂは、絶縁層８の上面よりも低い位置に保たれた状態で各外部電極６Ａ、６Ｂの側面へ濡れ上がる。実装基板４１の裏面側のランド電極４４Ａ、４４Ｂ上には、はんだボール４７Ａ、４７Ｂが形成される。
図５は、第２実施形態に係る積層セラミックコンデンサが実装された実装基板の構成例を示す断面図である。
図５において、実装基板４１の裏面側には、ランド電極４２Ａ、４２Ｂ、４４Ａ、４４Ｂが形成されている。積層セラミックコンデンサ１Ａは、各外部電極６Ａ、６Ｂのめっき層９にそれぞれ付着されたはんだ層４３Ａ、４３Ｂを介してランド電極４２Ａ、４２Ｂに接続される。このとき、各はんだ層４３Ａ、４３Ｂは、絶縁層８の上面よりも低い位置に保たれた状態で各外部電極６Ａ、６Ｂの側面へ濡れ上がる。実装基板４１の裏面側のランド電極４４Ａ、４４Ｂ上には、はんだボール４７Ａ、４７Ｂが形成される。
一方、実装基板４１の表面側には、不図示の半導体チップが実装される。この半導体チップは、マイクロプロセッサであってもよいし、半導体メモリであってもよいし、ＦＰＧＡ（Ｆｉｅｌｄ－Ｐｒｏｇｒａｍｍａｂｌｅ Ｇａｔｅ Ａｒｒａｙ）であってもよいし、ＡＳＩＣ（Ａｐｐｌｉｃａｔｉｏｎ Ｓｐｅｃｉｆｉｃ Ｉｎｔｅｇｒａｔｅｄ Ｃｉｒｃｕｉｔ））であってもよい。
実装基板４５の裏面側には、ランド電極４６Ａ、４６Ｂが形成されている。実装基板４１、４５は、はんだボール４７Ａ、４７Ｂを介して互いに接続される。実装基板４５は、実装基板４１が実装されるマザーボードとして用いることができる。
実装基板４１、４５の間は、はんだボール４７Ａ、４７Ｂを介して一定の間隔に維持される。このとき、実装基板４１、４５の間には、積層セラミックコンデンサ１Ａを封止する樹脂４８が設けられる。この樹脂４８は、例えば、エポキシ樹脂である。この樹脂４８は、はんだボール４７Ａ、４７Ｂを介して実装基板４１、４５が互いに接続された後、実装基板４１、４５の間に注入し、硬化させてもよい。このとき、樹脂４８は、積層セラミックコンデンサ１Ａ、はんだ層４３Ａ、４３Ｂおよびはんだボール４７Ａ、４７Ｂを覆い、絶縁層８に密着する。
ここで、実装基板４１の裏面側に積層セラミックコンデンサ１Ａを実装することにより、実装基板４１の表面側に実装される半導体チップの裏面側に積層セラミックコンデンサ１Ａを配置することができる。このため、実装基板４１の表面側に実装される半導体チップに近接させて積層セラミックコンデンサ１Ａを実装することが可能となり、半導体チップに加わるノイズを効果的に除去することが可能となる。
また、積層セラミックコンデンサ１Ａの高さを１５０μｍ以下とすることにより、はんだボール４７Ａ、４７Ｂを介して互いに接続された実装基板４１、４５間の隙間に積層セラミックコンデンサ１Ａを収容することができ、実装基板４１の表面側に配置される半導体チップの裏面側に積層セラミックコンデンサ１Ａを配置することができる。
また、下地層７の上面から側面の上部にかけて絶縁層８を形成することにより、下地層７の上面および側面の上部にめっき層９が形成されるのを防止することができる。このため、はんだ層４３Ａ、４３Ｂがめっき層９を介して積層セラミックコンデンサ１Ａの上面に這い上がるのを防止することが可能となり、はんだボール４７Ａ、４７Ｂを介して互いに接続された実装基板４１、４５間の隙間に積層セラミックコンデンサ１Ａを実装することが可能となる。
また、絶縁層８の厚みを０．０１μｍ以上５μｍ以下とすることにより、素体２の厚さを減少させることなく、セラミックコンデンサ１Ａの低背化を図ることができる。このため、積層セラミックコンデンサ１Ａの容量の低下を抑制しつつ、はんだが絶縁層８の上面を超えて這い上がるのを防止することが可能となる。
（第３実施形態）
図６Ａは、第３実施形態に係る積層セラミックコンデンサを長さ方向に切断した断面図、図６Ｂは、第３実施形態に係る積層セラミックコンデンサを外部電極の位置で幅方向に切断した断面図、図６Ｃは、第３実施形態に係る積層セラミックコンデンサを素体の位置で幅方向に切断した断面図である。
図６Ａは、第３実施形態に係る積層セラミックコンデンサを長さ方向に切断した断面図、図６Ｂは、第３実施形態に係る積層セラミックコンデンサを外部電極の位置で幅方向に切断した断面図、図６Ｃは、第３実施形態に係る積層セラミックコンデンサを素体の位置で幅方向に切断した断面図である。
図６Ａから図６Ｃにおいて、積層セラミックコンデンサ１Ｂは、素体２、外部電極６Ａ´、６Ｂ´および絶縁層８´を備える。各外部電極６Ａ´、６Ｂ´は、素体２上に形成された下地層７´と、下地層７´上に形成されためっき層９を備える。
この外部電極６Ａ´、６Ｂ´が図２Ａの外部電極６Ａ、６Ｂと異なる点は、外部電極６Ａ、６Ｂでは、下地層７が素体２上にも形成されているが、外部電極６Ａ´、６Ｂ´では、下地層７´が素体２上に形成されてない点である。このとき、絶縁層８´は、素体２の上面全体に形成される。下地層７´が素体２上に形成されないようにするために、図２Ａの素体２の上面側の下地層７を異方性エッチングまたは機械的研摩などにより除去してもよい。
下地層７´および絶縁層８´について、これ以外の点は、図２Ａの下地層７および絶縁層８と同様に構成することができる。
下地層７´および絶縁層８´について、これ以外の点は、図２Ａの下地層７および絶縁層８と同様に構成することができる。
ここで、各外部電極６Ａ´、６Ｂ´の上面側の下地層７´を素体２上に形成しないようにすることで、各外部電極６Ａ´、６Ｂ´の上面側の下地層７´の厚み分だけ積層セラミックコンデンサ１Ｂの高さを低減することができ、積層セラミックコンデンサ１Ｂの低背化を図ることができる。
また、めっき層９を電解めっきで形成する場合、水素が発生し、素体２および下地層７´が水素に曝される。このとき、素体２と下地層７´との界面を介して水素が積層体２Ａに侵入し、積層体２Ａを脆弱化させ、絶縁性を劣化させることがある。積層体２Ａへの水素の侵入は、素体２と下地層７´との界面の端点Ｋ１、Ｋ２が起点となる。ここで、下地層７´が素体２の上面側に形成されてない場合、素体２の上面側の端点Ｋ１から積層体２Ａまでの素体２と下地層７´との界面に沿った距離が、素体２の下面側の端点Ｋ２から積層体２Ａまでの素体２と下地層７´との界面に沿った距離より短くなり、水素が積層体２Ａに侵入しやすくなる。ここで、素体２の上面側から側面側にかけて下地層７´を覆うように絶縁層８を形成することにより、水素が端点Ｋ１を起点として積層体２Ａに侵入するのを防止することができる。このため、素体２の上面側の端点Ｋ１から積層体２Ａまでの素体２と下地層７´との界面に沿った距離が短い場合においても、水素が積層体２Ａに侵入しにくくすることができ、積層体２Ａの絶縁性の劣化を抑制することができる。
（第４実施形態）
図７Ａは、第４実施形態に係る積層セラミックコンデンサを長さ方向に切断した断面図、図７Ｂは、第４実施形態に係る積層セラミックコンデンサを外部電極の位置で幅方向に切断した断面図、図７Ｃは、第４実施形態に係る積層セラミックコンデンサを素体の位置で幅方向に切断した断面図である。
図７Ａは、第４実施形態に係る積層セラミックコンデンサを長さ方向に切断した断面図、図７Ｂは、第４実施形態に係る積層セラミックコンデンサを外部電極の位置で幅方向に切断した断面図、図７Ｃは、第４実施形態に係る積層セラミックコンデンサを素体の位置で幅方向に切断した断面図である。
図７Ａから図７Ｃにおいて、積層セラミックコンデンサ１Ｃは、素体２、外部電極６Ａ´´、６Ｂ´´および絶縁層８´´を備える。各外部電極６Ａ´´、６Ｂ´´は、素体２上に形成された下地層７´´と、下地層７´´に接続された導電層７Ｋと、下地層７´´上および導電層７Ｋ上に形成されためっき層９´´を備える。
下地層７´´が図２Ａの下地層７と異なる点は、下地層７´´の厚さは、下地層７の厚さより薄い点である。このとき、下地層７´´の厚さは２μｍ以下とするのが好ましい。下地層７´´の厚さを薄くする場合、下地層用導電ペーストを素体２に塗布する際の素体２のディッピングの深さを浅くすることができる。素体２のディッピングの深さを浅くすることにより、素体２に塗布された下地層用導電ペーストの表面張力を減少させ、素体２に塗布される下地層用導電ペーストの厚さを薄くすることができる。ただし、素体２のディッピングの深さを浅くすると、素体２の下面上の下地層用導電ペーストの長さが減少し、下地層７´´の長さも減少する。
素体２の下面上の下地層７´´の長さの減少を補うため、下地層７´´に接続された導電層７Ｋを素体２の下面側に設ける。導電層７Ｋの厚さは、下地層´´７の厚さより薄い。例えば、下地層´´７の厚さを２μｍとしたときに、導電層７Ｋの厚さは０．２μｍとすることができる。導電層７Ｋは、素体２の下面側において下地層７´´を覆うとともに、素体２に延在する。導電層７の材料は、例えば、ＴｉとＣｕの２層構造とすることができる。ここで、Ｔｉは、素体２および下地層７´´に対する導電層７の接着性を向上させることができる。Ｃｕは、めっき層９´´に対する導電層７の接着性を向上させることができる。このとき、導電層７Ｋは、例えば、スパッタ膜で構成することができる。ここで、素体２の下面側において素体２に延在するように下地層７´´を覆う導電層７Ｋをスパッタで形成するために、下地層７´´が形成された素体２をマスキングしながらスパッタを行うことができる。
めっき層９´´は、素体２の下面側において下地層７´´および導電層７Ｋを覆うように外部電極６Ａ´´、６Ｂ´´ごとに連続的に形成され、素体２の上面側には形成されない。絶縁層８´´は、素体２の上面側から側面側にかけて形成され、素体２の下面側には形成されない。
ここで、めっき層９´´の下地として下地層７´´と導電層７Ｋの複合膜を用いることにより、素体２との間の熱膨張率の差に起因する応力を下地層７´´で吸収しつつ、下地層７´´を薄膜化することが可能となるとともに、積層セラミックコンデンサ１Ｃの実装面側の外部電極６Ａ´´、６Ｂ´´の面積を拡大することができる。このため、外部電極６Ａ´´、６Ｂ´´と内部電極層３Ａ、３Ｂとの導通の安定性を確保しつつ、積層セラミックコンデンサ１Ｃの低背化を図ることが可能となるとともに、積層セラミックコンデンサ１Ｃの実装時の信頼性を向上させることができる。
（第５実施形態）
図８は、第５実施形態に係るセラミック電子部品の構成例を示す斜視図である。なお、図８では、セラミック電子部品としてチップインダクタを例にとった。
図８において、チップインダクタ６１は、素体６２、外部電極６６Ａ、６６Ｂおよび絶縁層６８を備える。素体６２は、コイルパターン６３、内部電極層６３Ａ、６３Ｂおよび磁性体材料６４を備える。磁性体材料６４は、内部電極層６３Ａ、６３Ｂを絶縁する誘電体としても用いられる。素体６２の形状は、略直方体形状とすることができる。外部電極６６Ａ、６６Ｂは、互いに分離された状態で素体６２の互いに対向する側面に位置する。各外部電極６６Ａ、６６Ｂは、素体６２の各側面から前後面および上下面にかけて形成されている。
図８は、第５実施形態に係るセラミック電子部品の構成例を示す斜視図である。なお、図８では、セラミック電子部品としてチップインダクタを例にとった。
図８において、チップインダクタ６１は、素体６２、外部電極６６Ａ、６６Ｂおよび絶縁層６８を備える。素体６２は、コイルパターン６３、内部電極層６３Ａ、６３Ｂおよび磁性体材料６４を備える。磁性体材料６４は、内部電極層６３Ａ、６３Ｂを絶縁する誘電体としても用いられる。素体６２の形状は、略直方体形状とすることができる。外部電極６６Ａ、６６Ｂは、互いに分離された状態で素体６２の互いに対向する側面に位置する。各外部電極６６Ａ、６６Ｂは、素体６２の各側面から前後面および上下面にかけて形成されている。
コイルパターン６３および内部電極層６３Ａ、６３Ｂは、磁性体材料６４にて覆われている。ただし、内部電極層６３Ａの端部は、素体６２の一方の側面側で磁性体材料６４から引き出され、外部電極６６Ａに接続される。内部電極層６３Ｂの端部は、素体６２の他方の側面側で磁性体材料６４から引き出され、外部電極６６Ｂに接続される。
コイルパターン６３および内部電極層６３Ａ、６３Ｂの材料は、例えば、Ｃｕ、Ｎｉ、Ｔｉ、Ａｇ、Ａｕ、Ｐｔ、Ｐｄ、ＴａおよびＷなどの金属から選択することができ、これらの金属を含む合金であってもよい。磁性体材料６４は、例えば、フェライトである。
各外部電極６６Ａ、６６Ｂは、下地層６７とめっき層６９を備える。下地層６７は、素体６２の下面側（実装面側）、上面側、側面側、前面側および後面側に連続的に形成される。下地層６７は、金属が混在された共材を含んでもよい。共材は、例えば、磁性体材料６４の主成分であるフェライト成分である。めっき層６９は、下地層６７の下面側、側面側の下部、前面側の下部および後面側の下部に連続的に形成され、素体６２の上面側には形成されない。
素体６２の上面側には、絶縁層６８が形成されている。絶縁層６８の厚さは、めっき層６９の厚さより薄い。このとき、絶縁層６８は、素体６２の上面および下地層６７の上面を覆うように連続的に形成することができる。また、絶縁層６８は、素体６２の上面および下地層６７の上面から側面にかけて連続的に形成することができる。このとき、めっき層６９は、下地層６７の側面側で絶縁層６８と接するように、下地層６７の下面側から側面側にかけて形成される。ここで、絶縁層６８とめっき層６９との境界は、素体６２の側面側の下地層６７上に位置することができる。このとき、絶縁層６８とめっき層６９との境界は、素体６２の上面の法線方向に素体６２の上面から１０μｍ以上離れかつ素体６２の下面に達するまでの範囲内に位置するのが好ましい。絶縁層６８は、下地層６７の側面側だけでなく、下地層６７の上面側から前面側および後面側にかけて連続的に形成されてもよい。絶縁層６８の厚みは、０．０１μｍ以上５μｍ以下であるのが好ましい。
なお、チップインダクタ６１の外形サイズは、一例として、長さ＞幅＞高さであってもよく、または長さ＞幅＝高さであってもよい。このとき、チップインダクタ６１の低背化を図るため、チップインダクタ６１の高さは、１５０μｍ以下であることが好ましい。
ここで、下地層６７の上面から側面の上部にかけてめっき層６９の厚さよりも薄い絶縁層６８を形成することにより、チップインダクタ６１の低背化を図りつつ、下地層６７の上面および側面の上部にめっき層６９が形成されるのを防止することができ、チップインダクタ６１の実装時の高さの増大を防止することが可能となる。
１Ａ 積層セラミックコンデンサ
２ 素体
２Ａ 積層体
３Ａ、３Ｂ 内部電極層
４ 誘電体層
５Ａ、５Ｂ カバー層
６Ａ、６Ｂ 外部電極
７ 下地層
８ 絶縁層
９ めっき層
２ 素体
２Ａ 積層体
３Ａ、３Ｂ 内部電極層
４ 誘電体層
５Ａ、５Ｂ カバー層
６Ａ、６Ｂ 外部電極
７ 下地層
８ 絶縁層
９ めっき層
Claims (20)
- 第１面と、前記第１面に対向する第２面と、前記第１面および前記第２面の双方に垂直な第３面と、誘電体と、内部電極とを有する素体と、
前記素体の前記第１面から前記第３面にかけて形成され前記内部電極と接続し金属を含む下地層と、前記下地層上に形成されためっき層とを有する外部電極と、
前記素体の前記第２面に形成され、前記めっき層よりも厚さが薄い絶縁層とを備えることを特徴とするセラミック電子部品。 - 前記絶縁層と前記めっき層との境界は、前記第２面の法線方向に前記第２面から１０μｍ以上離れかつ前記第１面に達するまでの範囲内に位置することを特徴とする請求項１に記載のセラミック電子部品。
- 前記絶縁層の厚さは、０．０１μｍ以上かつ５μｍ以下であることを特徴とする請求項１または２に記載のセラミック電子部品。
- 前記下地層は、前記素体の前記第１面から前記第３面を介して前記第２面にかけて形成され、
前記めっき層は、前記素体の前記第１面から前記第３面にかけて形成されていることを特徴とする請求項１から３のいずれか１項に記載のセラミック電子部品。 - 前記絶縁層は、前記素体の前記第２面から前記第３面にかけて形成され、
前記絶縁層と前記めっき層との境界は、前記素体の前記第３面側の前記下地層上に位置することを特徴とする請求項１から４のいずれか１項に記載のセラミック電子部品。 - 前記素体は、前記第３面から垂直に接続する第４面および第５面をさらに備え、
前記下地層は、前記第３面から前記第１面、前記第２面、前記第４面および前記第５面にかけて形成され、
前記絶縁層は、前記第２面から前記第３面、前記第４面および前記第５面にかけて形成され、
前記めっき層は、前記第１面から前記第３面、前記第４面および前記第５面にかけて形成されていることを特徴とする請求項１から５のいずれか１項に記載のセラミック電子部品。 - 前記めっき層は、前記素体の前記第２面側の前記素体上および前記下地層上にないことを特徴とする請求項１から６のいずれか１項に記載のセラミック電子部品。
- 前記絶縁層は、前記素体の前記第２面側において前記下地層の端部を覆うとともに、前記第１面側の前記素体上に延在することを特徴とする請求項１から７のいずれか１項に記載のセラミック電子部品。
- 前記絶縁層は堆積膜であることを特徴とする請求項１から８のいずれか１項に記載のセラミック電子部品。
- 前記絶縁層のビッカース硬度は、前記素体のビッカース硬度より大きいことを特徴とする請求項１から９のいずれか１項に記載のセラミック電子部品。
- 前記絶縁層は、金属酸化膜、窒化膜、ダイヤモンド膜およびダイヤモンドライクカーボン膜のいずれか少なくとも１つの材料から選択されることを特徴とする請求項１から１０のいずれか１項に記載のセラミック電子部品。
- 前記絶縁層は、ＡｌまたはＺｒの酸化膜であることを特徴とする請求項１１に記載のセラミック電子部品。
- 前記素体の第１面側において前記素体に延在するようにして前記下地層上に形成され、前記下地層よりも厚さが薄い導電層をさらに備え、
前記めっき層は前記導電層を覆っていることを特徴とする請求項１から１２のいずれか１項に記載のセラミック電子部品。 - 前記下地層の厚さは２μｍ以下であることを特徴とする１２または１３に記載のセラミック電子部品。
- 前記下地層は、前記金属が混在された共材を備えることを特徴とする１から１４のいずれか１項に記載のセラミック電子部品。
- 前記共材は、酸化物セラミックであることを特徴とする請求項１５に記載のセラミック電子部品。
- 前記素体は、前記第３面に対向する第６面をさらに備え、
前記内部電極は、
第１内部電極層と、
前記誘電体を含む誘電体層を介して前記第１内部電極層上に積層された第２内部電極層とを備え、
前記外部電極は、
前記第３面に設けられ、前記第１内部電極層に接続する第１外部電極と、
前記第６面に設けられ、前記第２内部電極層に接続する第２外部電極とを備えることを特徴とする請求項１から１６のいずれか１項に記載のセラミック電子部品。 - 請求項１から１７のいずれか１項に記載のセラミック電子部品がはんだ層を介して実装された実装基板であって、
前記はんだ層は、前記素体の第２面側の前記絶縁層よりも低い位置に保たれた状態で前記素体の第３面側の前記外部電極へ濡れ上がっていることを特徴とする実装基板。 - 誘電体と内部電極が設けられた素体を形成する工程と、
前記素体の互いに対向する第１面および第２面と、前記第１面および前記第２面の双方に垂直に接続する第３面を含む複数の面に外部電極の下地材料を塗布する工程と、
前記下地材料を焼成し、前記外部電極の下地層を形成する工程と、
前記素体の前記第２面から前記第３面にかけて前記素体上および前記下地層上に絶縁層を形成する工程と、
前記素体の前記第１面から前記第３面にかけて前記下地層上にめっき層を形成する工程とを備えることを特徴とするセラミック電子部品の製造方法。 - 絶縁材料の堆積に基づいて前記絶縁層を形成することを特徴とする請求項１９に記載のセラミック電子部品の製造方法。
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