JP2022142213A - セラミック電子部品、実装基板およびセラミック電子部品の製造方法 - Google Patents
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Abstract
【課題】セラミック電子部品の実装後の高さの増大を抑制する。【解決手段】一態様に係るセラミック電子部品によれば、第1面と、前記第1面に対向する第2面と、前記第1面および前記第2面の双方に垂直な第3面と、誘電体と、内部電極とを有する素体と、前記素体の前記第1面から前記第3面にかけて形成され前記内部電極と接続し金属を含む下地層と、前記下地層上に形成されためっき層とを有する外部電極と、前記素体の前記第2面に形成され、前記めっき層よりも厚さが薄い絶縁層とを備える。【選択図】 図1
Description
本発明は、セラミック電子部品、実装基板およびセラミック電子部品の製造方法に関する。
電子機器の小型化および高機能化に伴って、実装基板に実装される電子部品の実装密度が増大している。このとき、IC(Integrated Circuit)チップなどの実装面側の実装面積を減少させるため、積層セラミックコンデンサを低背化し、ICチップの実装面側の反対面側に実装する方法(LSC(Land Side Capacitor))が提案されている。
積層セラミックコンデンサを低背化するために、素体を薄くすると、積層セラミックコンデンサの抗折強度が低下し、積層セラミックコンデンサの実装時に積層セラミックコンデンサが割れることがある。
素体を薄くすることなく、積層セラミックコンデンサを低背化するために、特許文献1には、素子本体の上面と積層方向に沿って反対側に位置する素子本体の下面に端子電極が実質的に形成されない構成が開示されている。ここで、特許文献1に開示された方法では、素子本体の下面に端子電極が実質的に形成されないようにするために、2個の素子本体の下面側を貼り合わせた状態で端子電極を形成した後、これらの素子本体が分離される。
しかしながら、特許文献1に開示された構成では、はんだが素体の側面側の外部電極を介して上面まで濡れ上がると、積層セラミックコンデンサの実装後の高さの増大を招く虞がある。
そこで、本発明は、実装後の高さの増大を抑制することが可能なセラミック電子部品、実装基板およびセラミック電子部品の製造方法を提供することを目的とする。
そこで、本発明は、実装後の高さの増大を抑制することが可能なセラミック電子部品、実装基板およびセラミック電子部品の製造方法を提供することを目的とする。
上記課題を解決するために、本発明の一態様に係るセラミック電子部品によれば、第1面と、前記第1面に対向する第2面と、前記第1面および前記第2面の双方に垂直な第3面と、誘電体と、内部電極とを有する素体と、前記素体の前記第1面から前記第3面にかけて形成され前記内部電極と接続し金属を含む下地層と、前記下地層上に形成されためっき層とを有する外部電極と、前記素体の前記第2面に形成され、前記めっき層よりも厚さが薄い絶縁層とを備える。
また、本発明の一態様に係るセラミック電子部品によれば、前記絶縁層と前記めっき層との境界は、前記第2面の法線方向に前記第2面から10μm以上離れかつ前記第1面に達するまでの範囲内に位置する。
また、本発明の一態様に係るセラミック電子部品によれば、前記絶縁層の厚さは、0.01μm以上かつ5μm以下である。
また、本発明の一態様に係るセラミック電子部品によれば、前記下地層は、前記素体の前記第1面から前記第3面を介して前記第2面にかけて形成され、前記めっき層は、前記素体の前記第1面から前記第3面にかけて形成されている。
また、本発明の一態様に係るセラミック電子部品によれば、前記絶縁層は、前記素体の前記第2面から前記第3面にかけて形成され、前記絶縁層と前記めっき層との境界は、前記素体の前記第3面側の前記下地層上に位置する。
また、本発明の一態様に係るセラミック電子部品によれば、前記素体は、前記第3面から垂直に接続する第4面および第5面をさらに備え、前記下地層は、前記第3面から前記第1面、前記第2面、前記第4面および前記第5面にかけて形成され、前記絶縁層は、前記第2面から前記第3面、前記第4面および前記第5面にかけて形成され、前記めっき層は、前記第1面から前記第3面、前記第4面および前記第5面にかけて形成されている。
また、本発明の一態様に係るセラミック電子部品によれば、前記めっき層は、前記素体の前記第2面側の前記素体上および前記下地層上にない。
また、本発明の一態様に係るセラミック電子部品によれば、前記絶縁層は、前記素体の前記第2面側において前記下地層の端部を覆うとともに、前記第1面側の前記素体上に延在する。
また、本発明の一態様に係るセラミック電子部品によれば、前記絶縁層は堆積膜である。
また、本発明の一態様に係るセラミック電子部品によれば、前記絶縁層のビッカース硬度は、前記素体のビッカース硬度より大きい。
また、本発明の一態様に係るセラミック電子部品によれば、前記絶縁層は、金属酸化膜、窒化膜、ダイヤモンド膜およびダイヤモンドライクカーボン膜のいずれか少なくとも1つの材料から選択される。
また、本発明の一態様に係るセラミック電子部品によれば、前記絶縁層は、AlまたはZrの酸化膜である。
また、本発明の一態様に係るセラミック電子部品によれば、前記素体の第1面側において前記素体に延在するようにして前記下地層上に形成され、前記下地層よりも厚さが薄い導電層をさらに備え、前記めっき層は前記導電層を覆っている。
また、本発明の一態様に係るセラミック電子部品によれば、前記下地層の厚さは2μm以下である。
また、本発明の一態様に係るセラミック電子部品によれば、前記下地層は、前記金属が混在された共材を備える。
また、本発明の一態様に係るセラミック電子部品によれば、前記共材は、酸化物セラミックである。
また、本発明の一態様に係るセラミック電子部品によれば、前記素体は、前記第3面に対向する第6面をさらに備え、前記内部電極は、第1内部電極層と、前記誘電体を含む誘電体層を介して前記第1内部電極層上に積層された第2内部電極層とを備え、
前記外部電極は、前記第3面に設けられ、前記第1内部電極層に接続する第1外部電極と、前記第6面に設けられ、前記第2内部電極層に接続する第2外部電極とを備える。
前記外部電極は、前記第3面に設けられ、前記第1内部電極層に接続する第1外部電極と、前記第6面に設けられ、前記第2内部電極層に接続する第2外部電極とを備える。
また、本発明の一態様に係る実装基板によれば、請求項1から17のいずれか1項に記載のセラミック電子部品がはんだ層を介して実装された実装基板であって、前記はんだ層は、前記素体の第2面側の前記絶縁層よりも低い位置に保たれた状態で前記素体の第3面側の前記外部電極へ濡れ上がっている。
また、本発明の一態様に係るセラミック電子部品の製造方法によれば、誘電体と内部電極が設けられた素体を形成する工程と、前記素体の互いに対向する第1面および第2面と、前記第1面および前記第2面の双方に垂直に接続する第3面を含む複数の面に外部電極の下地材料を塗布する工程と、前記下地材料を焼成し、前記外部電極の下地層を形成する工程と、前記素体の前記第2面から前記第3面にかけて前記素体上および前記下地層上に絶縁層を形成する工程と、前記素体の前記第1面から前記第3面にかけて前記下地層上にめっき層を形成する工程とを備える。
また、本発明の一態様に係るセラミック電子部品の製造方法によれば、絶縁材料の堆積に基づいて前記絶縁層を形成する。
本発明によれば、セラミック電子部品の実装後の高さの増大を抑制することができる。
以下、添付の図面を参照しながら、本発明の実施形態を詳細に説明する。なお、以下の実施形態は本発明を限定するものではなく、実施形態で説明されている特徴の組み合わせの全てが本発明の構成に必須のものとは限らない。実施形態の構成は、本発明が適用される装置の仕様や各種条件(使用条件、使用環境等)によって適宜修正または変更され得る。本発明の技術的範囲は、特許請求の範囲によって確定され、以下の個別の実施形態によって限定されない。また、以下の説明に用いる図面は、各構成を分かり易くするため、実際の構造と縮尺および形状などを異ならせることがある。
(第1実施形態)
図1は、第1実施形態に係る積層セラミックコンデンサの構成例を示す斜視図、図2Aは、図1の積層セラミックコンデンサを長さ方向に切断した断面図、図2Bは、図1の積層セラミックコンデンサを外部電極の位置で幅方向に切断した断面図、図2Cは、図1の積層セラミックコンデンサを素体の位置で幅方向に切断した断面図である。なお、本実施形態では、セラミック電子部品として積層セラミックコンデンサを例にとった。
図1は、第1実施形態に係る積層セラミックコンデンサの構成例を示す斜視図、図2Aは、図1の積層セラミックコンデンサを長さ方向に切断した断面図、図2Bは、図1の積層セラミックコンデンサを外部電極の位置で幅方向に切断した断面図、図2Cは、図1の積層セラミックコンデンサを素体の位置で幅方向に切断した断面図である。なお、本実施形態では、セラミック電子部品として積層セラミックコンデンサを例にとった。
図1および図2Aから図2Cにおいて、積層セラミックコンデンサ1Aは、素体2、外部電極6A、6Bおよび絶縁層8を備える。素体2は、積層体2A、下カバー層5Aおよび上カバー層5Bを備える。積層体2Aは、内部電極層3A、3Bおよび誘電体層4を備える。
積層体2Aの下層には下カバー層5Aが設けられ、積層体2Aの上層には上カバー層5Bが設けられている。内部電極層3A、3Bは、誘電体層4を介して交互に積層されている。なお、図1および図2Aから図2Cでは、内部電極層3A、3Bが合計で6層分だけ積層された例を示したが、内部電極層3A、3Bの積層数は、特に限定されない。このとき、素体2および積層体2Aの形状は、略直方体形状とすることができる。素体2は、素体2の稜線に沿って面取りされていてもよい。このとき、素体2は、6つの面(第1面~第6面)を持つことができる。
なお、以下の説明では、素体2の側面(第3面および第6面)が互いに対向する方向を長さ方向DL、素体2の前後面(第4面および第5面)が互いに対向する方向を幅方向DW、素体2の上下面(第2面および第1面)が互いに対向する方向を積層方向(高さ方向)DSと言うことがある。このとき、素体2の側面(第3面および第6面)には、素体2の4つの面(下面(第1面)、上面(第2面)、前面(第4面)および後面(第5面))が垂直に接続する。この場合、第1面と第2面は対向し、第4面と第5面は対向する。また、第1面は、積層セラミックコンデンサ1Aが実装される実装基板の実装面と対向する位置に配置することができる。
外部電極6A、6Bは、長さ方向DLに互いに分離された状態で互いに対向するように素体2に形成される。このとき、外部電極6A、6Bは、素体2の下面側から側面側を介し上面側に連続的に形成される。また、各外部電極6A、6Bは、素体2の下面側から側面側にかけて連続的に形成されるとともに、素体2の前面側および後面側にかけて連続的に形成される。なお、素体2の実装面側には、各外部電極6A、6Bの下面が位置する。
長さ方向DLにおいて、内部電極層3A、3Bは、積層体2A内で交互に異なる位置に配置されている。このとき、内部電極層3Aは、内部電極層3Bに対して素体2の一方の側面側に配置し、内部電極層3Bは、内部電極層3Aに対して素体2の他方の側面側に配置することができる。そして、内部電極層3Aの端部は、素体2の長さ方向DLの一方の側面側で誘電体層4の端部に引き出され、外部電極6Aに接続される。内部電極層3Bの端部は、素体2の長さ方向DLの他方の側面側で誘電体層4の端部に引き出され、外部電極6Bに接続される。
一方、素体2の幅方向DWにおいて、内部電極層3A、3Bの端部は、誘電体層4にて覆われている。幅方向DWでは、内部電極層3A、3Bの端部の位置は揃っていてもよい。
一方、素体2の幅方向DWにおいて、内部電極層3A、3Bの端部は、誘電体層4にて覆われている。幅方向DWでは、内部電極層3A、3Bの端部の位置は揃っていてもよい。
なお、内部電極層3A、3Bおよび誘電体層4の積層方向DSの厚みはそれぞれ、0.05μm~5μmの範囲内とすることができ、例えば、0.3μmである。内部電極層3A、3Bの材料は、例えば、Cu(銅)、Ni(ニッケル)、Ti(チタン)、Ag(銀)、Au(金)、Pt(白金)、Pd(パラジウム)、Ta(タンタル)およびW(タングステン)などの金属から選択することができ、これらの金属を含む合金であってもよい。
誘電体層4の材料は、例えば、ペロブスカイト構造を有するセラミック材料を主成分とすることができる。なお、主成分は、50at%以上の割合で含まれていればよい。誘電体層4のセラミック材料は、例えば、チタン酸バリウム、チタン酸ストロンチウム、チタン酸カルシウム、チタン酸マグネシウム、チタン酸バリウムストロンチウム、チタン酸バリウムカルシウム、ジルコン酸カルシウム、ジルコン酸バリウム、チタン酸ジルコン酸カルシウムおよび酸化チタンなどから選択することができる。
下カバー層5Aおよび上カバー層5Bの材料は、例えば、セラミック材料を主成分とすることができる。このとき、下カバー層5Aおよび上カバー層5Bのセラミック材料の主成分は、誘電体層4のセラミック材料の主成分と同一であってもよい。下カバー層5Aおよび上カバー層5Bの厚みはそれぞれ、5μm以上30μm以下であるのが好ましい。
各外部電極6A、6Bは、素体2上に形成された下地層7と、下地層7上に形成されためっき層9を備える。下地層7は、素体2の下面側から側面を介して上面側にかけて連続的に形成されている。さらに、下地層7は、素体2の下面側から前面側および後面側にかけて連続的に形成されてもよい。めっき層9は、下地層7の下面側から側面側の一部を覆うように連続的に形成されている。さらに、めっき層9は、下地層7の下面側から前面側の一部および後面側の一部を覆うように連続的に形成されてもよい。このとき、下地層7は、その下面側から側面側の下部、前面側の下部および後面側の下部にかけて、めっき層9で覆われる。また、下地層7は、その上面側から側面側の上部、前面側の上部および後面側の上部にかけて、めっき層9から露出される。なお、各外部電極6A、6Bの下面側の厚みは、例えば、10~40μmである。
下地層7の導電性材料として用いられる金属は、例えば、Cu、Fe(鉄)、Zn(亜鉛)、Al(アルミニウム)、Ni、Pt、Pd、Ag、AuおよびSn(錫)から選択される少なくとも1つを含む金属または合金を主成分とすることができる。下地層7は、金属が混在された共材を含んでもよい。共材は、下地層7中に島状に混在することで素体2と下地層7との間の熱膨張率の差を低減し、下地層7にかかる応力を緩和することができる。共材は、例えば、誘電体層4の主成分であるセラミック成分である。下地層7は、ガラス成分を含んでいてもよい。ガラス成分は、下地層7に混在することで下地層7を緻密化することができる。このガラス成分は、例えば、Ba(バリウム)、Sr(ストロンチウム)、Ca(カルシウム)、Zn、Al、Si(ケイ素)またはB(ホウ素)などの酸化物である。
下地層7は、素体2に含まれる金属成分を含んでいてもよい。この金属成分は、例えば、Mg(Ni、Cr、Sr、Al、Na、Feが微量含まれていてもよい)である。このとき、下地層7は、下地層7の導電性材料として用いられる金属と素体2に含まれる金属と酸素との化合物として、例えば、Mg、NiおよびOを含む化合物を含むことができる。
ここで、下地層7は、誘電体材料を含む塗布膜の焼成体で構成するのが好ましい。これにより、素体2と下地層7との密着性を確保しつつ、下地層7の厚膜化を図ることが可能となり、各外部電極6A、6Bの強度を確保しつつ、内部電極層3A、3Bとの導通性を確保することができる。
めっき層9は、素体2の下面側において下地層7を覆うように外部電極6A、6Bごとに連続的に形成され、素体2の上面側には形成されない。めっき層9は、下地層7を介して内部電極層3A、3Bと導通する。また、めっき層9は、はんだを介して実装基板の端子と導通する。各外部電極6A、6Bの強度を確保し、下地層7および実装基板の端子との導通の確実性を確保するために、めっき層9の厚みは、10μm以上であるのが好ましい。
めっき層9の材料は、例えば、Cu、Ni、Al、Zn、Snなどの金属またはこれらの2以上の合金を主成分とする。めっき層9は、単一金属成分のめっき層でもよく、互いに異なる金属成分の複数のめっき層でもよい。めっき層9は、例えば、下地層7上に形成されたCuめっき層と、Cuめっき層上に形成されたNiめっき層と、Niめっき層上に形成されたSnめっき層の3層構造とすることができる。Cuめっき層は、下地層7へのめっき層9の密着性を向上させることができる。Niめっき層は、はんだ付け時の各外部電極6A、6Bの耐熱性を向上させることができる。Snめっき層は、めっき層9に対するはんだの濡れ性を向上させることができる。
素体2の上面側には、絶縁層8が形成されている。絶縁層8の厚さは、めっき層9の厚さより薄い。絶縁層8は、素体2の下面側に向かって徐々に薄くなっていてもよい。このとき、絶縁層8は、素体2の上面および下地層7の上面を覆うように連続的に形成することができる。また、絶縁層8は、素体2の上面および下地層7の上面から側面にかけて連続的に形成することができる。このとき、めっき層9は、下地層7の側面側で絶縁層8と接するように、下地層7の下面側から側面側にかけて形成される。ここで、絶縁層8とめっき層9との境界は、素体2の側面側の下地層7上に位置することができる。このとき、絶縁層8とめっき層9との境界は、素体2の上面の法線方向に素体2の上面から10μm以上離れかつ素体2の下面に達するまでの範囲内に位置するのが好ましい。また、下地層7の側面上における絶縁層8の端部の位置において、下地層7の側面側の絶縁層8の一部は、めっき層9で覆われている。このとき、下地層7上の絶縁層8の先端部は、下地層7とめっき層9との間に楔状に食い込んでいてもよい。
絶縁層8は、下地層7の側面側だけでなく、下地層7の上面側から前面側および後面側にかけて連続的に形成されてもよい。このとき、めっき層9は、下地層7上で絶縁層8と接するように、下地層7の下面側から側面側、前面側および後面側にかけて連続的に形成される。
絶縁層8は、堆積膜で構成することができる。このとき、絶縁層8は、CVD(Chemical Vapor Deposition)膜であってもよいし、蒸着膜であってもよいし、スパッタ膜であってもよいし、ALD(Atomic Layer Deposition)膜であってもよい。このとき、素体2の側面側において、絶縁層8の厚さは、素体2の下面側に向かって徐々に薄くなっていてもよい。また、絶縁層8のビッカース硬度は、素体2のビッカース硬度より大きいのが好ましく、素体2のビッカース硬度の1.1倍以上であるのが好ましい。このとき、絶縁層8は、AlまたはZrの酸化膜であるのが好ましい。具体的には、素体2のセラミック成分としてBaTiO3が用いられている場合、SiO2およびSi3N4などに比べて熱膨張係数がBaTiO3に近いAl2O3またはZrO2を絶縁層8の材料として用いるのが好ましい。例えば、BaTiO3の熱膨張係数は約10×10-6/K、Al2O3の熱膨張係数は約8×10-6/K、ZrO2の熱膨張係数は約10×10-6/Kである。このため、Al2O3またはZrO2を絶縁層8の材料として用いることにより、はんだリフロー時などの熱サイクルでの絶縁層8の剥離を抑制することができる。絶縁層8は、SiO2などの金属酸化膜、Si3N4またはAlNなどの窒化膜、ダイヤモンド膜およびダイヤモンドライクカーボン膜のいずれか少なくとも1つの材料から選択するようにしてもよい。
なお、絶縁層8の厚さは、0.01μm以上かつ5μm以下であるのが好ましい。このとき、絶縁層8は、図2Aの領域RAを拡大して示すように、下地層7の表面の凹凸に追従するコンフォーマル膜であるのが好ましい。これにより、絶縁層8と下地層7との接触面積を増大させることができ、絶縁層8と下地層7との密着性を向上させることができる。
積層セラミックコンデンサ1Aの外形サイズは、一例として、長さ>幅>高さであってもよく、または長さ>幅=高さであってもよい。このとき、積層セラミックコンデンサ1Aの低背化を図るため、積層セラミックコンデンサ1Aの高さは、150μm以下であることが好ましい。積層セラミックコンデンサ1Aの高さは、外部電極6A、6Bの下面から絶縁層8の上面までの積層セラミックコンデンサ1Aの厚みに等しい。
ここで、下地層7の上面から側面の上部にかけて絶縁層8を形成することにより、下地層7の上面および側面の上部にめっき層9が形成されるのを防止することができる。このため、積層セラミックコンデンサ1Aの実装時に、はんだがめっき層9を介して積層セラミックコンデンサ1Aの上面に這い上がるのを防止することが可能となり、積層セラミックコンデンサ1Aの実装時の高さの増大を防止することが可能となる。
このとき、絶縁層8の厚さをめっき層9の厚さよりも薄くすることにより、下地層7の上面にめっき層9が形成されるのを防止しつつ、セラミックコンデンサ1Aの低背化を図ることができる。
また、絶縁層8の厚みを0.01μm以上5μm以下とすることにより、積層セラミックコンデンサ1Aの高さの増大を抑制しつつ、絶縁層8の連続性を確保することが可能となる。このため、積層セラミックコンデンサ1Aの実装時に、はんだが絶縁層8の上面を超えて這い上がるのを防止することが可能となり、積層セラミックコンデンサ1Aの実装時の高さの増大を抑制することが可能となる。このとき、絶縁層8を堆積膜で構成することにより、絶縁層8の膜質の均質性を確保しつつ、絶縁層8の薄膜化を図ることができる。
また、絶縁層8とめっき層9との境界を素体2の下面に達するまでの範囲内に設定することにより、積層セラミックコンデンサ1Aの実装時に、はんだ層で覆われない領域を制限することが可能となり、実装基板への外部電極6A、6Bの固着強度を向上させることが可能となる。
また、絶縁層8とめっき層9との境界を素体2の上面の法線方向に素体2の上面から10μm以上離れた位置に設定することにより、積層セラミックコンデンサ1Aの実装時に、はんだが外部電極6A、6Bの側面に這い上がった場合においても、絶縁層8の上面を超えて突出するのを防止することが可能となり、積層セラミックコンデンサ1Aの実装時の高さの増大を抑制することが可能となる。
また、積層セラミックコンデンサ1Aの高さを150μm以下とすることにより、積層セラミックコンデンサ1Aの高さを、実装基板のはんだボールの径よりも小さくすることができる。このため、実装基板のはんだボールの形成面側に積層セラミックコンデンサ1Aを実装しつつ、そのはんだボールを介してマザーボート上に実装基板を搭載することができる。この結果、実装基板上に配置される半導体チップの裏面側に積層セラミックコンデンサ1Aを配置することができ、半導体チップに近接させて積層セラミックコンデンサ1Aを実装することが可能となることから、半導体チップに加わるノイズを効果的に除去することが可能となる。
また、絶縁層8のビッカース硬度を素体2のビッカース硬度より大きくすることにより、積層セラミックコンデンサ1Aの曲げ強度を増大させることができる。このため、積層セラミックコンデンサ1Aの低背化を図りつつ、抗折強度を向上させることができ、積層セラミックコンデンサ1Aの実装時の割れを抑制することができる。
図3は、第1実施形態に係る積層セラミックコンデンサの製造方法の一例を示すフローチャート、図4Aから図4Jは、第1実施形態に係る積層セラミックコンデンサの製造方法の一例を示す断面図である。なお、図4Cから図4Jでは、誘電体層4を介して内部電極層3A、3Bが交互に3層分だけ積層される場合を例にとった。
図3のS1において、分散剤および成形助剤としての有機バインダおよび有機溶剤を誘電体材料粉末に加え、粉砕・混合して泥状のスラリを生成する。誘電体材料粉末は、例えば、セラミック粉末を含む。誘電体材料粉末は、添加物を含んでいてもよい。添加物は、例えば、Mg、Mn、V、Cr、Y、Sm、Eu、Gd、Tb、Dy、Ho、Er、Tm、Yb、Co、Ni、Li、B、Na、KまたはSiの酸化物もしくはガラスである。有機バインダは、例えば、ポリビニルブチラール樹脂またはポリビニルアセタール樹脂である。有機溶剤、例えば、エタノールまたはトルエンである。
次に、図3のS2および図4Aに示すように、セラミック粉末を含むスラリをキャリアフィルム上にシート状に塗布して乾燥させたグリーンシート24を作製する。キャリアフィルムは、例えば、PET(ポリエチレンテレフタレート)フィルムである。スラリの塗布には、ドクターブレード法、ダイコータ法またはグラビアコータ法などを用いることができる。
次に、図3のS3および図4Bに示すように、複数枚のグリーンシートのうち内部電極層3A、3Bを形成する層のグリーンシート24に内部電極用導電ペーストを所定のパターンとなるように塗布し、内部電極パターン23を形成する。このとき、1枚のグリーンシート24には、グリーンシート24の長手方向に分離された複数の内部電極パターン23を形成することができる。内部電極用導電ペーストは、内部電極層3A、3Bの材料として用いられる金属の粉末を含む。例えば、内部電極層3A、3Bの材料として用いられる金属がNiの場合、内部電極用導電ペーストは、Niの粉末を含む。また、内部電極用導電ペーストは、バインダと、溶剤と、必要に応じて助剤とを含む。内部電極用導電ペーストは、共材として、誘電体層4の主成分であるセラミック材料を含んでいてもよい。内部電極用導電ペーストの塗布には、スクリーン印刷法、インクジェット印刷法またはグラビア印刷法などを用いることができる。
次に、図3のS4および図4Cに示すように、内部電極パターン23が形成されたグリーンシート24と、内部電極パターン23が形成されていない外層用のグリーンシート25A、25Bを所定の順序で複数枚数だけ積み重ねた積層ブロックを作製する。外層用のグリーンシート25A、25Bの厚みは、内部電極パターン23が形成されたグリーンシート24の厚みより大きい。このとき、積層方向に隣接するグリーンシート24の内部電極パターン23A、23Bが、グリーンシート24の長手方向に交互にずらされるように積み重ねる。また、内部電極パターン23Aのみが積層方向に積み重ねられる部分と、内部電極パターン23A、23Bが積層方向に交互に積み重ねられる部分と、内部電極パターン23Bのみが積層方向に積み重ねられる部分とができるようにする。
次に、図3のS5および図4Dに示すように、図3のS4の成型工程で得られた積層ブロックをプレスし、グリーンシート24、25A、25Bを圧着する。積層ブロックをプレスする方法として、例えば、積層ブロックを樹脂フィルムで挟み、静水圧プレスする方法などを用いることができる。
次に、図3のS6および図4Eに示すように、プレスされた積層ブロックを切断し、直方体形状の素体に個片化する。積層ブロックの切断は、内部電極パターン23Aのみが積層方向に積み重ねられる部分と、内部電極パターン23Bのみが積層方向に積み重ねられる部分で行う。積層ブロックの切断には、例えば、ブレードダイシングなどの方法を用いることができる。
このとき、図4Fに示すように、個片化された素体2´には、誘電体層4を介して交互に積層された内部電極層3A、3Bが形成されるとともに、最下層および最上層にカバー層5A、5Bが形成される。内部電極層3Aは、素体2´の一方の側面で誘電体層4の表面から引き出され、内部電極層3Bは、素体2´の他方の側面で誘電体層4の表面から引き出される。なお、図4Fでは、図4Eの個片化された1つの素体を長さ方向に拡大して示した。
次に、図3のS7に示すように、図3のS6で個片化された素体2´に含まれるバインダを除去する。バインダの除去では、例えば、約350℃のN2雰囲気中で素体2´を加熱する。
次に、図3のS8および図4Gに示すように、素体2´の面取りを行うことにより、素体2´の稜線に沿って曲面Rが設けられた素体2を形成する。素体2´の面取りは、例えば、バレル研磨を用いることができる。
次に、図3のS9に示すように、図3のS8で面取りされた素体2の両側面と、各側面の周面の4つの面(上面、下面、前面および後面)に下地層用導電ペーストを塗布して乾燥させる。下地層用導電ペーストの塗布には、例えば、ディッピング法を用いることができる。下地層用導電ペーストは、下地層7の導電性材料として用いられる金属の粉末またはフィラーを含む。例えば、下地層7の導電性材料として用いられる金属がNiの場合、下地層用導電ペーストは、Niの粉末またはフィラーを含む。また、下地層用導電ペーストは、共材として、例えば、誘電体層4の主成分であるセラミック成分を含む。例えば、下地層用導電ペーストには、共材として、チタン酸バリウムを主成分とする酸化物セラミックの粒子(例えば、D50粒子径で0.8μm~4μm)が混入される。また、下地層用導電ペーストは、バインダと、溶剤とを含む。
次に、図3のS10および図4Hに示すように、図3のS9で下地層用導電ペーストが塗布された素体2を焼成し、内部電極層3A、3Bと誘電体層4を一体化するとともに、素体2に一体化された下地層7を形成する。素体2および下地層用導電ペーストの焼成は、例えば、焼成炉にて1000~1400℃で10分~2時間だけ行う。内部電極層3A、3BにNiまたはCuなどの卑金属を使用している場合は、内部電極層3A、3Bの酸化を防止するため、焼成炉内を還元雰囲気にして焼成することができる。焼成後の素体2と下地層7の合計のサイズは、例えば、長さ×幅×高さ=1.0mm0.5mm×0.06mmとすることができる。
次に、図3のS11および図4Iに示すように、例えば、CVDなどの方法にて素体2および下地層7上に絶縁層8を堆積する。このとき、例えば、絶縁層8はSi3N4、絶縁層8の膜厚は1μmとすることができる。また、下地層7の側面を上面から50μm下まで被覆することができる。このとき、下地層7の上面から50μmよりさらに下の部分が絶縁層8で被覆されないようにするために、その部分をマスクで覆った状態で絶縁層8を堆積するようにしてもよい。
次に、図3のS12および図4Jに示すように、絶縁層8から露出されている下地層7上にめっき層9を形成する。めっき層9の形成では、例えば、Cuめっき、NiめっきおよびSnめっきを順次行うことができる。ここで、下地層7および絶縁層8が形成された素体2を、めっき液とともにバレルに収容し、バレルを回転させつつ通電することにより、めっき層9を形成することができる。このとき、下地層7の上面には絶縁層8があるので、めっき層9は形成されない。Cuめっき層、Niめっき層、Snめっき層の膜厚はそれぞれ、例えば、3μm、2μm、5μmとすることができる。
(第2実施形態)
図5は、第2実施形態に係る積層セラミックコンデンサが実装された実装基板の構成例を示す断面図である。
図5において、実装基板41の裏面側には、ランド電極42A、42B、44A、44Bが形成されている。積層セラミックコンデンサ1Aは、各外部電極6A、6Bのめっき層9にそれぞれ付着されたはんだ層43A、43Bを介してランド電極42A、42Bに接続される。このとき、各はんだ層43A、43Bは、絶縁層8の上面よりも低い位置に保たれた状態で各外部電極6A、6Bの側面へ濡れ上がる。実装基板41の裏面側のランド電極44A、44B上には、はんだボール47A、47Bが形成される。
図5は、第2実施形態に係る積層セラミックコンデンサが実装された実装基板の構成例を示す断面図である。
図5において、実装基板41の裏面側には、ランド電極42A、42B、44A、44Bが形成されている。積層セラミックコンデンサ1Aは、各外部電極6A、6Bのめっき層9にそれぞれ付着されたはんだ層43A、43Bを介してランド電極42A、42Bに接続される。このとき、各はんだ層43A、43Bは、絶縁層8の上面よりも低い位置に保たれた状態で各外部電極6A、6Bの側面へ濡れ上がる。実装基板41の裏面側のランド電極44A、44B上には、はんだボール47A、47Bが形成される。
一方、実装基板41の表面側には、不図示の半導体チップが実装される。この半導体チップは、マイクロプロセッサであってもよいし、半導体メモリであってもよいし、FPGA(Field-Programmable Gate Array)であってもよいし、ASIC(Application Specific Integrated Circuit))であってもよい。
実装基板45の裏面側には、ランド電極46A、46Bが形成されている。実装基板41、45は、はんだボール47A、47Bを介して互いに接続される。実装基板45は、実装基板41が実装されるマザーボードとして用いることができる。
実装基板41、45の間は、はんだボール47A、47Bを介して一定の間隔に維持される。このとき、実装基板41、45の間には、積層セラミックコンデンサ1Aを封止する樹脂48が設けられる。この樹脂48は、例えば、エポキシ樹脂である。この樹脂48は、はんだボール47A、47Bを介して実装基板41、45が互いに接続された後、実装基板41、45の間に注入し、硬化させてもよい。このとき、樹脂48は、積層セラミックコンデンサ1A、はんだ層43A、43Bおよびはんだボール47A、47Bを覆い、絶縁層8に密着する。
ここで、実装基板41の裏面側に積層セラミックコンデンサ1Aを実装することにより、実装基板41の表面側に実装される半導体チップの裏面側に積層セラミックコンデンサ1Aを配置することができる。このため、実装基板41の表面側に実装される半導体チップに近接させて積層セラミックコンデンサ1Aを実装することが可能となり、半導体チップに加わるノイズを効果的に除去することが可能となる。
また、積層セラミックコンデンサ1Aの高さを150μm以下とすることにより、はんだボール47A、47Bを介して互いに接続された実装基板41、45間の隙間に積層セラミックコンデンサ1Aを収容することができ、実装基板41の表面側に配置される半導体チップの裏面側に積層セラミックコンデンサ1Aを配置することができる。
また、下地層7の上面から側面の上部にかけて絶縁層8を形成することにより、下地層7の上面および側面の上部にめっき層9が形成されるのを防止することができる。このため、はんだ層43A、43Bがめっき層9を介して積層セラミックコンデンサ1Aの上面に這い上がるのを防止することが可能となり、はんだボール47A、47Bを介して互いに接続された実装基板41、45間の隙間に積層セラミックコンデンサ1Aを実装することが可能となる。
また、絶縁層8の厚みを0.01μm以上5μm以下とすることにより、素体2の厚さを減少させることなく、セラミックコンデンサ1Aの低背化を図ることができる。このため、積層セラミックコンデンサ1Aの容量の低下を抑制しつつ、はんだが絶縁層8の上面を超えて這い上がるのを防止することが可能となる。
(第3実施形態)
図6Aは、第3実施形態に係る積層セラミックコンデンサを長さ方向に切断した断面図、図6Bは、第3実施形態に係る積層セラミックコンデンサを外部電極の位置で幅方向に切断した断面図、図6Cは、第3実施形態に係る積層セラミックコンデンサを素体の位置で幅方向に切断した断面図である。
図6Aは、第3実施形態に係る積層セラミックコンデンサを長さ方向に切断した断面図、図6Bは、第3実施形態に係る積層セラミックコンデンサを外部電極の位置で幅方向に切断した断面図、図6Cは、第3実施形態に係る積層セラミックコンデンサを素体の位置で幅方向に切断した断面図である。
図6Aから図6Cにおいて、積層セラミックコンデンサ1Bは、素体2、外部電極6A´、6B´および絶縁層8´を備える。各外部電極6A´、6B´は、素体2上に形成された下地層7´と、下地層7´上に形成されためっき層9を備える。
この外部電極6A´、6B´が図2Aの外部電極6A、6Bと異なる点は、外部電極6A、6Bでは、下地層7が素体2上にも形成されているが、外部電極6A´、6B´では、下地層7´が素体2上に形成されてない点である。このとき、絶縁層8´は、素体2の上面全体に形成される。下地層7´が素体2上に形成されないようにするために、図2Aの素体2の上面側の下地層7を異方性エッチングまたは機械的研摩などにより除去してもよい。
下地層7´および絶縁層8´について、これ以外の点は、図2Aの下地層7および絶縁層8と同様に構成することができる。
下地層7´および絶縁層8´について、これ以外の点は、図2Aの下地層7および絶縁層8と同様に構成することができる。
ここで、各外部電極6A´、6B´の上面側の下地層7´を素体2上に形成しないようにすることで、各外部電極6A´、6B´の上面側の下地層7´の厚み分だけ積層セラミックコンデンサ1Bの高さを低減することができ、積層セラミックコンデンサ1Bの低背化を図ることができる。
また、めっき層9を電解めっきで形成する場合、水素が発生し、素体2および下地層7´が水素に曝される。このとき、素体2と下地層7´との界面を介して水素が積層体2Aに侵入し、積層体2Aを脆弱化させ、絶縁性を劣化させることがある。積層体2Aへの水素の侵入は、素体2と下地層7´との界面の端点K1、K2が起点となる。ここで、下地層7´が素体2の上面側に形成されてない場合、素体2の上面側の端点K1から積層体2Aまでの素体2と下地層7´との界面に沿った距離が、素体2の下面側の端点K2から積層体2Aまでの素体2と下地層7´との界面に沿った距離より短くなり、水素が積層体2Aに侵入しやすくなる。ここで、素体2の上面側から側面側にかけて下地層7´を覆うように絶縁層8を形成することにより、水素が端点K1を起点として積層体2Aに侵入するのを防止することができる。このため、素体2の上面側の端点K1から積層体2Aまでの素体2と下地層7´との界面に沿った距離が短い場合においても、水素が積層体2Aに侵入しにくくすることができ、積層体2Aの絶縁性の劣化を抑制することができる。
(第4実施形態)
図7Aは、第4実施形態に係る積層セラミックコンデンサを長さ方向に切断した断面図、図7Bは、第4実施形態に係る積層セラミックコンデンサを外部電極の位置で幅方向に切断した断面図、図7Cは、第4実施形態に係る積層セラミックコンデンサを素体の位置で幅方向に切断した断面図である。
図7Aは、第4実施形態に係る積層セラミックコンデンサを長さ方向に切断した断面図、図7Bは、第4実施形態に係る積層セラミックコンデンサを外部電極の位置で幅方向に切断した断面図、図7Cは、第4実施形態に係る積層セラミックコンデンサを素体の位置で幅方向に切断した断面図である。
図7Aから図7Cにおいて、積層セラミックコンデンサ1Cは、素体2、外部電極6A´´、6B´´および絶縁層8´´を備える。各外部電極6A´´、6B´´は、素体2上に形成された下地層7´´と、下地層7´´に接続された導電層7Kと、下地層7´´上および導電層7K上に形成されためっき層9´´を備える。
下地層7´´が図2Aの下地層7と異なる点は、下地層7´´の厚さは、下地層7の厚さより薄い点である。このとき、下地層7´´の厚さは2μm以下とするのが好ましい。下地層7´´の厚さを薄くする場合、下地層用導電ペーストを素体2に塗布する際の素体2のディッピングの深さを浅くすることができる。素体2のディッピングの深さを浅くすることにより、素体2に塗布された下地層用導電ペーストの表面張力を減少させ、素体2に塗布される下地層用導電ペーストの厚さを薄くすることができる。ただし、素体2のディッピングの深さを浅くすると、素体2の下面上の下地層用導電ペーストの長さが減少し、下地層7´´の長さも減少する。
素体2の下面上の下地層7´´の長さの減少を補うため、下地層7´´に接続された導電層7Kを素体2の下面側に設ける。導電層7Kの厚さは、下地層´´7の厚さより薄い。例えば、下地層´´7の厚さを2μmとしたときに、導電層7Kの厚さは0.2μmとすることができる。導電層7Kは、素体2の下面側において下地層7´´を覆うとともに、素体2に延在する。導電層7の材料は、例えば、TiとCuの2層構造とすることができる。ここで、Tiは、素体2および下地層7´´に対する導電層7の接着性を向上させることができる。Cuは、めっき層9´´に対する導電層7の接着性を向上させることができる。このとき、導電層7Kは、例えば、スパッタ膜で構成することができる。ここで、素体2の下面側において素体2に延在するように下地層7´´を覆う導電層7Kをスパッタで形成するために、下地層7´´が形成された素体2をマスキングしながらスパッタを行うことができる。
めっき層9´´は、素体2の下面側において下地層7´´および導電層7Kを覆うように外部電極6A´´、6B´´ごとに連続的に形成され、素体2の上面側には形成されない。絶縁層8´´は、素体2の上面側から側面側にかけて形成され、素体2の下面側には形成されない。
ここで、めっき層9´´の下地として下地層7´´と導電層7Kの複合膜を用いることにより、素体2との間の熱膨張率の差に起因する応力を下地層7´´で吸収しつつ、下地層7´´を薄膜化することが可能となるとともに、積層セラミックコンデンサ1Cの実装面側の外部電極6A´´、6B´´の面積を拡大することができる。このため、外部電極6A´´、6B´´と内部電極層3A、3Bとの導通の安定性を確保しつつ、積層セラミックコンデンサ1Cの低背化を図ることが可能となるとともに、積層セラミックコンデンサ1Cの実装時の信頼性を向上させることができる。
(第5実施形態)
図8は、第5実施形態に係るセラミック電子部品の構成例を示す斜視図である。なお、図8では、セラミック電子部品としてチップインダクタを例にとった。
図8において、チップインダクタ61は、素体62、外部電極66A、66Bおよび絶縁層68を備える。素体62は、コイルパターン63、内部電極層63A、63Bおよび磁性体材料64を備える。磁性体材料64は、内部電極層63A、63Bを絶縁する誘電体としても用いられる。素体62の形状は、略直方体形状とすることができる。外部電極66A、66Bは、互いに分離された状態で素体62の互いに対向する側面に位置する。各外部電極66A、66Bは、素体62の各側面から前後面および上下面にかけて形成されている。
図8は、第5実施形態に係るセラミック電子部品の構成例を示す斜視図である。なお、図8では、セラミック電子部品としてチップインダクタを例にとった。
図8において、チップインダクタ61は、素体62、外部電極66A、66Bおよび絶縁層68を備える。素体62は、コイルパターン63、内部電極層63A、63Bおよび磁性体材料64を備える。磁性体材料64は、内部電極層63A、63Bを絶縁する誘電体としても用いられる。素体62の形状は、略直方体形状とすることができる。外部電極66A、66Bは、互いに分離された状態で素体62の互いに対向する側面に位置する。各外部電極66A、66Bは、素体62の各側面から前後面および上下面にかけて形成されている。
コイルパターン63および内部電極層63A、63Bは、磁性体材料64にて覆われている。ただし、内部電極層63Aの端部は、素体62の一方の側面側で磁性体材料64から引き出され、外部電極66Aに接続される。内部電極層63Bの端部は、素体62の他方の側面側で磁性体材料64から引き出され、外部電極66Bに接続される。
コイルパターン63および内部電極層63A、63Bの材料は、例えば、Cu、Ni、Ti、Ag、Au、Pt、Pd、TaおよびWなどの金属から選択することができ、これらの金属を含む合金であってもよい。磁性体材料64は、例えば、フェライトである。
各外部電極66A、66Bは、下地層67とめっき層69を備える。下地層67は、素体62の下面側(実装面側)、上面側、側面側、前面側および後面側に連続的に形成される。下地層67は、金属が混在された共材を含んでもよい。共材は、例えば、磁性体材料64の主成分であるフェライト成分である。めっき層69は、下地層67の下面側、側面側の下部、前面側の下部および後面側の下部に連続的に形成され、素体62の上面側には形成されない。
素体62の上面側には、絶縁層68が形成されている。絶縁層68の厚さは、めっき層69の厚さより薄い。このとき、絶縁層68は、素体62の上面および下地層67の上面を覆うように連続的に形成することができる。また、絶縁層68は、素体62の上面および下地層67の上面から側面にかけて連続的に形成することができる。このとき、めっき層69は、下地層67の側面側で絶縁層68と接するように、下地層67の下面側から側面側にかけて形成される。ここで、絶縁層68とめっき層69との境界は、素体62の側面側の下地層67上に位置することができる。このとき、絶縁層68とめっき層69との境界は、素体62の上面の法線方向に素体62の上面から10μm以上離れかつ素体62の下面に達するまでの範囲内に位置するのが好ましい。絶縁層68は、下地層67の側面側だけでなく、下地層67の上面側から前面側および後面側にかけて連続的に形成されてもよい。絶縁層68の厚みは、0.01μm以上5μm以下であるのが好ましい。
なお、チップインダクタ61の外形サイズは、一例として、長さ>幅>高さであってもよく、または長さ>幅=高さであってもよい。このとき、チップインダクタ61の低背化を図るため、チップインダクタ61の高さは、150μm以下であることが好ましい。
ここで、下地層67の上面から側面の上部にかけてめっき層69の厚さよりも薄い絶縁層68を形成することにより、チップインダクタ61の低背化を図りつつ、下地層67の上面および側面の上部にめっき層69が形成されるのを防止することができ、チップインダクタ61の実装時の高さの増大を防止することが可能となる。
1A 積層セラミックコンデンサ
2 素体
2A 積層体
3A、3B 内部電極層
4 誘電体層
5A、5B カバー層
6A、6B 外部電極
7 下地層
8 絶縁層
9 めっき層
2 素体
2A 積層体
3A、3B 内部電極層
4 誘電体層
5A、5B カバー層
6A、6B 外部電極
7 下地層
8 絶縁層
9 めっき層
Claims (20)
- 第1面と、前記第1面に対向する第2面と、前記第1面および前記第2面の双方に垂直な第3面と、誘電体と、内部電極とを有する素体と、
前記素体の前記第1面から前記第3面にかけて形成され前記内部電極と接続し金属を含む下地層と、前記下地層上に形成されためっき層とを有する外部電極と、
前記素体の前記第2面に形成され、前記めっき層よりも厚さが薄い絶縁層とを備えることを特徴とするセラミック電子部品。 - 前記絶縁層と前記めっき層との境界は、前記第2面の法線方向に前記第2面から10μm以上離れかつ前記第1面に達するまでの範囲内に位置することを特徴とする請求項1に記載のセラミック電子部品。
- 前記絶縁層の厚さは、0.01μm以上かつ5μm以下であることを特徴とする請求項1または2に記載のセラミック電子部品。
- 前記下地層は、前記素体の前記第1面から前記第3面を介して前記第2面にかけて形成され、
前記めっき層は、前記素体の前記第1面から前記第3面にかけて形成されていることを特徴とする請求項1から3のいずれか1項に記載のセラミック電子部品。 - 前記絶縁層は、前記素体の前記第2面から前記第3面にかけて形成され、
前記絶縁層と前記めっき層との境界は、前記素体の前記第3面側の前記下地層上に位置することを特徴とする請求項1から4のいずれか1項に記載のセラミック電子部品。 - 前記素体は、前記第3面から垂直に接続する第4面および第5面をさらに備え、
前記下地層は、前記第3面から前記第1面、前記第2面、前記第4面および前記第5面にかけて形成され、
前記絶縁層は、前記第2面から前記第3面、前記第4面および前記第5面にかけて形成され、
前記めっき層は、前記第1面から前記第3面、前記第4面および前記第5面にかけて形成されていることを特徴とする請求項1から5のいずれか1項に記載のセラミック電子部品。 - 前記めっき層は、前記素体の前記第2面側の前記素体上および前記下地層上にないことを特徴とする請求項1から6のいずれか1項に記載のセラミック電子部品。
- 前記絶縁層は、前記素体の前記第2面側において前記下地層の端部を覆うとともに、前記第1面側の前記素体上に延在することを特徴とする請求項1から7のいずれか1項に記載のセラミック電子部品。
- 前記絶縁層は堆積膜であることを特徴とする請求項1から8のいずれか1項に記載のセラミック電子部品。
- 前記絶縁層のビッカース硬度は、前記素体のビッカース硬度より大きいことを特徴とする請求項1から9のいずれか1項に記載のセラミック電子部品。
- 前記絶縁層は、金属酸化膜、窒化膜、ダイヤモンド膜およびダイヤモンドライクカーボン膜のいずれか少なくとも1つの材料から選択されることを特徴とする請求項1から10のいずれか1項に記載のセラミック電子部品。
- 前記絶縁層は、AlまたはZrの酸化膜であることを特徴とする請求項11に記載のセラミック電子部品。
- 前記素体の第1面側において前記素体に延在するようにして前記下地層上に形成され、前記下地層よりも厚さが薄い導電層をさらに備え、
前記めっき層は前記導電層を覆っていることを特徴とする請求項1から12のいずれか1項に記載のセラミック電子部品。 - 前記下地層の厚さは2μm以下であることを特徴とする12または13に記載のセラミック電子部品。
- 前記下地層は、前記金属が混在された共材を備えることを特徴とする1から14のいずれか1項に記載のセラミック電子部品。
- 前記共材は、酸化物セラミックであることを特徴とする請求項15に記載のセラミック電子部品。
- 前記素体は、前記第3面に対向する第6面をさらに備え、
前記内部電極は、
第1内部電極層と、
前記誘電体を含む誘電体層を介して前記第1内部電極層上に積層された第2内部電極層とを備え、
前記外部電極は、
前記第3面に設けられ、前記第1内部電極層に接続する第1外部電極と、
前記第6面に設けられ、前記第2内部電極層に接続する第2外部電極とを備えることを特徴とする請求項1から16のいずれか1項に記載のセラミック電子部品。 - 請求項1から17のいずれか1項に記載のセラミック電子部品がはんだ層を介して実装された実装基板であって、
前記はんだ層は、前記素体の第2面側の前記絶縁層よりも低い位置に保たれた状態で前記素体の第3面側の前記外部電極へ濡れ上がっていることを特徴とする実装基板。 - 誘電体と内部電極が設けられた素体を形成する工程と、
前記素体の互いに対向する第1面および第2面と、前記第1面および前記第2面の双方に垂直に接続する第3面を含む複数の面に外部電極の下地材料を塗布する工程と、
前記下地材料を焼成し、前記外部電極の下地層を形成する工程と、
前記素体の前記第2面から前記第3面にかけて前記素体上および前記下地層上に絶縁層を形成する工程と、
前記素体の前記第1面から前記第3面にかけて前記下地層上にめっき層を形成する工程とを備えることを特徴とするセラミック電子部品の製造方法。 - 絶縁材料の堆積に基づいて前記絶縁層を形成することを特徴とする請求項19に記載のセラミック電子部品の製造方法。
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