KR20220074262A - 적층형 커패시터 - Google Patents

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KR20220074262A
KR20220074262A KR1020200162564A KR20200162564A KR20220074262A KR 20220074262 A KR20220074262 A KR 20220074262A KR 1020200162564 A KR1020200162564 A KR 1020200162564A KR 20200162564 A KR20200162564 A KR 20200162564A KR 20220074262 A KR20220074262 A KR 20220074262A
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insulating coating
coating layer
electrode
layer
electrode layer
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이장열
방혜민
정호필
조성민
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삼성전기주식회사
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Abstract

본 발명의 일 실시형태는 복수의 유전체층이 적층된 적층 구조와 상기 유전체층을 사이에 두고 적층된 복수의 내부 전극을 포함하는 바디와, 상기 바디 외부에 형성되어 상기 내부 전극과 접속되며, 상기 바디에서 상기 내부 전극이 노출된 제1면에 배치된 제1 전극층과, 상기 제1 전극층을 커버하는 제2 전극층을 포함하는 외부 전극과, 상기 제1 및 제2 전극층 사이에 배치되며 불연속 영역을 갖는 제1 절연코팅층 및 상기 바디에서 외부 전극이 배치되지 않은 표면 중 일부를 커버하도록 불연속 영역을 갖는 제2 절연코팅층을 포함하는 적층형 커패시터를 제공한다.

Description

적층형 커패시터 {MULTILAYER CAPACITOR}
본 발명은 적층형 커패시터에 관한 것이다.
커패시터는 전기를 저장할 수 있는 소자로서, 일반적으로 2개의 전극을 대향시켜 전압을 걸면 각 전극에 전기가 축적되는 원리를 이용한다. 직류 전압을 인가한 경우에는 전기가 축전되면서 커패시터 내부에 전류가 흐르지만, 축적이 완료되면 전류가 흐르지 않게 된다. 한편, 교류 전압을 인가한 경우, 전극의 극성이 교변하면서 교류 전류가 흐르게 된다.
이러한 커패시터는 전극 간에 구비되는 절연체의 종류에 따라서, 알루미늄으로 전극을 구성하고 상기 알루미늄 전극 사이에 얇은 산화막을 구비하는 알루미늄 전해 커패시터, 전극 재료로 탄탈륨을 사용하는 탄탈륨 커패시터, 전극 사이에 티탄산바륨과 같은 고유전율의 유전체를 사용하는 세라믹 커패시터, 전극 사이에 구비되는 유전체로 고유전율계 세라믹을 다층 구조로 사용하는 적층 세라믹 커패시터(Multi-Layer Ceramic Capacitor, MLCC), 전극 사이의 유전체로 폴리스티렌 필름을 사용하는 필름 커패시터 등 여러 종류로 구분될 수 있다.
이 중에서 적층 세라믹 커패시터는 온도 특성 및 주파수 특성이 우수하고 소형으로 구현 가능하다는 장점을 가지고 있어 최근 고주파 회로 등 다양한 분야에서 많이 응용되고 있다. 최근에는 적층 세라믹 커패시터를 더욱 작게 구현하기 위한 시도가 계속되고 있으며 이를 위해 유전체층과 내부 전극을 얇게 형성하고 있다.
최근 적층형 커패시터 관련 분야에서는 수분이나 도금액 등의 침투에 의한 불량을 줄여서 내습 신뢰성을 향상시키고자 하는 시도가 많이 이루어지고 있다. 하나의 방법으로서 커패시터 바디의 커버층이나 외부 전극을 두껍게 형성하는 경우, 부품의 크기가 커지고 동일한 크기에서 정전 용량이 저하되는 문제가 있다.
본 발명의 일 목적은 내습 신뢰성이 향상된 적층형 커패시터를 제공하는 것이다.
상술한 과제를 해결하기 위한 방법으로, 본 발명은 일 예를 통하여 적층형 커패시터의 신규한 구조를 제안하고자 하며, 구체적으로, 복수의 유전체층이 적층된 적층 구조와 상기 유전체층을 사이에 두고 적층된 복수의 내부 전극을 포함하는 바디와, 상기 바디 외부에 형성되어 상기 내부 전극과 접속되며, 상기 바디에서 상기 내부 전극이 노출된 제1면에 배치된 제1 전극층과, 상기 제1 전극층을 커버하는 제2 전극층을 포함하는 외부 전극과, 상기 제1 및 제2 전극층 사이에 배치되며 불연속 영역을 갖는 제1 절연코팅층 및 상기 바디에서 외부 전극이 배치되지 않은 표면 중 일부를 커버하도록 불연속 영역을 갖는 제2 절연코팅층을 포함한다.
일 실시 예에서, 상기 제1 절연코팅층은 다수의 응집체를 포함하며 상기 다수의 응집체 사이 영역은 상기 불연속 영역에 해당할 수 있다.
일 실시 예에서, 상기 제1 전극층의 표면에는 홈이 형성되며 상기 제1 절연코팅층은 상기 제1 전극층의 홈을 충전할 수 있다.
일 실시 예에서, 상기 제1 절연코팅층에서 상기 제1 전극층의 홈을 충전하는 영역은 상기 제1 전극층의 홈의 내벽을 코팅할 수 있다.
일 실시 예에서, 상기 제1 전극층은 소성 전극이며, 상기 제2 전극층은 도금층일 수 있다.
일 실시 예에서, 상기 바디 표면에는 홈이 형성되어 있고 상기 제2 절연코팅층은 상기 홈을 충전하는 형태일 수 있다.
일 실시 예에서, 상기 제2 절연코팅층에서 상기 바디의 홈을 충전하는 영역은 상기 바디의 홈의 내벽을 코팅할 수 있다.
일 실시 예에서, 상기 제1 및 제2 절연코팅층은 서로 연결되어 있을 수 있다.
일 실시 예에서, 상기 제1 및 제2 절연코팅층은 서로 동일한 물질을 포함할 수 있다.
일 실시 예에서, 상기 제2 전극층은 상기 제2 절연코팅층의 일부를 커버할 수 있다.
일 실시 예에서, 상기 제1 및 제2 절연코팅층은 Si계 및 F계 고분자 중합체 중 적어도 하나를 포함할 수 있다.
일 실시 예에서, 상기 제1 절연코팅층에서 상기 제1 불연속 영역이 차지하는 면적은 90%보다 클 수 있다.
일 실시 예에서, 상기 제2 절연코팅층에서 상기 제2 불연속 영역이 차지하는 면적은 70%보다 클 수 있다.
일 실시 예에서, 상기 제1 절연코팅층의 두께는 2μm 이하일 수 있다.
일 실시 예에서, 상기 제2 절연코팅층의 두께는 2μm 이하일 수 있다.
일 실시 예에서, 상기 제1 절연코팅층의 불연속 영역에는 상기 제2 전극층이 충전될 수 있다.
본 발명의 일 예에 따른 적층형 커패시터의 경우, 내습 신뢰성이 향상될 수 있다.
도 1은 본 발명의 일 실시 형태에 따른 적층형 커패시터의 외관을 개략적으로 도시한 사시도이다.
도 2는 도 1의 적층형 커패시터에서 I-I` 단면도이다.
도 3은 도 1의 적층형 커패시터에서 II-II` 단면도이다.
도 4 내지 8은 도 2의 일부 영역을 확대하여 나타낸 것이다.
이하, 구체적인 실시형태 및 첨부된 도면을 참조하여 본 발명의 실시형태를 설명한다. 그러나, 본 발명의 실시형태는 여러 가지 다른 형태로 변형될 수 있으며, 본 발명의 범위가 이하 설명하는 실시형태로 한정되는 것은 아니다. 또한, 본 발명의 실시형태는 통상의 기술자에게 본 발명을 더욱 완전하게 설명하기 위해서 제공되는 것이다. 따라서, 도면에서의 요소들의 형상 및 크기 등은 보다 명확한 설명을 위해 과장될 수 있으며, 도면상의 동일한 부호로 표시되는 요소는 동일한 요소이다.
그리고 도면에서 본 발명을 명확하게 설명하기 위해서 설명과 관계없는 부분은 생략하고, 여러 층 및 영역을 명확하게 표현하기 위하여 두께를 확대하여 나타내었으며, 동일한 사상의 범위 내의 기능이 동일한 구성요소는 동일한 참조부호를 사용하여 설명한다. 나아가, 명세서 전체에서, 어떤 부분이 어떤 구성요소를 "포함"한다고 할 때, 이는 특별히 반대되는 기재가 없는 한 다른 구성요소를 제외하는 것이 아니라 다른 구성요소를 더 포함할 수 있는 것을 의미한다.
도 1은 본 발명의 일 실시 형태에 따른 적층형 커패시터의 외관을 개략적으로 도시한 사시도이다. 도 2 및 도 3은 도 1의 적층형 커패시터에서 각각 I-I` 및 II-II` 단면도이다. 그리고 도 4 내지 9는 도 2의 일부 영역을 확대하여 나타낸 것이다.
도 1 내지 3을 함께 참조하면, 본 발명의 일 실시 형태에 따른 적층형 커패시터(100)는 유전체층(111) 및 이를 사이에 두고 적층된 복수의 내부 전극(121, 122)을 포함하는 바디(110), 외부 전극(131, 132), 그리고 제1 및 제2 절연코팅층(151, 152)을 포함한다. 여기서 제1 및 제2 절연코팅층(151, 152)은 외부로부터 습기나 도금액 등의 침입을 방지할 수 있다. 제1 절연코팅층(151)은 제1 불연속 영역(D1)을 갖고, 제2 절연코팅층(152)은 제2 불연속 영역(D2)을 갖는다.
바디(110)는 복수의 유전체층(111)을 포함하며, 예컨대 복수의 그린 시트를 적층한 후 소결하여 얻어질 수 있다. 이러한 소결 공정에 의하여 복수의 유전체층(111)은 일체화된 형태를 가질 수 있다. 그리고 도 1에 도시된 형태와 같이, 바디(110)는 직육면체와 유사한 형상을 가질 수 있다. 바디(110)에 포함된 유전체층(111)은 고유전율을 갖는 세라믹 재료를 포함할 수 있으며, 예를 들어 BT계, 즉, 티탄산바륨(BaTiO3)계 세라믹을 포함할 수 있지만, 충분한 정전 용량을 얻을 수 있는 한 당 기술 분야에서 알려진 다른 물질도 사용 가능할 것이다. 유전체층(111)에는 주성분인 이러한 세라믹 재료와 함께 필요한 경우, 첨가제, 유기용제, 가소제, 결합제 및 분산제 등이 더 포함될 수 있다. 여기서 첨가제의 경우, 이들은 제조 과정에서 금속 산화물 형태로 첨가될 수 있다. 이러한 금속 산화물 첨가제의 예로서, MnO2, Dy2O3, BaO, MgO, Al2O3, SiO2, Cr2O3 및 CaCO3 중 적어도 하나의 물질을 포함할 수 있다.
복수의 내부 전극(121, 122)은 세라믹 그린 시트의 일면에 소정의 두께로 도전성 금속을 포함하는 페이스트를 인쇄한 후 이를 소결하여 얻어질 수 있다. 이 경우, 복수의 내부 전극(121, 122)은 바디(110)의 서로 대향하는 방향(도면을 기준으로 Z 방향)으로 노출된 제1 및 제2 내부 전극(121, 122)을 포함할 수 있으며, 바디(110)에서 제1 및 제2 내부 전극(121, 122)이 노출된 면을 제1면(S1)으로 정의하기로 한다. 제1 및 제2 내부 전극(121, 122)은 서로 다른 외부 전극(131, 132)과 연결되어 구동 시 서로 다른 극성을 가질 수 있으며, 이들 사이에 배치된 유전체층(111)에 의해 서로 전기적으로 분리될 수 있다. 다만, 외부 전극(131, 132)의 개수나 내부 전극(121, 122)과의 연결 방식은 실시 형태에 따라 달라질 수 있을 것이다. 내부 전극(121, 122)을 이루는 주요 구성 물질은 Cu, Ni 등을 예로 들 수 있으며, 이들의 합금도 사용할 수 있을 것이다.
외부 전극(131, 132)은 바디(110)의 외부에 형성되며, 제1 및 제2 내부 전극(121, 122)과 각각 접속된 제1 및 제2 외부 전극(131, 132)을 포함할 수 있다. 외부 전극(131, 132)은 제1 전극층(141), 제2 전극층(142)을 포함한다.
제1 전극층(141)은 바디(110)의 제1면(S1)에 배치되며, 여기서, 제1면(S1)은 내부 전극(121, 122)이 노출된 면에 해당한다. 제1 전극층(141)은 내부 전극(121, 122)과 접속되며, 도전성 물질, 예컨대, Cu, Ni이나 이들의 합금으로 형성될 수 있다. 제1 전극층(141)은 바디(110)의 제1면(S1)에 도전성 페이스트를 전사하거나 프린팅 혹은 디핑하는 방식 등으로 형성될 수 있다. 이에 의하여 제1 전극층(141)은 소성 전극 형태로 구현될 수 있다. 이 경우, 제1 전극층(141)은 바디(110)의 제1면(S1) 외에 내부 전극(121, 122)의 적층 방향(X 방향)에 수직한 제2면(S2, S3), 그리고 제1면(S1) 및 제2면(S2)에 수직한 제3면(S3)에 모두 형성될 수 있다. 다만, 실시 형태에 따라서는 제1 전극(141)은 바디(110)의 제1면(S1)에만 형성될 수도 있다. 제2 전극층(142)은 제1 전극층(141)을 커버하며 도금층일 수 있다. 제2 전극층(142)은 Ni, Sn 등을 포함하는 다층 구조로 구현될 수 있다.
제1 절연코팅층(151)은 제1 및 제2 전극층(141, 142) 사이에 배치되며 도 4에 도시된 형태와 같이 제1 불연속 영역(D1)을 갖는다. 제1 절연코팅층(151)은 도금액 등이 제1 전극층(141)을 거쳐서 바디(110)로 침투하는 것을 효과적으로 차단할 수 있다. 이 경우, 제1 절연코팅층(151)은 제1 전극층(141)이 끊어진 부분, 예컨대, 제1 전극(141) 표면 홈 등을 충전하여 제2 전극층(152)이 바디(110) 내부로 침투하는 것을 방지하고 구조적으로 치밀하고 안정적으로 형성되게 할 수 있다. 이러한 기능을 고려하여 본 실시 형태에서는 비교적 얇고 균일하게 코팅될 수 있는 절연 물질, 예컨대, 발수 재질로 제1 절연코팅층(151)을 구현하여 외부 전극(131, 132)의 크기를 작게 유지하면서도 내습 차단 특성을 향상시키고자 하였다. 이러한 기능을 고려하여 제1 절연코팅층(151)을 구성하는 물질을 선택하는 것이 바람직하며, 예컨대, 제1 절연코팅층(151)은 Si계 및 F계 고분자 중합체 중 적어도 하나를 포함할 수 있다.
제1 절연코팅층(151)의 경우, 제1 불연속 영역(D1)을 포함하는데 그 중 적어도 일부는 제1 및 제2 전극층(141, 142) 중 적어도 하나가 충전되어 제1 및 제2 전극층(141, 142)은 서로 연결될 수 있다. 여기서, 제1 전극층(141)을 소성한 후 제1 절연코팅층(151)과 제2 전극층(142)을 형성하는 경우에는 도 2에 도시된 형태와 같이 제1 불연속 영역(D1)에는 제2 전극층(142)이 충전될 수 있을 것이다. 이러한 제1 불연속 영역(D)에 의하여 제1 및 제2 전극층(141, 142)의 전기 연결 경로가 형성될 수 있다. 제1 절연코팅층(151)의 제1 불연속 영역(D)은 제1 절연코팅층(151)을 형성한 후 이를 연마하거나 에칭하는 방법 등으로 일부를 제거하여 얻어질 수 있다. 제1 절연코팅층(151)의 구체적인 형태의 일 예로서, 도 4에 도시된 형태와 같이, 제1 절연코팅층(151)은 다수의 응집체(A)를 포함할 수 있으며, 이러한 다수의 응집체(A) 사이 영역은 상기 불연속 영역에 해당한다.
도 5 및 도 6에 도시된 형태와 같이 제1 절연코팅층(151)은 제1 전극층(141)의 표면에 형성된 홈을 충전할 수 있으며 제1 전극층(141)의 결함 등을 통하여 수분이나 도금액이 침투하는 것을 효과적으로 방지할 수 있다. 이 경우, 제1 절연코팅층(151)에서 제1 전극층(141)의 홈을 충전하는 영역은 제1 전극층(141)의 홈의 내벽을 코팅하는 형상(도 5 및 도 6에서 상부 2개)일 수 있으며, 제1 전극층(141)의 홈을 완전히 채우는 형상(도 5 및 도 6에서 하부 1개)일 수도 있다. 도시된 형태와 같이, 제1 절연코팅층(151)의 다양한 형상은 혼용될 수 있으며, 또한, 제1 전극층(141)의 홈을 완전히 채울 필요는 없을 것이다. 본 실시 형태에서는 제1 절연코팅층(151)에 제1 불연속 영역(D1)을 형성하여 제1 및 제2 전극층(141, 142)의 전기 접속 경로를 확보하고 제2 전극층(142)이 치밀하고 안정적으로 형성될 수 있도록 하였다. 이에 따라 제2 전극층(142)을 도금층으로 구현하는 경우 도금 불량이 저감될 수 있다. 제1 절연코팅층(151)을 연마나 에칭으로 제거하는 경우 도 6의 실시 형태와 같이, 제1 전극층(141)의 홈을 충전하는 영역 외에 나머지 영역을 모두 제거할 수 있다. 또한, 제1 절연코팅층(151)에서 제1 불연속 영역(D1)이 차지하는 면적은 제1 불연속 영역(D1)의 이러한 기능을 고려하여 결정될 수 있으며, 바람직하게는 제1 절연코팅층(151)에서 제1 불연속 영역(D1)이 차지하는 면적은 90%보다 클 수 있다. 또한, 제1 절연코팅층(151)의 두께는 2μm 이하일 수 있는데 제1 절연코팅층(151)이 지나치게 두꺼워 지는 경우 제2 전극층(142)의 형성에 방해가 될 수 있고 외부 전극(131, 132)의 전기적 특성이 저하될 수 있다. 제1 절연코팅층(151)의 두께는 예를 들어, 가장 두꺼운 영역을 기준으로 측정될 수 있다.
제2 절연코팅층(152)은 바디(110)에서 외부 전극(131, 132)이 배치되지 않은 표면 중 적어도 일부를 커버하며 본 실시 형태의 경우, 제2 절연코팅층(152)은 바디(110)의 제2면(S2)과 제3면(S3)을 커버한다. 다만, 제2 절연코팅층(152)은 제1면(S2)과 제3면(S3) 중 어느 하나만을 커버할 수도 있다. 도 2에 도시된 형태와 같이, 제1 및 제2 절연코팅층(151, 152)은 서로 연결되어 있을 수 있다. 또한, 제1 및 제2 절연코팅층(151, 152) 서로 동일한 물질을 포함할 수 있으며, 예컨대, 제2 절연코팅층(152)은 Si계 및 F계 고분자 중합체 중 적어도 하나를 포함할 수 있다. 제1 및 제2 절연코팅층(151, 152)은 각각 제1 전극층(141)과 바디(110)를 커버하도록 동시에 같은 물질로 형성될 수 있다. 제1 및 제2 절연코팅층(152)을 형성한 후 제2 전극층(142)을 형성하는 경우, 도시된 형태와 같이 제2 전극층(142)은 제2 절연코팅층(152)의 일부를 커버할 수 있다.
제2 절연코팅층(152)은 제2 불연속 영역(D2)을 포함하며, 제1 절연코팅층(151)과 유사하게 제2 절연코팅층(152)을 연마하거나 식각하는 방법 등으로 제2 불연속 영역(D2)을 형성할 수 있다. 본 발명의 발명자들은 제2 절연코팅층(152)이 바디(110) 표면을 많이 커버할수록 내습 신뢰성 측면에서는 유리하지만 적층형 커패시터(100)를 기판 등에 실장 시 실장 틀어짐 문제가 생기는 것을 발견하였다. 이는 제2 절연코팅층(152)이 발수 재질인 경우 외부 접촉 물질과의 대전 현상에 의하여 정전기가 쉽게 유도되어 실장 시 부품의 틀어짐이 생기는 것으로 볼 수 있다. 또한, 제2 전극층(142) 주변에 제2 절연코팅층(152)이 다량으로 존재하는 경우 적층형 커패시터(100)의 실장 시 솔더와 제2 절연코팅층(152)은 Ÿ‡팅(wetting)이 적게 일어나기 때문에 리플로우(reflow) 불량이 생길 수도 있다. 이러한 부효과를 저감하기 위하여 제2 절연코팅층(152)에 제2 불연속 영역(D2)을 형성하였으며, 이 경우, 제2 불연속 영역(D2) 차지하는 비율은 70%보다 클 수 있다. 제1 불연속 영역(D1)과 제2 불연속 영역(D2)의 기능이 다르기 때문에 이들의 비율도 서로 다를 수 있으며, 제1 불연속 영역(D1)의 상대적인 비율이 더 높을 수 있다.
도 7 및 도 8에 도시된 형태와 같이, 제2 절연코팅층(152)은 바디(110)의 표면에 형성된 홈을 충전할 수 있으며 바디(110)의 결함 등을 통하여 수분이나 도금액이 침투하는 것을 효과적으로 방지할 수 있다. 이 경우, 제2 절연코팅층(152)에서 바디(110)의 홈을 충전하는 영역은 바디(110)의 홈의 내벽을 코팅하는 형상(도 6 및 도 7에서 좌측 2개)일 수 있으며, 바디(110)의 홈을 완전히 채우는 형상(도 6 및 도 7에서 우측 1개)일 수도 있다. 도시된 형태와 같이, 제2 절연코팅층(152)의 다양한 형상은 혼용될 수 있으며, 또한, 바디(110)의 홈을 완전히 채울 필요는 없을 것이다.
상술한 바와 같이, 제2 절연코팅층(151)에 제2 불연속 영역(D2)을 형성하여 부품의 실장 불량을 저감할 수 있다. 제2 절연코팅층(152)을 연마나 에칭으로 제거하는 경우 도 8의 실시 형태와 같이, 바디(110)의 홈을 충전하는 영역 외에 나머지 영역을 모두 제거할 수 있다. 또한, 제1 절연코팅층(151)과 유사하게 제2 절연코팅층(151)의 두께는 2μm 이하일 수 있는데 제2 절연코팅층(152)이 지나치게 두꺼워 지는 경우 실장 불량이 증가되는 경향을 보일 수 있다. 제2 절연코팅층(152)의 두께는 예를 들어, 가장 두꺼운 영역을 기준으로 측정될 수 있다.
이하 본 발명의 상술한 실시 형태들의 효과를 실험한 결과를 설명한다. 아래와 표1과 같이 제1 및 제2 절연코팅층의 불연속 영역 비율, 코팅 종류, 코팅 두께를 달리하면서, 도금 불량, 실장 불량, 고온가속 수명 테스트를 진행하였다. 여기서, 도금 불량 여부는 샘플의 단면에서 일정 간격으로 선택된 지점을 검사하여 도금층이 끊겨 있는지를 살펴보았다(25개 샘플). 실장 불량은 부품을 기판에 실장하는 경우 납땜에 불량이 발생하는지를 살펴보기 위하여 이차상이 생겼는지를 여부를 기준으로 판별하였다(400개 샘플). 고온가속수명 실험(HALT)은 내전압 특성 등과 같이 적층형 커패시터의 신뢰성을 측정하기 위한 것이며 80개 샘플에 대하여 진행하였다.
코팅 종류 코팅
두께		 제1 불연속 영역
(%)		 제2 불연속 영역
(%)		 도금 불량율 실장 불량율 고온
가속
불량율
코팅 없음 0nm 100 100 0/25 0/400 16/80
F계 고분자 40nm 0 0 21/25 4/400 0/80
220nm 90 초과 70 초과 0/25 0/400 0/80
450nm 90 초과 70 초과 0/25 0/400 0/80
2.1μm 90 초과 70 초과 4/25 1/400 0/80
2.1μm 60 미만 50 3/25 1/400 0/80
2.1μm 25 미만 30 9/25 2/400 0/80
2.1μm 10 미만 15 19/25 1/400 0/80
Si계 고분자 250nm 90 초과 70 초과 0/25 0/400 0/80
1.5μm 90 초과 70 초과 0/25 0/400 0/80
2.3μm 90 초과 70 초과 9/25 2/400 0/80
위 실험 결과에서 볼 수 있듯이, 절연코팅층을 형성하지 않은 경우 도금이나 실장 불량은 없었지만 내전압 특성이 나쁘며(고온 가속 실험 불량율 증가), 이는 전극층과 바디의 결함 등을 통하여 수분이나 도금액이 침투한 것으로 이해된다. 또한, 절연코팅층에 불연속 영역을 형성하지 않은 경우(0%), 도금 불량율이 매우 높았으며, 실장 불량율도 높게 나타난다. 제1 불연속 영역이 존재하되 그 비율이 낮은 경우에도 도금 끊김에 의한 도금 불량율이 높아지는 것을 확인하였고 제1 불연속 영역의 비율이 90보다 큰 경우 안정적으로 도금층이 구현될 수 있었다. 다만, 절연코팅층이 두꺼워 지는 경우(2.0μm 초과)에는 도금층 형성에 제약이 생겨서 도금 불량이 일부 생기는 것을 확인할 수 있었다. 제2 불연속 영역의 비율이 낮은 경우에는 실장 불량이 일부 발생하였으며, 70%보다 큰 경우에는 실장 불량이 일어나지 않음을 확인하였다.
본 발명은 상술한 실시형태 및 첨부된 도면에 의해 한정되는 것이 아니며, 첨부된 청구범위에 의해 한정된다. 따라서, 청구범위에 기재된 본 발명의 기술적 사상을 벗어나지 않는 범위 내에서 다양한 형태의 치환, 변형 및 변경이 가능하다는 것은 당 기술분야의 통상의 지식을 가진 자에게는 자명할 것이며, 이 또한 첨부된 청구범위에 기재된 기술적 사상에 속한다 할 것이다.
100: 적층형 커패시터
110: 바디
111: 유전체층
121, 122: 내부 전극
131, 132: 외부전극
141: 제1 전극층
142: 제2 전극층
151: 제1 절연코팅층
152: 제2 절연코팅층

Claims (16)

  1. 복수의 유전체층이 적층된 적층 구조와 상기 유전체층을 사이에 두고 적층된 복수의 내부 전극을 포함하는 바디;
    상기 바디 외부에 형성되어 상기 내부 전극과 접속되며, 상기 바디에서 상기 내부 전극이 노출된 제1면에 배치된 제1 전극층과, 상기 제1 전극층을 커버하는 제2 전극층을 포함하는 외부 전극;
    상기 제1 및 제2 전극층 사이에 배치되며 불연속 영역을 갖는 제1 절연코팅층; 및
    상기 바디에서 외부 전극이 배치되지 않은 표면 중 일부를 커버하도록 불연속 영역을 갖는 제2 절연코팅층;
    을 포함하는 적층형 커패시터.
  2. 제1항에 있어서,
    상기 제1 절연코팅층은 다수의 응집체를 포함하며 상기 다수의 응집체 사이 영역은 상기 불연속 영역에 해당하는 적층형 커패시터.
  3. 제1항에 있어서,
    상기 제1 전극층의 표면에는 홈이 형성되며 상기 제1 절연코팅층은 상기 제1 전극층의 홈을 충전하는 적층형 커패시터.
  4. 제2항에 있어서,
    상기 제1 절연코팅층에서 상기 제1 전극층의 홈을 충전하는 영역은 상기 제1 전극층의 홈의 내벽을 코팅하는 적층형 커패시터.
  5. 제1항에 있어서,
    상기 제1 전극층은 소성 전극이며,
    상기 제2 전극층은 도금층인 적층형 커패시터.
  6. 제1항에 있어서,
    상기 바디 표면에는 홈이 형성되어 있고 상기 제2 절연코팅층은 상기 홈을 충전하는 형태인 적층형 커패시터.
  7. 제6항에 있어서,
    상기 제2 절연코팅층에서 상기 바디의 홈을 충전하는 영역은 상기 바디의 홈의 내벽을 코팅하는 적층형 커패시터.
  8. 제1항에 있어서,
    상기 제1 및 제2 절연코팅층은 서로 연결되어 있는 적층형 커패시터.
  9. 제1항에 있어서,
    상기 제1 및 제2 절연코팅층은 서로 동일한 물질을 포함하는 적층형 커패시터.
  10. 제1항에 있어서,
    상기 제2 전극층은 상기 제2 절연코팅층의 일부를 커버하는 적층형 커패시터.
  11. 제1항에 있어서,
    상기 제1 및 제2 절연코팅층은 Si계 및 F계 고분자 중합체 중 적어도 하나를 포함하는 적층형 커패시터.
  12. 제1항에 있어서,
    상기 제1 절연코팅층에서 상기 제1 불연속 영역이 차지하는 면적은 90%보다 큰 적층형 커패시터.
  13. 제1항에 있어서,
    상기 제2 절연코팅층에서 상기 제2 불연속 영역이 차지하는 면적은 30%보다 작은 적층형 커패시터.
  14. 제1항에 있어서,
    상기 제1 절연코팅층의 두께는 2μm 이하인 적층형 커패시터.
  15. 제1항에 있어서,
    상기 제2 절연코팅층의 두께는 2μm 이하인 적층형 커패시터.
  16. 제1항에 있어서,
    상기 제1 절연코팅층의 불연속 영역에는 상기 제2 전극층이 충전된 적층형 커패시터.
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