KR101452131B1

KR101452131B1 - 기판 내장용 적층 세라믹 전자부품 및 적층 세라믹 전자부품 내장형 인쇄회로기판

Info

Publication number: KR101452131B1
Application number: KR1020130103714A
Authority: KR
Inventors: 이진우; 정진만
Original assignee: 삼성전기주식회사
Priority date: 2013-08-30
Filing date: 2013-08-30
Publication date: 2014-10-16
Also published as: US20170202090A1; US10264680B2; JP2015050452A; US20180199440A1; US10306765B2; US20150060122A1

Abstract

본 발명은 유전체층을 포함하며, 서로 마주보는 제1, 제2 주면(S1, S2), 서로 마주보는 제1, 제2 측면(S5, S6) 및 서로 마주보는 제1, 제2 단면(S3, S4)을 가지며, 두께가 100μm 이하인 세라믹 본체; 상기 유전체층을 사이에 두고 서로 대향하도록 배치되며, 상기 제1 측면(S5) 또는 제2 측면(S6)으로 교대로 노출되는 제1 내부전극 및 제2 내부전극; 및 상기 세라믹 본체의 제1 및 제2 측면(S5, S6)에 형성되고, 상기 제1 내부전극과 전기적으로 연결되는 제1 외부전극 및 상기 제2 내부전극과 전기적으로 연결되는 제2 외부전극;을 포함하며, 상기 제1 외부전극은 제1 전극층 및 상기 제1 전극층 상에 형성된 제1 금속층을 포함하고, 상기 제2 외부전극은 제2 전극층 및 상기 제2 전극층 상에 형성된 제2 금속층을 포함하며, 상기 제1 외부전극 및 제2 외부전극은 상기 세라믹 본체의 제1 주면으로 연장 형성되며, 상기 제1 주면에 형성된 상기 제1 외부전극과 제2 외부전극 중 적어도 하나 이상의 최대폭을 BWmax, 최소폭을 BWmin이라 하면, 0 ≤ BWmax - BWmin ≤ 100μm를 만족하는 기판 내장용 적층 세라믹 전자부품을 제공한다.

Description

기판 내장용 적층 세라믹 전자부품 및 적층 세라믹 전자부품 내장형 인쇄회로기판{EMBEDDED MULTILAYER CAPACITOR AND PRINT CIRCUIT BOARD HAVING EMBEDDED MULTILAYER CAPACITOR}

본 발명은 기판 내장용 적층 세라믹 전자부품 및 적층 세라믹 전자부품 내장형 인쇄회로기판에 관한 것이다.

전자회로가 고밀도화, 고집적화됨에 따라 인쇄회로 기판에 실장되는 수동 소자들의 실장 공간이 부족하게 되고, 이를 해결하기 위해 기판 속에 내장되는 부품, 즉 임베디드 소자(embedded device)를 구현하고자 하는 노력이 진행되고 있다. 특히, 용량성 부품으로 사용되는 적층 세라믹 전자부품을 기판 내부에 내장하는 방안이 다양하게 제시되고 있다.

기판 내에 적층 세라믹 전자부품을 내장하는 방법으로는, 기판 재료 자체를 적층 세라믹 전자부품용 유전체 재료로 사용하고 구리 배선 등을 적층 세라믹 전자부품용 전극으로 사용하는 방법이 있다. 또한, 기판 내장용 적층 세라믹 전자부품을 구현하기 위한 다른 방안으로서, 고유전율의 고분자 시트나 박막의 유전체를 기판 내부에 형성하여 기판 내장용 적층 세라믹 전자부품을 형성하는 방법, 및 적층 세라믹 전자부품을 기판 내에 내장하는 방법 등이 있다.

일반적으로 적층 세라믹 전자부품은 세라믹 재질로 된 복수 개의 유전체층과 이 복수 개의 유전체층 사이에 삽입된 내부 전극을 구비한다. 이러한 적층 세라믹 전자부품을 기판 내부에 배치시킴으로써, 높은 정전용량을 갖는 기판 내장용 적층 세라믹 전자부품을 구현할 수 있다.

기판 내장용 적층 세라믹 전자부품을 구비하는 인쇄회로기판을 제조하기 위해서는 적층 세라믹 전자부품을 코어 기판 내부에 삽입한 후, 기판 배선과 적층 세라믹 전자부품의 외부 전극을 연결하기 위하여 레이저를 이용하여 상부 적층판 및 하부 적층판에 비아홀(via hole)을 뚫어야 한다. 이러한 레이저 가공은 인쇄회로 기판의 제조 비용을 상당히 증가시키는 요인이 된다.

기판 내장용 적층 세라믹 전자부품을 기판에 임베딩하는 과정에서 에폭시수지를 경화시키고 금속전극의 결정화를 위한 열처리 공정을 거치게 되는데, 이때, 에폭시 수지, 금속 전극, 적층 세라믹 전자부품의 세라믹 등의 열팽창계수(CTE)의 차이 또는 기판의 열팽창에 의한 기판과 적층 세라믹 전자부품 접착면의 결함이 발생할 수 있다. 이러한 결함은 신뢰성 테스트 과정에서 접착면 들뜸(Delamination)의 불량을 발생시키는 문제점이 있다.

한편, 적층 세라믹 커패시터가 스마트폰의 어플리케이션 프로세서(Application Processor)나 PC의 CPU와 같은 고성능 IC 전원단의 디커플링 커패시터로 사용될 경우 등가 직렬 인덕턴스(Equivalent Series Inductance, 이하 “ESL”)가 커지면 IC의 성능이 저하될 수 있으며, 스마트폰의 어플리케이션 프로세서(Application Processor)나 PC의 CPU가 점차 고성능화될수록 적층 세라믹 커패시터의 ESL의 증가가 이러한 IC의 성능 저하에 미치는 영향은 상대적으로 커진다.

소위 “LICC(Low Inductance Chip Capacitor)”는 외부 단자 간의 거리를 감소시켜 전류 흐름의 경로를 감소시키고 이로 인하여 커패시터의 인덕턴스를 줄이기 위한 것이다.

기판 내장용 적층 세라믹 전자부품의 경우에도, 상기와 같이 인덕턴스를 줄이기 위한 소위 “LICC(Low Inductance Chip Capacitor)”가 적용될 필요가 있다.

그러나, 상기 “LICC(Low Inductance Chip Capacitor)”는 일반적인 기판 내장용 적층 세라믹 전자부품과 동일한 수준의 외부전극의 밴드폭(Bandwidth)을 구현하기 어려운 문제가 있다.

이로 인하여, 상기 “LICC(Low Inductance Chip Capacitor)”를 기판 내장용 적층 세라믹 전자부품에 적용할 경우 패키지 기판 회로와의 전기적 연결을 위한 비아(Via) 가공 면적이 줄어들게 되어 기판에 내장이 어려워지는 문제가 있다.

또한, 기판 내장용 적층 세라믹 전자부품의 외부전극은 일반적으로 외부전극용 도전성 페이스트를 세라믹 본체의 양 단부에 도포하여 형성한다.

이 경우, 세라믹 본체의 상하면에 도포된 외부전극용 도전성 페이스트의 번짐으로 인하여 외부전극의 밴드폭(Bandwidth)이 편차가 발생하게 되어 비아 가공시 불량이 빈번히 발생할 수 있다.

또한, 상기와 같이 외부전극의 밴드폭(Bandwidth)에 편차가 발생할 경우 다수의 비아 연결이 불가능하여 등가 직렬 인덕턴스(ESL)를 감소시키기 위한 전류 경로의 단축이 어려운 문제가 있다.

한국공개특허 제2009-0083568호

본 발명의 일 실시형태는 유전체층을 포함하며, 서로 마주보는 제1, 제2 주면(S1, S2), 서로 마주보는 제1, 제2 측면(S5, S6) 및 서로 마주보는 제1, 제2 단면(S3, S4)을 가지며, 두께가 100μm 이하인 세라믹 본체; 상기 유전체층을 사이에 두고 서로 대향하도록 배치되며, 상기 제1 측면(S5) 또는 제2 측면(S6)으로 교대로 노출되는 제1 내부전극 및 제2 내부전극; 및 상기 세라믹 본체의 제1 및 제2 측면(S5, S6)에 형성되고, 상기 제1 내부전극과 전기적으로 연결되는 제1 외부전극 및 상기 제2 내부전극과 전기적으로 연결되는 제2 외부전극; 을 포함하며, 상기 제1 외부전극은 제1 전극층 및 상기 제1 전극층 상에 형성된 제1 금속층을 포함하고, 상기 제2 외부전극은 제2 전극층 및 상기 제2 전극층 상에 형성된 제2 금속층을 포함하며, 상기 제1 외부전극 및 제2 외부전극은 상기 세라믹 본체의 제1 주면으로 연장 형성되며, 상기 제1 주면에 형성된 상기 제1 외부전극과 제2 외부전극 중 적어도 하나 이상의 최대폭을 BWmax, 최소폭을 BWmin이라 하면, 0 ≤ BWmax - BWmin ≤ 100μm를 만족하는 기판 내장용 적층 세라믹 전자부품을 제공한다.

상기 제1 외부전극과 제2 외부전극의 상기 제1 주면에 형성된 폭은 제2 주면에 형성된 폭보다 더 클 수 있다.

상기 세라믹 본체의 두께는 상기 제1 주면(S1) 및 제2 주면(S2) 사이의 거리이고, 상기 세라믹 본체의 폭은 상기 제1 외부전극이 형성된 상기 제1 측면(S5)과 상기 제2 외부전극이 형성된 상기 제2 측면(S6) 사이의 거리이고, 상기 세라믹 본체의 길이는 상기 제1 단면(S3)과 상기 제2 단면(S4) 사이의 거리인 경우, 상기 세라믹 본체의 폭은 상기 세라믹 본체의 길이보다 짧거나 동일할 수 있다.

상기 세라믹 본체의 길이를 L 및 폭을 W라 하면, 0.5L ≤ W ≤ L을 만족할 수 있다.

상기 제1 및 제2 금속층의 두께를 tp라 하면, tp ≥ 5μm 을 만족할 수 있다.

상기 제1 및 제2 금속층의 표면조도를 Ra 및 상기 제1 및 제2 금속층의 두께를 tp라 할때, 200nm ≤ Ra ≤ tp를 만족할 수 있다.

상기 제1 및 제2 금속층은 구리(Cu)를 포함할 수 있다.

본 발명의 다른 실시형태는 절연기판; 및 상기 절연기판에 내장된 유전체층을 포함하며, 서로 마주보는 제1, 제2 주면(S1, S2), 서로 마주보는 제1, 제2 측면(S5, S6) 및 서로 마주보는 제1, 제2 단면(S3, S4)을 가지며, 두께가 100μm 이하인 세라믹 본체, 상기 유전체층을 사이에 두고 서로 대향하도록 배치되며, 상기 제1 측면(S5) 또는 제2 측면(S6)으로 교대로 노출되는 제1 내부전극 및 제2 내부전극 및 상기 세라믹 본체의 제1 및 제2 측면(S5, S6)에 형성되고, 상기 제1 내부전극과 전기적으로 연결되는 제1 외부전극 및 상기 제2 내부전극과 전기적으로 연결되는 제2 외부전극을 포함하며, 상기 제1 외부전극은 제1 전극층 및 상기 제1 전극층 상에 형성된 제1 금속층을 포함하고, 상기 제2 외부전극은 제2 전극층 및 상기 제2 전극층 상에 형성된 제2 금속층을 포함하며, 상기 제1 외부전극 및 제2 외부전극은 상기 세라믹 본체의 제1 주면으로 연장 형성되며, 상기 제1 주면에 형성된 상기 제1 외부전극과 제2 외부전극 중 적어도 하나 이상의 최대폭을 BWmax, 최소폭을 BWmin이라 하면, 0 ≤ BWmax - BWmin ≤ 100μm를 만족하는 기판 내장용 적층 세라믹 전자부품;을 포함하는 적층 세라믹 전자부품 내장형 인쇄회로기판을 제공한다.

상기 절연기판은 복수 개의 도전성 패턴 및 도전성 비아홀을 포함할 수 있다.

상기 제1 외부전극 및 제2 외부전극은 각각 3개 이상의 도전성 비아홀과 연결될 수 있다.

상기 제1 및 제2 금속층은 구리(Cu)를 포함할 수 있다.

본 발명에 따른 적층 세라믹 전자부품은 저 인덕턴스를 구현할 수 있어, 전기적 성능이 향상될 수 있다.

또한, 본 발명에 따르면, 외부전극의 폭 사이즈에 있어서 편차를 줄임으로써, 패키지 기판 회로와의 전기적 연결을 위한 비아(Via) 가공 불량 문제를 개선할 수 있으며, 다수의 비아를 연결할 수 있어 전류 경로를 단축하여 등가 직렬 인덕턴스(ESL)를 감소시킬 수 있다.

또한, 본 발명에 따르면 금속층의 표면 조도를 조절하여 적층 세라믹 전자부품과 기판 사이의 들뜸 현상을 개선할 수 있는 접착 특성을 향상시킬 수 있다.

도 1은 본 발명의 일 실시형태에 따른 기판 내장용 적층 세라믹 전자부품을 나타내는 사시도이다.
도 2는 본 발명의 일 실시 형태에 따른 세라믹 본체를 나타낸 모식도이다.
도 3은 도 2의 분해 사시도이다.
도 4는 도 1의 상부 평면도이다.
도 5는 도 1의 X-X'을 따른 단면도이다.
도 6은 본 발명의 다른 실시형태에 따른 적층 세라믹 전자부품 내장형 인쇄회로기판을 나타내는 단면도이다.

본 발명의 실시형태는 여러 가지 다른 형태로 변형될 수 있으며, 본 발명의 범위가 이하 설명하는 실시형태로 한정되는 것은 아니다. 또한, 본 발명의 실시형태는 당업계에서 평균적인 지식을 가진 자에게 본 발명을 더욱 완전하게 설명하기 위해서 제공되는 것이다. 따라서, 도면에서의 요소들의 형상 및 크기 등은 보다 명확한 설명을 위해 과장될 수 있으며, 도면상의 동일한 부호로 표시되는 요소는 동일한 요소이다.

명세서 전체에서, 어떤 부분이 어떤 구성요소를 "포함"한다고 할 때, 이는 특별히 반대되는 기재가 없는 한 다른 구성요소를 제외하는 것이 아니라 다른 구성요소를 더 포함할 수 있는 것을 의미한다.

그리고 도면에서 본 발명을 명확하게 설명하기 위해서 설명과 관계없는 부분은 생략하고, 여러 층 및 영역을 명확하게 표현하기 위하여 두께를 확대하여 나타내었으며, 명세서 전체를 통하여 유사한 부분에 대해서는 유사한 도면 부호를 붙이도록 한다.

이하, 첨부된 도면을 참조하여 본 발명의 바람직한 실시형태를 설명한다.

도 1은 본 발명의 일 실시형태에 따른 기판 내장용 적층 세라믹 전자부품을 나타내는 사시도이다.

도 2는 본 발명의 일 실시 형태에 따른 세라믹 본체를 나타낸 모식도이다.

도 3은 도 2의 분해 사시도이다.

도 4는 도 1의 상부 평면도이다.

도 5는 도 1의 X-X'을 따른 단면도이다.

도 1 내지 도 5를 참조하면, 본 발명의 일 실시형태에 따른 기판 내장용 적층 세라믹 전자부품(100)은 유전체층(11)을 포함하며, 서로 마주보는 제1, 제2 주면(S1, S2), 서로 마주보는 제1, 제2 측면(S5, S6) 및 서로 마주보는 제1, 제2 단면(S3, S4)을 가지며, 두께가 100μm 이하인 세라믹 본체(10); 상기 유전체층(11)을 사이에 두고 서로 대향하도록 배치되며, 상기 제1 측면(S5) 또는 제2 측면(S6)으로 교대로 노출되는 제1 내부전극 및 제2 내부전극(21, 22); 및 상기 세라믹 본체(10)의 제1 및 제2 측면(S5, S6)에 형성되고, 상기 제1 내부전극(21)과 전기적으로 연결되는 제1 외부전극(31) 및 상기 제2 내부전극(22)과 전기적으로 연결되는 제2 외부전극(32);을 포함하며, 상기 제1 외부전극(31)은 제1 전극층(31a) 및 상기 제1 전극층(31a) 상에 형성된 제1 금속층(32a)을 포함하고, 상기 제2 외부전극(32)은 제2 전극층(32a) 및 상기 제2 전극층(32a) 상에 형성된 제2 금속층(32b)을 포함하며, 상기 제1 외부전극(31) 및 제2 외부전극(32)은 상기 세라믹 본체(10)의 제1 주면(S1)으로 연장 형성되며, 상기 제1 주면(S1)에 형성된 상기 제1 외부전극(31)과 제2 외부전극(32) 중 적어도 하나 이상의 최대폭을 BWmax, 최소폭을 BWmin이라 하면, 0 ≤ BWmax - BWmin ≤ 100μm를 만족할 수 있다.

이하에서는 본 발명의 일 실시형태에 따른 적층 세라믹 전자부품을 설명하되, 특히 적층 세라믹 커패시터로 설명하지만 이에 제한되는 것은 아니다.

본 발명의 일 실시형태에 따른 적층 세라믹 커패시터에 있어서, '길이 방향'은 도 1의 'L' 방향, '폭 방향'은 'W' 방향, '두께 방향'은 'T' 방향으로 정의하기로 한다. 여기서 '두께 방향'은 유전체층을 쌓아 올리는 방향 즉 '적층 방향'과 동일한 개념으로 사용할 수 있다.

본 발명의 일 실시형태에서, 세라믹 본체(10)는 서로 대향하는 제1주면(S1) 및 제2주면(S2)과 상기 제1주면 및 제2 주면을 연결하는 제1 측면(S5), 제2 측면(S6), 제1 단면(S3) 및 제2 단면(S4)을 가질 수 있다. 상기 세라믹 본체(10)의 형상에 특별히 제한은 없지만, 도시된 바와 같이 육면체 형상일 수 있다.

본 발명의 일 실시형태에 따르면, 상기 유전체층(11)을 형성하는 원료는 충분한 정전 용량을 얻을 수 있는 한 특별히 제한되지 않으며, 예를 들어, 티탄산바륨(BaTiO₃) 분말일 수 있다.

상기 유전체층(11)을 형성하는 재료는 티탄산바륨(BaTiO₃) 등의 파우더에 본 발명의 목적에 따라 다양한 세라믹 첨가제, 유기용제, 가소제, 결합제, 분산제 등이 첨가될 수 있다.

상기 유전체층(11) 형성에 사용되는 세라믹 분말의 평균 입경은 특별히 제한되지 않으며, 본 발명의 목적 달성을 위해 조절될 수 있으나, 예를 들어, 400 nm 이하로 조절될 수 있다.

상기 제1 및 제2 내부전극(21, 22)을 형성하는 재료는 특별히 제한되지 않으며, 예를 들어, 팔라듐(Pd), 팔라듐-은(Pd-Ag)합금 등의 귀금속 재료 및 니켈(Ni), 구리(Cu) 중 하나 이상의 물질로 이루어진 도전성 페이스트를 사용하여 형성될 수 있다.

상기 제1 내부전극 및 제2 내부전극(21, 22)은 상기 유전체층(11)을 사이에 두고 서로 대향하도록 배치되며, 상기 제1 측면(S5) 또는 제2 측면(S6)으로 교대로 노출될 수 있다.

상기 제1 내부전극 및 제2 내부전극(21, 22)이 상기 제1 측면(S5) 또는 제2 측면(S6)으로 교대로 노출됨으로써, 후술하는 바와 같이 RGC (Reverse Geometry Capacitor) 또는 LICC (Low Inductance Chip Capacitor)를 구현할 수 있다.

상기 세라믹 본체(10)의 두께(ts)는 100μm 이하일 수 있다.

상기와 같이 세라믹 본체(10)의 두께(ts)가 100μm 이하로 제작함으로써, 기판 내장용 적층 세라믹 커패시터로서 적합할 수 있다.

또한, 상기 세라믹 본체(10)의 두께(ts)는 상기 제1 주면(S1) 및 제2 주면(S2) 사이의 거리일 수 있다.

본 발명의 일 실시형태에 따르면, 상기 세라믹 본체(10)의 외측에는 제1 및 제2 전극층(31a, 32a) 및 상기 제1 및 제2 전극층 상에 형성된 제1 및 제2 금속층(31b, 32b)을 포함하는 제1 및 제2 외부전극(31, 32)이 형성될 수 있다.

정전 용량 형성을 위해 제1 및 제2 전극층(31a, 32a)이 상기 세라믹 본체(10)의 외측에 형성될 수 있으며, 상기 제1 및 제2 내부전극(21, 22)과 전기적으로 연결될 수 있다.

상기 제1 및 제2 전극층(31a, 32a)은 상기 제1 및 제2 내부전극(21, 22)과 동일한 재질의 도전성 물질로 형성될 수 있으나 이에 제한되지는 않으며, 예를 들어, 구리(Cu), 은(Ag), 니켈(Ni) 등으로 형성될 수 있다.

상기 제1 및 제2 전극층(31a, 32a)은 상기 금속 분말에 글라스 프릿을 첨가하여 마련된 도전성 페이스트를 도포한 후 소성함으로써 형성될 수 있다.

일반적인 적층 세라믹 커패시터는 길이가 폭 보다 길고, 세라믹 본체의 길이 방향으로 서로 마주 보는 단면에 외부 전극이 배치되어 있을 수 있다.

이 경우 외부 전극에 교류 인가시 전류의 경로가 길기 때문에 전류 루프가 더 크게 형성될 수 있으며, 유도 자기장의 크기가 커져 인덕턴스가 증가할 수 있다.

본 발명의 일 실시형태에 따른 적층 세라믹 커패시터에서, 전류의 경로를 감소시키기 위하여 제1 및 제2 외부전극(31, 32)이 세라믹 본체(10)의 제1 및 제2 측면(S5, S6)에 형성될 수 있다.

상기 세라믹 본체(10)의 폭(W)은 상기 제1 외부전극(31)이 형성된 상기 제1 측면(S5)과 상기 제2 외부전극(32)이 형성된 상기 제2 측면(S6) 사이의 거리이고, 상기 세라믹 본체(10)의 길이(L)는 상기 제1 단면(S3)과 상기 제2 단면(S4) 사이의 거리일 수 있다.

본 발명의 일 실시형태에 따르면, 상기 제1 및 제2 외부전극(31, 32)이 각각 형성된 제1 및 제2 외부전극(31, 32) 사이의 폭(W)은 제1 단면(S3)과 상기 제2 단면(S4) 사이의 길이(L)보다 짧거나 동일할 수 있다.

이로 인하여 제1 및 제2 외부전극(31, 32) 간의 거리가 작아지기 때문에 전류 경로가 작아지고, 이로써 전류 루프가 감소하여 인덕턴스를 감소시킬 수 있다.

이처럼 제1 및 제2 외부전극(31, 32)을 세라믹 본체(10)의 제1 및 제2 측면(S5, S6)에 형성하여, 상기 세라믹 본체(10)의 폭(W)(즉, 상기 제1 및 제2 외부전극(31, 32) 사이의 거리)이 상기 세라믹 본체(10)의 길이(L)보다 짧거나 동일한 적층 세라믹 전자 부품을 RGC (Reverse Geometry Capacitor) 또는 LICC (Low Inductance Chip Capacitor)라 할 수 있다.

또한, 상기 세라믹 본체(10)의 길이를 L 및 폭을 W라 하면, 0.5L ≤ W ≤ L을 만족할 수 있으나 이에 제한되는 것은 아니다.

상기와 같이 0.5L ≤ W ≤ L를 만족하도록 상기 세라믹 본체의 길이 및 폭을 조절함으로써, 적층 세라믹 커패시터의 인덕턴스를 감소시킬 수 있다.

따라서, 본 발명의 일 실시형태에 따른 적층 세라믹 전자부품은 저 인덕턴스를 구현할 수 있어, 전기적 성능이 향상될 수 있다.

본 발명의 일 실시형태에 따르면, 상기 제1 전극층(31a) 및 제2 전극층(32a) 상에는 각각 구리(Cu)를 포함하는 제1 및 제2 금속층(31b, 32b)을 형성할 수 있다.

일반적으로, 적층 세라믹 커패시터는 인쇄회로기판상에 실장되므로, 통상 외부전극 상에 니켈/주석 도금층을 형성한다.

그러나, 본 발명의 일 실시형태에 따른 적층 세라믹 커패시터는 인쇄회로기판 내장용으로서 기판상에 실장을 하지 않으며, 상기 적층 세라믹 커패시터의 상기 제1 외부전극(31) 및 제2 외부전극(32)과 기판의 회로가 구리(Cu) 재질인 비아(via)를 통해 전기적으로 연결된다.

따라서, 본 발명의 일 실시형태에 따르면, 상기 제1 및 제2 금속층(31b, 32b)은 상기 기판 내의 비아의 재질인 구리(Cu)와 전기적 연결성이 좋은 구리(Cu)를 포함할 수 있다.

상기 구리(Cu)를 포함하는 제1 및 제2 금속층(31b, 32b)의 형성 방법은 특별히 제한되는 것은 아니며, 예를 들어 도금에 의해 형성될 수 있으며, 이 경우 상기 제1 및 제2 금속층(31b, 32b)은 구리(Cu)를 포함하는 도금층으로 형성될 수 있다.

도 4 및 도 5를 참조하면, 상기 제1 외부전극(31) 및 제2 외부전극(32)은 상기 세라믹 본체(10)의 제1 주면(S1)으로 연장 형성되며, 상기 제1 주면(S1)에 형성된 상기 제1 외부전극(31)과 제2 외부전극(32) 중 적어도 하나 이상의 최대폭을 BWmax, 최소폭을 BWmin이라 하면, 0 ≤ BWmax - BWmin ≤ 100μm를 만족할 수 있다.

일반적인 적층 세라믹 커패시터가 스마트폰의 어플리케이션 프로세서(Application Processor)나 PC의 CPU와 같은 고성능 IC 전원단의 디커플링 커패시터로 사용될 경우 등가 직렬 인덕턴스(Equivalent Series Inductance, 이하 “ESL”)가 커지면서 IC의 성능이 저하될 수 있다.

특히, 스마트폰의 어플리케이션 프로세서(Application Processor)나 PC의 CPU가 점차 고성능화될수록 적층 세라믹 커패시터의 ESL의 증가가 이러한 IC의 성능 저하에 미치는 영향은 상대적으로 커진다.

상기의 문제를 해결하기 위하여, 기판 내장용 적층 세라믹 전자부품의 경우에도, 상기와 같이 인덕턴스를 줄이기 위한 LICC (Low Inductance Chip Capacitor)가 적용될 필요가 있다.

그러나, 상기 LICC(Low Inductance Chip Capacitor)는 일반적인 기판 내장용 적층 세라믹 전자부품과 동일한 수준의 외부전극의 밴드폭(Bandwidth)을 구현하기 어려운 문제가 있었다.

이로 인하여, 상기 LICC(Low Inductance Chip Capacitor)를 기판 내장용 적층 세라믹 전자부품에 적용할 경우 패키지 기판 회로와의 전기적 연결을 위한 비아(Via) 가공 면적이 줄어들게 되어 기판에 내장이 어려워지는 문제가 있었다.

본 발명의 일 실시형태에 따르면, 상기 제1 외부전극(31) 및 제2 외부전극(32)은 상기 세라믹 본체(10)의 제1 주면(S1)으로 연장 형성되며, 상기 제1 주면(S1)에 형성된 상기 제1 외부전극(31)과 제2 외부전극(32) 중 적어도 하나 이상의 최대폭을 BWmax, 최소폭을 BWmin이라 하면, 0 ≤ BWmax - BWmin ≤ 100μm를 만족하도록 형성함으로써, 상기의 문제를 해결할 수 있다.

특히, 상기 제1 주면(S1)에 형성된 상기 제1 외부전극(31)과 제2 외부전극(32) 모두의 최대폭(BWmax)과 최소폭(BWmin)이 0 ≤ BWmax - BWmin ≤ 100μm를 만족하도록 형성함으로써, 상기의 문제 해결에 보다 효과적일 수 있다.

즉, 본 발명의 일 실시형태에 따른 기판 내장용 적층 세라믹 전자부품을 적용할 경우, 패키지 기판 회로와의 전기적 연결을 위한 비아(Via) 가공시의 불량을 막을 수 있다.

또한, 상기 제1 주면(S1)에 형성된 상기 제1 외부전극(31)과 제2 외부전극(32) 중 적어도 하나 이상의 최대폭(BWmax)과 최소폭(BWmin)이 0 ≤ BWmax - BWmin ≤ 100μm를 만족하도록 형성함으로써, 외부전극의 밴드폭(Bandwidth)에 편차가 감소하여 다수의 비아 연결이 가능하며, 이로 인하여 등가 직렬 인덕턴스(ESL)를 감소시키기 위한 전류 경로의 단축이 가능하다.

상기 제1 주면(S1)에 형성된 상기 제1 외부전극(31)과 제2 외부전극(32) 중 적어도 하나 이상의 최대폭(BWmax)과 최소폭(BWmin)의 차(BWmax - BWmin)가 100μm를 초과하는 경우에는 패키지 기판 회로와의 전기적 연결을 위한 비아(Via) 가공시 불량이 발생할 수 있다.

상술한 바와 같이, 일반적인 기판 내장용 적층 세라믹 전자부품의 외부전극은 외부전극용 도전성 페이스트를 세라믹 본체의 양 단부에 도포하여 형성함으로써, 외부전극 각각의 최대폭과 최소폭의 차가 100μm를 초과하는 경우가 빈번하다.

본 발명의 일 실시형태에 따르면 상기 제1 주면(S1)에 형성된 상기 제1 외부전극(31)과 제2 외부전극(32) 중 적어도 하나 이상의 최대폭(BWmax)과 최소폭(BWmin)의 차(BWmax - BWmin)가 100μm 이하가 되도록 특수한 방법으로 외부전극을 형성할 수 있다.

즉, 상기 제1 주면(S1)에 형성된 상기 제1 외부전극(31)과 제2 외부전극(32)은 1차 단계로 인쇄법에 의하여 상기 제1 주면(S1) 상에 외부전극용 도전성 페이스트를 도포할 수 있다.

상기와 같이 인쇄법에 의해 상기 제1 주면(S1) 상에 외부전극용 도전성 페이스트를 도포할 경우, 페이스트 번짐에 의한 밴드폭(Bandwidth)의 편차가 감소할 수 있다.

구체적으로, 세라믹 본체의 두께가 100μm 이하인 LICC(Low Inductance Chip Capacitor)를 지그에 로딩한 후 상부면에 플레이트(plate)를 대고 인쇄를 수행할 수 있다.

상기 공정 이후, 2차 단계로 세라믹 본체의 단면에 형성되는 외부전극의 필요한 두께를 얻도록 상기 세라믹 본체의 양 단면을 외부전극용 도전성 페이스트에 딥핑(Dipping)하여 외부전극을 형성할 수 있다.

상기와 같이 본 발명의 일 실시형태에 따른 기판 내장용 적층 세라믹 전자부품의 외부전극은 세라믹 본체의 제1 주면에 밴드폭을 형성하기 위하여 1차로 인쇄법에 의해 도포하고, 세라믹 본체의 양 단면에 2차로 딥핑법에 의해 도포함으로써 형성할 수 있다.

이 경우, 상기 제1 외부전극(31)과 제2 외부전극(32)의 상기 제1 주면(S1)에 형성된 폭은 제2 주면(S2)에 형성된 폭보다 더 클 수 있다.

상기와 같이 제1 및 제2 외부전극(31, 32)을 형성함으로써 제1 주면에 형성된 외부전극의 최대폭과 최소폭 사이의 편차를 최대로 줄일 수 있어, 패키지 기판 회로와의 전기적 연결을 위한 비아(Via) 가공시의 불량을 막을 수 있다.

또한, 상기 제1 및 제2 외부전극(31, 32) 각각의 밴드폭(Bandwidth)에 편차가 감소하여 다수의 비아 연결이 가능하며, 이로 인하여 등가 직렬 인덕턴스(ESL)를 감소시키기 위한 전류 경로의 단축이 가능하다.

한편, 본 발명의 일 실시형태에 따르면, 상기 세라믹 본체(10)는 상기 제1 내부전극 및 제2 내부전극(21, 22)을 포함하는 액티브층 및 상기 액티브층의 상면 또는 하면에 형성된 커버층을 포함할 수 있다.

상기 세라믹 본체(10)는 상기 제1 내부전극 및 제2 내부전극(21, 22)을 포함하는 액티브층을 포함하며, 상기 액티브층은 정전 용량 형성에 기여하는 층을 의미할 수 있다.

또한, 상기 세라믹 본체(10)는 상기 액티브층의 상면 또는 하면에 형성된 커버층을 포함할 수 있다.

또한, 상기 제1 및 제2 금속층(31b, 32b)의 두께를 tp라 할때, tp ≥ 5μm 을 만족할 수 있다.

상기 제1 및 제2 금속층(31b, 32b)의 두께(tp)는 tp ≥ 5μm 을 만족할 수 있으나, 이에 제한되는 것은 아니며, 상기 제1 및 제2 금속층(31b, 32b)의 두께(tp)는 15μm 이하일 수 있다.

상기와 같이 제1 및 제2 금속층(31b, 32b)의 두께(tp)가 tp ≥ 5μm 을 만족하며, 15μm 이하가 되도록 조절함으로써, 기판 내의 비아 가공이 우수하며, 신뢰성이 우수한 적층 세라믹 커패시터를 구현할 수 있다.

제1 및 제2 금속층(31b, 32b)의 두께(tp)가 5μm 미만의 경우에는 적층 세라믹 전자부품을 인쇄회로기판(100)에 내장할 때 도전성 비아홀(140)의 가공 시 세라믹 본체(10)까지 도전성 비아홀(140)이 연결되는 불량이 발생되는 문제점이 있다.

제1 및 제2 금속층(31b, 32b)의 두께(tp)가 15μm를 초과하는 경우에는 금속층(31b, 32b)의 응력에 의해 세라믹 본체(10)에 크랙이 발생할 수 있다.

한편, 상기 제1 및 제2 금속층(31b, 32b)의 표면조도를 Ra 및 상기 제1 및 제2 금속층(31b, 32b)의 두께를 tp라 할때, 200nm ≤ Ra ≤ tp를 만족할 수 있다.

상기 제1 및 제2 금속층(31b, 32b)의 표면조도(Ra)가 200nm ≤ Ra ≤ tp를 만족하도록 조절함으로써, 적층 세라믹 전자부품과 기판 사이의 들뜸 현상을 개선하고 크랙을 방지할 수 있다.

표면 조도란 금속표면을 가공할 때에 표면에 생기는 미세한 요철의 정도를 일컫는 것으로서, 표면 거칠기라고도 한다.

표면 조도는 가공에 사용되는 공구, 가공법의 적부, 표면에 긁힌 흠, 녹 등에 의해서 생기는 것으로, 거칠기의 정도를 나타내는 데 있어서 표면을 그것과 직각인 평면으로 절단하고 그 단면을 보면 어떤 곡선을 이루는데, 이 곡선의 가장 낮은 곳에서 가장 높은 곳까지의 높이를 취하여 이것을 중심선 평균 거칠기라고 하며, Ra로 표시할 수 있다.

본 발명에서는 상기 제1 및 제2 금속층(31b, 32b)의 중심선 평균 거칠기를 Ra라 규정하기로 한다.

도 5를 참조하면, 본 발명의 일 실시형태에 따른 적층 세라믹 전자부품은 상기 제1 및 제2 금속층(31b, 32b)의 표면조도를 Ra 및 상기 제1 및 제2 금속층(31b, 32b)의 두께를 tp라 할때, 200nm ≤ Ra ≤ tp를 만족할 수 있다.

구체적으로, 상기 제1 및 제2 금속층(31b, 32b)의 중심선 평균 거칠기(Ra)를 산출하는 방법은 상기 제1 및 제2 금속층(31b, 32b)의 일 표면에 형성되어 있는 조도에 대하여 가상의 중심선을 그을 수 있다.

다음으로, 상기 조도의 가상의 중심선을 기준으로 각각의 거리(예를 들어, r₁, r₂, r₃ ... r₁₃)를 측정한 후 아래 식과 같이 각 거리의 평균값을 구하여 산출된 값으로 제1 및 제2 금속층(31b, 32b)의 중심선 평균 거칠기(Ra)를 산출할 수 있다.

상기 제1 및 제2 금속층(31b, 32b)의 중심선 평균 거칠기(Ra)를 200nm ≤ Ra ≤ tp의 범위로 조절함으로써, 내전압 특성이 우수하며, 적층 세라믹 전자부품과 기판 사이간의 접착력이 향상된 신뢰성이 우수한 적층 세라믹 전자부품을 구현할 수 있다.

상기 제1 및 제2 금속층(31b, 32b)의 표면조도가 200nm 미만인 경우에는 적층 세라믹 전자부품과 기판 사이의 들뜸 현상이 문제될 수 있다.

한편, 상기 제1 및 제2 금속층(31b, 32b)의 표면조도가 제1 및 제2 금속층(31b, 32b)의 두께(tp)를 초과하는 경우에는 크랙이 발생할 수 있다.

상기 제1 및 제2 금속층(31b, 32b)의 두께는 평균 두께를 의미할 수 있다.

상기 제1 및 제2 금속층(31b, 32b)의 평균 두께는 도 4와 같이 세라믹 본체(10)의 길이 방향 단면을 주사전자현미경(SEM, Scanning Eletron Microscope)으로 이미지를 스캔하여 측정할 수 있다.

예를 들어, 도 4와 같이 세라믹 본체(10)의 폭(W) 방향의 중앙부에서 절단한 길이 및 두께 방향(L-T) 단면을 주사전자현미경(SEM, Scanning Electron Microscope)로 스캔한 이미지에서 상기 제1 및 제2 금속층(31b, 32b)에 대하여 그 두께를 측정하여 얻을 수 있다.

이하에서는 본 발명의 일 실시형태에 따른 기판 내장용 적층 세라믹 전자부품의 제조방법에 대하여 설명하나, 이에 제한되는 것은 아니다.

본 발명의 일 실시형태에 따른 기판 내장용 적층 세라믹 전자부품의 제조 방법은 우선, 티탄산바륨(BaTiO₃) 등의 파우더를 포함하여 형성된 슬러리를 캐리어 필름(carrier film)상에 도포 및 건조하여 복수 개의 세라믹 그린 시트를 마련하며, 이로써 유전체 층을 형성할 수 있다.

상기 세라믹 그린시트는 세라믹 분말, 바인더, 용제를 혼합하여 슬러리를 제조하고, 상기 슬러리를 닥터 블레이드 법으로 수 μm의 두께를 갖는 시트(sheet)형으로 제작할 수 있다.

다음으로, 니켈 입자 평균 크기가 0.1 내지 0.2 μm이며, 40 내지 50 중량부의 니켈 분말을 포함하는 내부전극용 도전성 페이스트를 마련하였다.

상기 그린시트 상에 상기 내부전극용 도전성 페이스트를 스크린 인쇄공법으로 도포하여 내부전극을 형성한 후 400 내지 500층 적층하여 액티브층을 형성하고, 상기 액티브층의 상면 또는 하면에 세라믹 그린시트를 적층하여 커버층을 형성함으로써, 서로 마주보는 제1, 제2 주면, 서로 마주보는 제1, 제2 측면 및 서로 마주보는 제1, 제2 단면을 갖는 세라믹 본체(10)를 만들었다.

다음으로, 상기 세라믹 본체의 제1 및 제2 측면에 제1 전극층 및 제2 전극층을 형성할 수 있으며, 상기 제1 외부전극 및 제2 외부전극 상에 구리(Cu)를 포함하는 제1 및 제2 금속층을 형성하는 단계가 이어질 수 있다.

상기 구리(Cu)를 포함하는 제1 및 제2 금속층을 형성하는 단계는 특별히 제한되는 것은 아니며, 예를 들어 도금에 의해 수행될 수 있다.

본 발명의 일 실시형태에 따르면, 상술한 바와 같이 상기 제1 주면(S1)에 형성된 상기 제1 외부전극(31)과 제2 외부전극(32) 중 적어도 하나 이상의 최대폭(BWmax)과 최소폭(BWmin)의 차(BWmax - BWmin)가 100μm 이하가 되도록 특수한 방법으로 외부전극을 형성할 수 있다.

그 외 상술한 본 발명의 일 실시형태에 따른 기판 내장용 적층 세라믹 전자부품의 특징과 동일한 부분에 대해서는 여기서 생략하도록 한다.

도 6은 본 발명의 또 다른 실시형태에 따른 적층 세라믹 전자부품 내장형 인쇄회로기판(200)을 나타내는 단면도이다.

도 6에 도시된 기판 내장용 적층 세라믹 전자부품은 도 1 내지 도 5를 참조하여 설명한 적층 세라믹 전자부품(100)과 실질적으로 동일하므로, 동일 또는 유사한 구성요소는 동일한 참조 번호를 사용하며, 반복되는 설명은 생략한다.

도 6을 참조하면, 본 발명의 다른 실시형태에 따른 적층 세라믹 전자부품 내장형 인쇄회로기판(200)은 절연기판(110); 및 상기 절연기판(110) 내에 내장된 유전체층(11)을 포함하며, 서로 마주보는 제1, 제2 주면(S1, S2), 서로 마주보는 제1, 제2 측면(S5, S6) 및 서로 마주보는 제1, 제2 단면(S3, S4)을 가지며, 두께가 100μm 이하인 세라믹 본체(10), 상기 유전체층(11)을 사이에 두고 서로 대향하도록 배치되며, 상기 제1 측면(S5) 또는 제2 측면(S6)으로 교대로 노출되는 제1 내부전극 및 제2 내부전극(21, 22) 및 상기 세라믹 본체(10)의 제1 및 제2 측면(S5, S6)에 형성되고, 상기 제1 내부전극(21)과 전기적으로 연결되는 제1 외부전극(31) 및 상기 제2 내부전극(22)과 전기적으로 연결되는 제2 외부전극(32)을 포함하며, 상기 제1 외부전극(31)은 제1 전극층(31a) 및 상기 제1 전극층(31a) 상에 형성된 제1 금속층(32a)을 포함하고, 상기 제2 외부전극(32)은 제2 전극층(32a) 및 상기 제2 전극층(32a) 상에 형성된 제2 금속층(32b)을 포함하며, 상기 제1 외부전극(31) 및 제2 외부전극(32)은 상기 세라믹 본체(10)의 제1 주면(S1)으로 연장 형성되며, 상기 제1 주면(S1)에 형성된 상기 제1 외부전극(31)과 제2 외부전극(32) 중 적어도 하나 이상의 최대폭을 BWmax, 최소폭을 BWmin이라 하면, 0 ≤ BWmax - BWmin ≤ 100μm를 만족하는 기판 내장용 적층 세라믹 전자부품(100);을 포함할 수 있다.

본 발명의 일 실시형태에 따른 적층 세라믹 전자부품 내장형 인쇄회로기판(200)에 포함되는 적층 세라믹 커패시터(100)에서, 전류의 경로를 감소시키기 위하여 제1 및 제2 외부전극(31, 32)이 세라믹 본체(10)의 제1 및 제2 측면(S5, S6)에 형성될 수 있다.

상기 절연기판(110)은 절연층(110a, 110b, 110c)이 포함된 구조로 이루어지며, 필요에 따라 도 6에 예시된 바와 같이 다양한 형태의 층간회로를 구성하는 도전성 패턴(120) 및 도전성 비아홀(140)을 포함할 수 있다. 이러한 절연 기판(110)은, 내부에 적층 세라믹 전자부품(100)을 포함하는 인쇄회로기판(200)일 수 있다.

또한, 본 발명의 다른 실시형태에 따르면 상기 제1 주면(S1)에 형성된 상기 제1 외부전극(31)과 제2 외부전극(32) 중 적어도 하나 이상의 최대폭(BWmax)과 최소폭(BWmin)이 0 ≤ BWmax - BWmin ≤ 100μm를 만족하도록 형성함으로써, 상기 제1 외부전극 및 제2 외부전극은 각각 3개 이상의 도전성 비아홀과 연결될 수 있다.

이로 인하여 종래와 달리 다수의 비아를 연결할 수 있어 전류 경로를 단축하여 등가 직렬 인덕턴스(ESL)를 감소시킬 수 있다.

상기 적층 세라믹 전자부품(100)은 인쇄회로기판(200)에 삽입된 후 인쇄회로기판(200)의 열처리 등과 같은 후공정 진행 중의 여러 가혹환경을 동일하게 경험하게 된다.

특히 열처리 공정에서 인쇄회로기판(200)의 수축 및 팽창은 인쇄회로기판(200) 내부에 삽입된 적층 세라믹 전자부품에 직접적으로 전달되어 적층 세라믹 전자부품과 인쇄회로기판(200)의 접착면에 스트레스를 가하게 된다.

적층 세라믹 전자부품과 인쇄회로기판(200)의 접착면에 인가된 스트레스가 접착강도보다 높을 경우 접착면이 떨어지는 들뜸 불량을 발생시키게 된다.

적층 세라믹 전자부품과 인쇄회로기판(200) 사이의 접착강도는 적층 세라믹 전자부품과 인쇄회로기판(200)의 전기화학적 결합력과 접착면의 유효표면적에 비례하는데, 적층 세라믹 전자부품과 인쇄회로기판(200) 사이 접착면의 유효표면적을 향상시키기 위해 적층 세라믹 전자부품의 표면조도를 제어하여 적층 세라믹 전자부품(100)과 인쇄회로기판(200) 사이의 들뜸 현상을 개선할 수 있다. 또한, 인쇄회로기판(200) 내장용 적층 세라믹 전자부품(100)의 표면조도에 따른 인쇄회로기판(200)과의 접착면 들뜸 발생 빈도를 확인할 수 있다.

이하, 실시예를 들어 본 발명을 더욱 상세히 설명하지만, 본 발명이 이에 의해 제한되는 것은 아니다.

본 발명의 실시 형태에 따라 기판 내장용 적층 세라믹 전자부품의 세라믹 본체의 제1 주면에 형성된 제1 외부전극과 제2 외부전극 중 적어도 하나 이상의 최대폭(BWmax)과 최소폭(BWmin)의 차이(BWmax - BWmin)에 따른 비아 가공 불량 여부, 제1 및 제2 금속층(31b, 32b)의 두께에 따른 비아 가공 불량 여부, 제1 및 제2 금속층(31b, 32b)의 표면조도에 따른 접착면 들뜸 발생 빈도를 확인하기 위하여 제1 및 제2 외부전극 각각의 폭, 제1 및 제2 금속층(31b, 32b)의 두께 및 표면조도를 변화시켜 가면서 모바일폰 마더 보드용 칩부품의　통상적인 조건인 85℃, 상대습도 85%에서 적층 세라믹 전자부품이 내장된 기판을 30분간 방치한 후 각각의 실험을 수행하여 조사하였다.

아래 표 1에서는 세라믹 본체의 제1 주면에 형성된 제1 외부전극과 제2 외부전극 중 적어도 하나 이상의 최대폭(BWmax)과 최소폭(BWmin)의 차이(BWmax - BWmin)에 따른 적층 세라믹 커패시터와 기판 내부의 비아와의 접촉 불량 여부를 나타내었다.

시료	BWmax - BWmin	가공불량률 (%)	제1 주면에 형성된 외부전극 상에 가공할 수 있는 최대 비아수 (개)
1	0	0	5
2	10	0	5
3	20	0	4
4	30	0	3
5	40	0	2
6	50	0	2
7	60	0	2
8	70	0	1
9	80	0	1
10	90	0	1
11	100	0	1
*12	110	0.8	1
*13	120	2.0	1
*14	130	5.0	1
*15	140	7.0	1

* : 비교예

상기 표 1을 참조하면, 세라믹 본체의 제1 주면에 형성된 제1 외부전극과 제2 외부전극 중 적어도 하나 이상의 최대폭(BWmax)과 최소폭(BWmin)의 차이(BWmax - BWmin)가 100μm 이하의 경우에 비아 가공 불량 문제가 없음을 알 수 있다.

반면, 세라믹 본체의 제1 주면에 형성된 제1 외부전극과 제2 외부전극 중 적어도 하나 이상의 최대폭(BWmax)과 최소폭(BWmin)의 차이(BWmax - BWmin)가 100μm를 초과하는 경우에는 비아 가공 불량 문제가 있음을 알 수 있다.

아래 표 2에서는 세라믹 본체의 제1 주면에 형성된 제1 외부전극과 제2 외부전극 중 적어도 하나 이상에 가공된 비아수에 따른 실시예와 비교예의 비아 가공 불량률을 나타내었다.

가공 비아수 (개)	비교예에 따른 비아 가공 불량률 (%)	실시예에 따른 비아 가공 불량률 (%)
1	0	0
2	0	0
3	1.0	0
4	3.7	0.3
5	8.4	0.7

상기 표 2를 참조하면, 세라믹 본체의 제1 주면에 형성된 제1 외부전극과 제2 외부전극 중 적어도 하나 이상에 가공된 비아수가 3개 이상일 경우 비교예의 경우에는 비아 가공 불량률이 1.0% 이상으로서 문제가 있는 반면, 실시예의 경우에는 1.0% 미만으로서 문제가 없음을 알 수 있다.

아래 표 3에서는 제1 및 제2 금속층(31b, 32b)의 두께에 따른 비아 가공 불량 발생 여부를 나타내었다.

금속층의 두께 (μm )	판 정
1 미만	×
1 ~ 2	×
2 ~ 3	×
3 ~ 4	△
4 ~ 5	○
5 ~ 6	◎
6 이상	◎

×: 불량율 10% 이상

△: 불량율 1%~10%

○: 불량율 0.01%~1%

◎: 불량율 0.01% 미만

상기 표 3을 참조하면, 상기 금속층(31b, 32b)의 두께가 5μm 이상의 경우에 기판 내의 비아 가공이 우수하며, 신뢰성이 우수한 적층 세라믹 커패시터를 구현할 수 있음을 알 수 있다.

반면, 상기 금속층(31b, 32b)의 두께가 5μm 미만의 경우에는 기판 내의 비아 가공시 불량이 발생할 수 있음을 알 수 있다.

아래 표 4에서는 제1 및 제2 금속층(31b, 32b)의 표면조도에 따른 접착면 들뜸 발생 빈도 여부를 나타내었다.

금속층의 표면 조도 (nm )	판 정
50 미만	×
50 ~ 100	×
100 ~ 150	△
150 ~ 200	○
200 ~ 250	◎
250 이상	◎

×: 불량율 5% 이상

△: 불량율 1%~5%

○: 불량율 0.01%~1%

◎: 불량율 0.01% 미만

상기 표 4를 참조하면, 상기 제1 및 제2 금속층(31b, 32b)의 표면조도가 200 nm 이상의 경우에 접착면 들뜸 발생 빈도가 적어, 신뢰성이 우수한 적층 세라믹 커패시터를 구현할 수 있음을 알 수 있다.

반면, 상기 제1 및 제2 금속층(31b, 32b)의 표면조도가 200 nm 미만의 경우에는 접착면 들뜸 발생 빈도가 증가하여 신뢰성에 문제가 있음을 알 수 있다.

본 발명은 상술한 실시형태 및 첨부된 도면에 의해 한정되는 것이 아니며, 첨부된 청구범위에 의해 한정하고자 한다. 따라서, 청구범위에 기재된 본 발명의 기술적 사상을 벗어나지 않는 범위 내에서 당 기술분야의 통상의 지식을 가진 자에 의해 다양한 형태의 치환, 변형 및 변경이 가능할 것이며, 이 또한 본 발명의 범위에 속한다고 할 것이다.

10: 세라믹 본체 11: 유전체층
21, 22: 제1 및 제2 내부전극 31, 32: 제1 및 제2 외부전극
31a, 32a: 제1 및 제2 전극층 31b, 32b: 제1 및 제2 금속층
100: 기판 실장용 적층 세라믹 커패시터
200: 인쇄회로기판
110: 절연기판
110a, 110b, 110c: 절연층
120: 도전성 패턴
140: 도전성 비아홀

Claims

유전체층을 포함하며, 서로 마주보는 제1, 제2 주면(S1, S2), 서로 마주보는 제1, 제2 측면(S5, S6) 및 서로 마주보는 제1, 제2 단면(S3, S4)을 가지며, 두께가 100μm 이하인 세라믹 본체;
상기 유전체층을 사이에 두고 서로 대향하도록 배치되며, 상기 제1 측면(S5) 또는 제2 측면(S6)으로 교대로 노출되는 제1 내부전극 및 제2 내부전극; 및
상기 세라믹 본체의 제1 및 제2 측면(S5, S6)에 형성되고, 상기 제1 내부전극과 전기적으로 연결되는 제1 외부전극 및 상기 제2 내부전극과 전기적으로 연결되는 제2 외부전극; 을 포함하며,
상기 제1 외부전극은 제1 전극층 및 상기 제1 전극층 상에 형성된 제1 금속층을 포함하고, 상기 제2 외부전극은 제2 전극층 및 상기 제2 전극층 상에 형성된 제2 금속층을 포함하며, 상기 제1 외부전극 및 제2 외부전극은 상기 세라믹 본체의 제1 주면으로 연장 형성되며, 상기 제1 주면에 형성된 상기 제1 외부전극과 제2 외부전극 중 적어도 하나 이상의 최대폭을 BWmax, 최소폭을 BWmin이라 하면, 0 ≤ BWmax - BWmin ≤ 100μm를 만족하는 기판 내장용 적층 세라믹 전자부품.
제1항에 있어서,
상기 제1 외부전극과 제2 외부전극의 상기 제1 주면에 형성된 폭은 제2 주면에 형성된 폭보다 더 큰 기판 내장용 적층 세라믹 전자부품.
제1항에 있어서,
상기 세라믹 본체의 두께는 상기 제1 주면(S1) 및 제2 주면(S2) 사이의 거리이고, 상기 세라믹 본체의 폭은 상기 제1 외부전극이 형성된 상기 제1 측면(S5)과 상기 제2 외부전극이 형성된 상기 제2 측면(S6) 사이의 거리이고, 상기 세라믹 본체의 길이는 상기 제1 단면(S3)과 상기 제2 단면(S4) 사이의 거리인 경우, 상기 세라믹 본체의 폭은 상기 세라믹 본체의 길이보다 짧거나 동일한 기판 내장용 적층 세라믹 전자부품.
제3항에 있어서,
상기 세라믹 본체의 길이를 L 및 폭을 W라 하면, 0.5L ≤ W ≤ L을 만족하는 기판 내장용 적층 세라믹 전자부품.
제1항에 있어서,
상기 제1 및 제2 금속층의 두께를 tp라 하면, tp ≥ 5μm 을 만족하는 기판 내장용 적층 세라믹 전자부품.
제1항에 있어서,
상기 제1 및 제2 금속층의 표면조도를 Ra 및 상기 제1 및 제2 금속층의 두께를 tp라 하면, 200nm ≤ Ra ≤ tp를 만족하는 기판 내장용 적층 세라믹 전자부품.
제1항에 있어서,
상기 제1 및 제2 금속층은 구리(Cu)를 포함하는 기판 내장용 적층 세라믹 전자부품.
절연기판; 및
상기 절연기판에 내장된 유전체층을 포함하며, 서로 마주보는 제1, 제2 주면(S1, S2), 서로 마주보는 제1, 제2 측면(S5, S6) 및 서로 마주보는 제1, 제2 단면(S3, S4)을 가지며, 두께가 100μm 이하인 세라믹 본체, 상기 유전체층을 사이에 두고 서로 대향하도록 배치되며, 상기 제1 측면(S5) 또는 제2 측면(S6)으로 교대로 노출되는 제1 내부전극 및 제2 내부전극 및 상기 세라믹 본체의 제1 및 제2 측면(S5, S6)에 형성되고, 상기 제1 내부전극과 전기적으로 연결되는 제1 외부전극 및 상기 제2 내부전극과 전기적으로 연결되는 제2 외부전극을 포함하며, 상기 제1 외부전극은 제1 전극층 및 상기 제1 전극층 상에 형성된 제1 금속층을 포함하고, 상기 제2 외부전극은 제2 전극층 및 상기 제2 전극층 상에 형성된 제2 금속층을 포함하며, 상기 제1 외부전극 및 제2 외부전극은 상기 세라믹 본체의 제1 주면으로 연장 형성되며, 상기 제1 주면에 형성된 상기 제1 외부전극과 제2 외부전극 중 적어도 하나 이상의 최대폭을 BWmax, 최소폭을 BWmin이라 하면, 0 ≤ BWmax - BWmin ≤ 100μm를 만족하는 기판 내장용 적층 세라믹 전자부품;
을 포함하는 적층 세라믹 전자부품 내장형 인쇄회로기판.
제8항에 있어서,
상기 제1 외부전극과 제2 외부전극의 상기 제1 주면에 형성된 폭은 제2 주면에 형성된 폭보다 더 큰 적층 세라믹 전자부품 내장형 인쇄회로기판.
제8항에 있어서,
상기 절연기판은 복수 개의 도전성 패턴 및 도전성 비아홀을 포함하는 적층 세라믹 전자부품 내장형 인쇄회로기판.
제10항에 있어서,
상기 제1 외부전극 및 제2 외부전극은 각각 3개 이상의 도전성 비아홀과 연결된 적층 세라믹 전자부품 내장형 인쇄회로기판.
제8항에 있어서,
상기 세라믹 본체의 두께는 상기 제1 주면(S1) 및 제2 주면(S2) 사이의 거리이고, 상기 세라믹 본체의 폭은 상기 제1 외부전극이 형성된 상기 제1 측면(S5)과 상기 제2 외부전극이 형성된 상기 제2 측면(S6) 사이의 거리이고, 상기 세라믹 본체의 길이는 상기 제1 단면(S3)과 상기 제2 단면(S4) 사이의 거리인 경우, 상기 세라믹 본체의 폭은 상기 세라믹 본체의 길이보다 짧거나 동일한 적층 세라믹 전자부품 내장형 인쇄회로기판.
제12항에 있어서,
상기 세라믹 본체의 길이를 L 및 폭을 W라 하면, 0.5L ≤ W ≤ L을 만족하는 적층 세라믹 전자부품 내장형 인쇄회로기판.
제8항에 있어서,
상기 제1 및 제2 금속층의 두께를 tp라 하면, tp ≥ 5μm 을 만족하는 적층 세라믹 전자부품 내장형 인쇄회로기판.
제8항에 있어서,
상기 제1 및 제2 금속층의 표면조도를 Ra 및 상기 제1 및 제2 금속층의 두께를 tp라 하면, 200nm ≤ Ra ≤ tp를 만족하는 적층 세라믹 전자부품 내장형 인쇄회로기판.
제8항에 있어서,
상기 제1 및 제2 금속층은 구리(Cu)를 포함하는 적층 세라믹 전자부품 내장형 인쇄회로기판.