JP2015050452A - 基板内蔵用積層セラミック電子部品及び積層セラミック電子部品内蔵型印刷回路基板 - Google Patents

Abstract

【課題】基板内蔵用積層セラミック電子部品及び積層セラミック電子部品内蔵型印刷回路基板を提供する。
【解決手段】厚さが１００μｍ以下のセラミック本体と、誘電体層を介して対向して配置され、上記第１の側面Ｓ５又は第２の側面Ｓ６に交互に露出する第１の内部電極及び第２の内部電極と、セラミック本体の第１及び第２の側面Ｓ５、Ｓ６に形成され、上記第１の内部電極と電気的に連結される第１の外部電極及び上記第２の内部電極と電気的に連結される第２の外部電極と、を含み、それぞれの外部電極は電極層及び上記電極層上に形成された金属層を含む。第１の外部電極及び第２の外部電極は上記セラミック本体の第１の主面に伸びて形成され、第１の主面に形成された上記第１の外部電極と第２の外部電極の最大幅をＢＷｍａｘ、最小幅をＢＷｍｉｎとしたときに０≦ＢＷｍａｘ−ＢＷｍｉｎ≦１００μｍを満たす。
【選択図】図４

Description

本発明は、基板内蔵用積層セラミック電子部品及び積層セラミック電子部品内蔵型印刷回路基板に関する。

電子回路の高密度化及び高集積化につれ、印刷回路基板に実装される受動素子の実装空間が足りなくなり、これを解決するために、基板内に内蔵される部品、即ち、エンベデッド素子（ｅｍｂｅｄｄｅｄ ｄｅｖｉｃｅ）を具現しようとする研究が行われている。特に、容量性部品として用いられる積層セラミック電子部品を基板の内部に内蔵する多様な方案が提示されている。

基板内に積層セラミック電子部品を内蔵する方法として、基板材料自体を積層セラミック電子部品用誘電体材料として用い、銅配線等を積層セラミック電子部品用電極として用いる方法がある。また、基板内蔵用積層セラミック電子部品を具現するための他の方法として、高誘電率の高分子シートや薄膜の誘電体を基板の内部に形成して基板内蔵用積層セラミック電子部品を形成する方法、及び積層セラミック電子部品を基板内に内蔵する方法等がある。

通常、積層セラミック電子部品は、セラミック材質からなる複数の誘電体層と、この複数の誘電体層の間に挿入された内部電極と、を備える。このような積層セラミック電子部品を基板の内部に配置させることにより、高い静電容量を有する基板内蔵用積層セラミック電子部品を具現することができる。

基板内蔵用積層セラミック電子部品を備える印刷回路基板を製造するためには、積層セラミック電子部品をコア基板の内部に挿入した後、基板の配線と積層セラミック電子部品の外部電極を連結するためにレーザーを用いて上部積層板及び下部積層板にビアホール（ｖｉａ ｈｏｌｅ）を開けなければならない。しかしながら、上記レーザー加工は、印刷回路基板の製造費用を大幅に増加させる要因となる。

基板内蔵用積層セラミック電子部品を基板に埋め込む過程でエポキシ樹脂を硬化させ金属電極を結晶化するための熱処理工程を経るが、この際、エポキシ樹脂、金属電極、積層セラミック電子部品のセラミック等の熱膨張係数（ＣＴＥ）の差又は基板の熱膨張による基板と積層セラミック電子部品との接着面の欠陥が発生する可能性がある。このような欠陥は信頼性テスト過程で接着面剥離（Ｄｅｌａｍｉｎａｔｉｏｎ）の不良をもたらすという問題がある。

一方、積層セラミックキャパシタがスマートフォンのアプリケーションプロセッサー（Ａｐｐｌｉｃａｔｉｏｎ Ｐｒｏｃｅｓｓｏｒ）やＰＣのＣＰＵのような高性能ＩＣ電源端のデカップリングキャパシタとして用いられる場合、等価直列インダクタンス（Ｅｑｕｉｖａｌｅｎｔ Ｓｅｒｉｅｓ Ｉｎｄｕｃｔａｎｃｅ、以下、「ＥＳＬ」という。）が大きくなると、ＩＣの性能が低下し、スマートフォンのアプリケーションプロセッサー（Ａｐｐｌｉｃａｔｉｏｎ Ｐｒｏｃｅｓｓｏｒ）やＰＣのＣＰＵが次第に高性能化するほど、積層セラミックキャパシタのＥＳＬの増加がＩＣの性能の低下に及ぼす影響は相対的に大きくなる。

いわゆる、「ＬＩＣＣ（Ｌｏｗ Ｉｎｄｕｃｔａｎｃｅ Ｃｈｉｐ Ｃａｐａｃｉｔｏｒ）」は、外部端子間の距離を減少させて電流の流れの経路を減少させることによりキャパシタのインダクタンスを減らすためのものである。

基板内蔵用積層セラミック電子部品の場合にも、上記のようにインダクタンスを減らすための、いわゆる、「ＬＩＣＣ（Ｌｏｗ Ｉｎｄｕｃｔａｎｃｅ Ｃｈｉｐ Ｃａｐａｃｉｔｏｒ）」が適用される必要がある。

しかしながら、上記「ＬＩＣＣ（Ｌｏｗ Ｉｎｄｕｃｔａｎｃｅ Ｃｈｉｐ Ｃａｐａｃｉｔｏｒ）」は、通常の基板内蔵用積層セラミック電子部品と同じ水準の外部電極のバンド幅（Ｂａｎｄｗｉｄｔｈ）を具現するのが困難であるという問題を有する。

よって、上記「ＬＩＣＣ（Ｌｏｗ Ｉｎｄｕｃｔａｎｃｅ Ｃｈｉｐ Ｃａｐａｃｉｔｏｒ）」を基板内蔵用積層セラミック電子部品に適用する場合、パッケージ基板回路との電気的連結のためのビア（Ｖｉａ）加工面積が減少して基板に内蔵するのが困難となるという問題がある。

また、基板内蔵用積層セラミック電子部品の外部電極は、通常、外部電極用導電性ペーストをセラミック本体の両端部に塗布して形成される。

この場合、セラミック本体の上下面に塗布された外部電極用導電性ペーストの広がりによって外部電極のバンド幅（Ｂａｎｄｗｉｄｔｈ）に偏差が生じてしまい、ビア加工時に不良が頻繁に発生する可能性がある。

また、上記のように外部電極のバンド幅（Ｂａｎｄｗｉｄｔｈ）に偏差が生じる場合、多数のビアの連結が不可能であり、等価直列インダクタンス（ＥＳＬ）を減少させるための電流経路の短縮が困難であるという問題がある。

韓国公開特許第２００９−００８３５６８号公報

本発明の目的は、基板内蔵用積層セラミック電子部品及び積層セラミック電子部品内蔵型印刷回路基板を提供することである。

本発明の一実施形態によれば、誘電体層を含み、対向する第１及び第２の主面Ｓ１、Ｓ２、対向する第１及び第２の側面Ｓ５、Ｓ６、及び対向する第１及び第２の端面Ｓ３、Ｓ４を有し、厚さが１００μｍ以下のセラミック本体と、上記誘電体層を介して対向して配置され、上記第１の側面Ｓ５又は第２の側面Ｓ６に交互に露出する第１の内部電極及び第２の内部電極と、上記セラミック本体の第１及び第２の側面Ｓ５、Ｓ６に形成され、上記第１の内部電極と電気的に連結される第１の外部電極及び上記第２の内部電極と電気的に連結される第２の外部電極と、を含み、上記第１の外部電極は第１の電極層及び上記第１の電極層上に形成された第１の金属層を含み、上記第２の外部電極は第２の電極層及び上記第２の電極層上に形成された第２の金属層を含み、上記第１の外部電極及び第２の外部電極は上記セラミック本体の第１の主面に伸びて形成され、上記第１の主面に形成された上記第１の外部電極と第２の外部電極のうち少なくとも一つ以上の最大幅をＢＷｍａｘ、最小幅をＢＷｍｉｎとしたときに０≦ＢＷｍａｘ−ＢＷｍｉｎ≦１００μｍを満たす基板内蔵用積層セラミック電子部品が提供される。

上記第１の外部電極と第２の外部電極の上記第１の主面に形成された幅は、第２の主面に形成された幅より大きくても良い。

上記セラミック本体の厚さが上記第１の主面Ｓ１と第２の主面Ｓ２との間の距離、上記セラミック本体の幅が上記第１の外部電極の形成された上記第１の側面Ｓ５と上記第２の外部電極の形成された上記第２の側面Ｓ６との間の距離、上記セラミック本体の長さが上記第１の端面Ｓ３と上記第２の端面Ｓ４との間の距離の場合、上記セラミック本体の幅は、上記セラミック本体の長さより短いか同じであっても良い。

上記セラミック本体の長さをＬ、幅をＷとしたとき、０．５Ｌ≦Ｗ≦Ｌを満たすことができる。

上記第１及び第２の金属層の厚さをｔｐとしたとき、ｔｐ≧５μｍを満たすことができる。

上記第１及び第２の金属層の表面粗度をＲａ、上記第１及び第２の金属層の厚さをｔｐとしたとき、２００ｎｍ≦Ｒａ≦ｔｐを満たすことができる。

上記第１及び第２の金属層は、銅（Ｃｕ）を含むことができる。

本発明の他の実施形態によれば、絶縁基板と；上記絶縁基板に内蔵された、誘電体層を含み、対向する第１及び第２の主面Ｓ１、Ｓ２、対向する第１及び第２の側面Ｓ５、Ｓ６、及び対向する第１及び第２の端面Ｓ３、Ｓ４を有し、厚さが１００μｍ以下のセラミック本体と、上記誘電体層を介して対向して配置され、上記第１の側面Ｓ５又は第２の側面Ｓ６に交互に露出する第１の内部電極及び第２の内部電極と、上記セラミック本体の第１及び第２の側面Ｓ５、Ｓ６に形成され、上記第１の内部電極と電気的に連結される第１の外部電極及び上記第２の内部電極と電気的に連結される第２の外部電極と、を含み、上記第１の外部電極は第１の電極層及び上記第１の電極層上に形成された第１の金属層を含み、上記第２の外部電極は第２の電極層及び上記第２の電極層上に形成された第２の金属層を含み、上記第１の外部電極及び第２の外部電極は上記セラミック本体の第１の主面に伸びて形成され、上記第１の主面に形成された上記第１の外部電極と第２の外部電極のうち少なくとも一つ以上の最大幅をＢＷｍａｘ、最小幅をＢＷｍｉｎとしたときに０≦ＢＷｍａｘ−ＢＷｍｉｎ≦１００μｍを満たす基板内蔵用積層セラミック電子部品と；を含む積層セラミック電子部品内蔵型印刷回路基板が提供される。

上記第１の外部電極と第２の外部電極の上記第１の主面に形成された幅は、第２の主面に形成された幅より大きくても良い。

上記絶縁基板は、複数の導電性パターンと、導電性ビアホールと、を含むことができる。

上記第１の外部電極及び第２の外部電極はそれぞれ３つ以上の導電性ビアホールと連結されることができる。

上記セラミック本体の厚さが上記第１の主面Ｓ１と第２の主面Ｓ２との間の距離、上記セラミック本体の幅が上記第１の外部電極の形成された上記第１の側面Ｓ５と上記第２の外部電極の形成された上記第２の側面Ｓ６との間の距離、上記セラミック本体の長さが上記第１の端面Ｓ３と上記第２の端面Ｓ４との間の距離の場合、上記セラミック本体の幅は、上記セラミック本体の長さより短いか同じであっても良い。

上記セラミック本体の長さをＬ、幅をＷとしたとき、０．５Ｌ≦Ｗ≦Ｌを満たすことができる。

上記第１及び第２の金属層の厚さをｔｐとしたとき、ｔｐ≧５μｍを満たすことができる。

上記第１及び第２の金属層の表面粗度をＲａ、上記第１及び第２の金属層の厚さをｔｐとしたとき、２００ｎｍ≦Ｒａ≦ｔｐを満たすことができる。

上記第１及び第２の金属層は、銅（Ｃｕ）を含むことができる。

本発明による積層セラミック電子部品は、低インダクタンスを具現することができるため、電気的性能が向上することができる。

また、本発明によれば、外部電極の幅において偏差を減らすことにより、パッケージ基板回路との電気的連結のためのビア（Ｖｉａ）加工時の不良問題を改善することができ、多数のビアの連結が可能となることから、電流経路を短縮して等価直列インダクタンス（ＥＳＬ）を減少させることができる。

また、本発明によれば、金属層の表面粗度を調節することにより、積層セラミック電子部品と基板との間の剥離現象を改善する接着特性を向上させることができる。

本発明の一実施形態による基板内蔵用積層セラミック電子部品を示す斜視図である。 本発明の一実施形態によるセラミック本体を示す模式図である。 図２の分解斜視図である。 図１の上部平面図である。 図１のＸ‐Ｘ'線に沿う断面図である。 本発明の他の実施形態による積層セラミック電子部品内蔵型印刷回路基板を示す断面図である。

以下では、添付の図面を参照して本発明の好ましい実施形態について説明する。しかし、本発明の実施形態は様々な他の形態に変形されることができ、本発明の範囲は以下で説明する実施形態に限定されない。また、本発明の実施形態は、当該技術分野で平均的な知識を有する者に本発明をより完全に説明するために提供されるものである。したがって、図面における要素の形状及び大きさなどはより明確な説明のために誇張されることがある。

なお、図面において本発明を明確に説明するために当該説明と関連のない部分は省略し、様々な層及び領域を明確に表現するために厚さを拡大して示し、明細書全体において類似した部分には類似した図面符号を付ける。

図１は本発明の一実施形態による基板内蔵用積層セラミック電子部品を示す斜視図であり、図２は本発明の一実施形態によるセラミック本体を示す模式図であり、図３は図２の分解斜視図であり、図４は図１の上部平面図であり、図５は図１のＸ‐Ｘ'線に沿う断面図である。

図１〜図５を参照すると、本発明の一実施形態による基板内蔵用積層セラミック電子部品１００は、誘電体層１１を含み、対向する第１及び第２の主面Ｓ１、Ｓ２、対向する第１及び第２の側面Ｓ５、Ｓ６、及び対向する第１及び第２の端面Ｓ３、Ｓ４を有し、厚さが１００μｍ以下のセラミック本体１０と、上記誘電体層１１を介して対向して配置され、上記第１の側面Ｓ５又は第２の側面Ｓ６に交互に露出する第１の内部電極及び第２の内部電極２１、２２と、上記セラミック本体１０の第１及び第２の側面Ｓ５、Ｓ６に形成され、上記第１の内部電極２１と電気的に連結される第１の外部電極３１及び上記第２の内部電極２２と電気的に連結される第２の外部電極３２と、を含み、上記第１の外部電極３１は第１の電極層３１ａ及び上記第１の電極層３１ａ上に形成された第１の金属層３２ａを含み、上記第２の外部電極３２は第２の電極層３２ａ及び上記第２の電極層３２ａ上に形成された第２の金属層３２ｂを含み、上記第１の外部電極３１及び第２の外部電極３２は上記セラミック本体１０の第１の主面Ｓ１に伸びて形成され、上記第１の主面Ｓ１に形成された上記第１の外部電極３１と第２の外部電極３２のうち少なくとも一つ以上の最大幅をＢＷｍａｘ、最小幅をＢＷｍｉｎとしたときに０≦ＢＷｍａｘ−ＢＷｍｉｎ≦１００μｍを満たすことができる。

以下では、本発明の一実施形態による積層セラミック電子部品を説明する上で、特に、積層セラミックキャパシタを例に挙げて説明するが、これに制限されるものではない。

本発明の一実施形態による積層セラミックキャパシタにおいて、「長さ方向」は図１の「Ｌ方向」、「幅方向」は「Ｗ方向」、「厚さ方向」は「Ｔ方向」と定義する。ここで、「厚さ方向」は、誘電体層を積み上げる方向、即ち、「積層方向」と同じ概念で用いられる。

本発明の一実施形態において、セラミック本体１０は、対向する第１の主面Ｓ１及び第２の主面Ｓ２と、上記第１の主面及び第２の主面を連結する第１の側面Ｓ５及び第２の側面Ｓ６と、第１の端面Ｓ３及び第２の端面Ｓ４と、を有することができる。上記セラミック本体１０は、その形状に特別な制限はなく、図示のように六面体形であることができる。

本発明の一実施形態によれば、上記誘電体層１１を形成する原料は、十分な静電容量が得られるものであれば特に制限されず、例えば、チタン酸バリウム（ＢａＴｉＯ_３）粉末であることができる。

上記誘電体層１１を形成する材料は、チタン酸バリウム（ＢａＴｉＯ_３）等のパウダーに、本発明の目的に応じて多様なセラミック添加剤、有機溶剤、可塑剤、結合剤、分散剤等が添加されたものであることができる。

上記誘電体層１１の形成に用いられるセラミック粉末の平均粒径は、例えば、４００ｎｍ以下であることができるが、特に制限されず、本発明の目的達成のために多様に調節されることができる。

上記第１及び第２の内部電極２１、２２は、その材料に特別な制限はなく、例えば、パラジウム（Ｐｄ）、パラジウム‐銀（Ｐｄ‐Ａｇ）合金等の貴金属材料及びニッケル（Ｎｉ）、銅（Ｃｕ）のうち一つ以上の物質からなる導電性ペーストを用いて形成されることができる。

上記第１の内部電極及び第２の内部電極２１、２２は、上記誘電体層１１を介して対向して配置され、上記第１の側面Ｓ５又は第２の側面Ｓ６に交互に露出することができる。

上記第１の内部電極及び第２の内部電極２１、２２が上記第１の側面Ｓ５又は第２の側面Ｓ６に交互に露出することにより、後述するようにＲＧＣ（Ｒｅｖｅｒｓｅ Ｇｅｏｍｅｔｒｙ Ｃａｐａｃｉｔｏｒ）又はＬＩＣＣ（Ｌｏｗ Ｉｎｄｕｃｔａｎｃｅ Ｃｈｉｐ Ｃａｐａｃｉｔｏｒ）を具現することができる。

上記セラミック本体１０の厚さｔｓは１００μｍ以下であることができる。

上記のようにセラミック本体１０の厚さｔｓを１００μｍ以下にすることにより、基板内蔵用に適した積層セラミックキャパシタを製作することができる。

また、上記セラミック本体１０の厚さｔｓは、上記第１の主面Ｓ１と第２の主面Ｓ２との間の距離であることができる。

本発明の一実施形態によれば、上記セラミック本体１０の外側には、第１及び第２の電極層３１ａ、３２ａ及び上記第１及び第２の電極層上に形成された第１及び第２の金属層３１ｂ、３２ｂを含む第１及び第２の外部電極３１、３２が形成されることができる。

静電容量の形成のために、第１及び第２の電極層３１ａ、３２ａは、上記セラミック本体１０の外側に形成され、上記第１及び第２の内部電極２１、２２と電気的に連結されることができる。

上記第１及び第２の電極層３１ａ、３２ａは、上記第１及び第２の内部電極２１、２２と同じ材質の導電性物質で形成されることができるが、これに制限されず、例えば、銅（Ｃｕ）、銀（Ａｇ）、ニッケル（Ｎｉ）等で形成されることができる。

上記第１及び第２の電極層３１ａ、３２ａは、上記金属粉末にガラスフリットを添加して製造された導電性ペーストを塗布した後に焼成することにより形成されることができる。

通常の積層セラミックキャパシタは、長さが幅より長く、セラミック本体の長さ方向に対向する端面に外部電極が配置されている。

この場合、外部電極への交流電圧の印加時、電流の経路が長いため、電流ループが大きく形成され、誘導磁場のサイズが大きくなってインダクタンスが増加する可能性がある。

本発明の一実施形態による積層セラミックキャパシタでは、電流の経路を減少させるために、第１及び第２の外部電極３１、３２がセラミック本体１０の第１及び第２の側面Ｓ５、Ｓ６に形成されることができる。

上記セラミック本体１０の幅Ｗは、上記第１の外部電極３１の形成された上記第１の側面Ｓ５と上記第２の外部電極３２の形成された上記第２の側面Ｓ６との間の距離であり、上記セラミック本体１０の長さＬは、上記第１の端面Ｓ３と上記第２の端面Ｓ４との間の距離である。

本発明の一実施形態によれば、上記第１及び第２の外部電極３１、３２がそれぞれ形成された第１の側面Ｓ５と第２の側面Ｓ６との間の幅Ｗは、第１の端面Ｓ３と上記第２の端面Ｓ４との間の長さＬより短いか同じであっても良い。

このように第１の外部電極３１と第２の外部電極３２との間の距離が短いため、電流経路が短くなり、これにより、電流ループが減少するため、インダクタンスを減少させることができる。

このように、第１及び第２の外部電極３１、３２がセラミック本体１０の第１及び第２の側面Ｓ５、Ｓ６に形成されて上記セラミック本体１０の幅Ｗ（即ち、上記第１の外部電極３１と第２の外部電極３２との間の距離）が上記セラミック本体１０の長さＬより短いか同じ積層セラミック電子部品をＲＧＣ（Ｒｅｖｅｒｓｅ Ｇｅｏｍｅｔｒｙ Ｃａｐａｃｉｔｏｒ）又はＬＩＣＣ（Ｌｏｗ Ｉｎｄｕｃｔａｎｃｅ Ｃｈｉｐ Ｃａｐａｃｉｔｏｒ）という。

また、上記セラミック本体１０の長さをＬ、幅をＷとしたとき、０．５Ｌ≦Ｗ≦Ｌを満たすことができるが、本発明はこれに制限されるものではない。

上記のように０．５Ｌ≦Ｗ≦Ｌを満たすように上記セラミック本体の長さ及び幅を調節することにより、積層セラミックキャパシタのインダクタンスを減少させることができる。

したがって、本発明の一実施形態による積層セラミック電子部品は、低インダクタンスを具現することができるため、電気的性能が向上することができる。

本発明の一実施形態によれば、上記第１の電極層３１ａ及び第２の電極層３２ａ上にはそれぞれ銅（Ｃｕ）を含む第１及び第２の金属層３１ｂ、３２ｂを形成することができる。

通常の積層セラミックキャパシタは印刷回路基板上に実装されるため、外部電極上にニッケル／スズメッキ層を形成することが一般的であった。

しかしながら、本発明の一実施形態による積層セラミックキャパシタは、印刷回路基板内蔵用であるため基板上に実装されず、当該積層セラミックキャパシタの上記第１の外部電極３１及び第２の外部電極３２と基板の回路とが銅（Ｃｕ）材質のビア（ｖｉａ）を介して電気的に連結される。

したがって、本発明の一実施形態によれば、上記第１及び第２の金属層３１ｂ、３２ｂは、上記基板内のビアの材質である銅（Ｃｕ）と電気的連結性の良い銅（Ｃｕ）を含むことができる。

上記銅（Ｃｕ）を含む第１及び第２の金属層３１ｂ、３２ｂは、その形成方法に特別な制限はなく、例えば、メッキによって形成されることができる。この場合、上記第１及び第２の金属層３１ｂ、３２ｂは、銅（Ｃｕ）を含むメッキ層で形成されることができる。

図４及び図５を参照すると、上記第１の外部電極３１及び第２の外部電極３２は上記セラミック本体１０の第１の主面Ｓ１に伸びて形成され、上記第１の主面Ｓ１に形成された上記第１の外部電極３１と第２の外部電極３２のうち少なくとも一つ以上の最大幅をＢＷｍａｘ、最小幅をＢＷｍｉｎとしたときに０≦ＢＷｍａｘ−ＢＷｍｉｎ≦１００μｍを満たすことができる。

通常の積層セラミックキャパシタがスマートフォンのアプリケーションプロセッサー（Ａｐｐｌｉｃａｔｉｏｎ Ｐｒｏｃｅｓｓｏｒ）やＰＣのＣＰＵのような高性能ＩＣ電源端のデカップリングキャパシタとして用いられる場合、等価直列インダクタンス（Ｅｑｕｉｖａｌｅｎｔ Ｓｅｒｉｅｓ Ｉｎｄｕｃｔａｎｃｅ、以下、「ＥＳＬ」という。）が大きくなるため、ＩＣの性能が低下する可能性がある。

特に、スマートフォンのアプリケーションプロセッサー（Ａｐｐｌｉｃａｔｉｏｎ Ｐｒｏｃｅｓｓｏｒ）やＰＣのＣＰＵが次第に高性能化するほど、積層セラミックキャパシタのＥＳＬの増加がＩＣの性能の低下に及ぼす影響は相対的に大きくなる。

上記の問題を解決するために、基板内蔵用積層セラミック電子部品の場合にも、上記のようにインダクタンスを減らすためのＬＩＣＣ（Ｌｏｗ Ｉｎｄｕｃｔａｎｃｅ Ｃｈｉｐ Ｃａｐａｃｉｔｏｒ）が適用される必要がある。

しかしながら、上記ＬＩＣＣ（Ｌｏｗ Ｉｎｄｕｃｔａｎｃｅ Ｃｈｉｐ Ｃａｐａｃｉｔｏｒ）は、通常の基板内蔵用積層セラミック電子部品と同じ水準の外部電極のバンド幅（Ｂａｎｄｗｉｄｔｈ）を具現するのが困難であるという問題があった。

したがって、上記ＬＩＣＣ（Ｌｏｗ Ｉｎｄｕｃｔａｎｃｅ Ｃｈｉｐ Ｃａｐａｃｉｔｏｒ）を基板内蔵用積層セラミック電子部品に適用する場合、パッケージ基板回路との電気的連結のためのビア（Ｖｉａ）加工面積が減少するため、基板に内蔵するのが困難となるという問題があった。

また、基板内蔵用積層セラミック電子部品の外部電極は、通常、外部電極用導電性ペーストをセラミック本体の両端部に塗布して形成される。

この場合、セラミック本体の上下面に塗布された外部電極用導電性ペーストの広がりによって外部電極のバンド幅（Ｂａｎｄｗｉｄｔｈ）に偏差が生じてしまい、ビア加工時に不良が頻繁に発生する可能性がある。

また、上記のように外部電極のバンド幅（Ｂａｎｄｗｉｄｔｈ）に偏差が生じる場合、多数のビアの連結が不可能であり、等価直列インダクタンス（ＥＳＬ）を減少させるための電流経路の短縮が困難であるという問題がある。

本発明の一実施形態によれば、上記第１の外部電極３１及び第２の外部電極３２を上記セラミック本体１０の第１の主面Ｓ１に伸ばして形成し、上記第１の主面Ｓ１に形成された上記第１の外部電極３１と第２の外部電極３２のうち少なくとも一つ以上の最大幅をＢＷｍａｘ、最小幅をＢＷｍｉｎとしたときに０≦ＢＷｍａｘ−ＢＷｍｉｎ≦１００μｍを満たすように形成することにより、上記の問題を解決することができる。

特に、上記第１の主面Ｓ１に形成された上記第１の外部電極３１と第２の外部電極３２の両方ともの最大幅（ＢＷｍａｘ）と最小幅（ＢＷｍｉｎ）が０≦ＢＷｍａｘ−ＢＷｍｉｎ≦１００μｍを満たすように形成することにより、上記の問題をより効果的に解決することができる。

即ち、本発明の一実施形態による基板内蔵用積層セラミック電子部品を適用する場合、パッケージ基板回路との電気的連結のためのビア（Ｖｉａ）加工時の不良を防止することができる。

また、上記第１の主面Ｓ１に形成された上記第１の外部電極３１と第２の外部電極３２のうち少なくとも一つ以上の最大幅（ＢＷｍａｘ）と最小幅（ＢＷｍｉｎ）が０≦ＢＷｍａｘ−ＢＷｍｉｎ≦１００μｍを満たすように形成することにより、外部電極のバンド幅（Ｂａｎｄｗｉｄｔｈ）における偏差が減少して多数のビアの連結が可能となるため、等価直列インダクタンス（ＥＳＬ）を減少させるための電流経路の短縮が可能となる。

上記第１の主面Ｓ１に形成された上記第１の外部電極３１と第２の外部電極３２のうち少なくとも一つ以上の最大幅（ＢＷｍａｘ）と最小幅（ＢＷｍｉｎ）との差（ＢＷｍａｘ−ＢＷｍｉｎ）が１００μｍを超える場合は、パッケージ基板回路との電気的連結のためのビア（Ｖｉａ）加工時に不良が発生する可能性がある。

上述したように、通常の基板内蔵用積層セラミック電子部品の外部電極は、外部電極用導電性ペーストをセラミック本体の両端部に塗布して形成されるため、外部電極のそれぞれの最大幅と最小幅との差が１００μｍを超えることが多い。

しかしながら、本発明の一実施形態によれば、上記第１の主面Ｓ１に形成された上記第１の外部電極３１と第２の外部電極３２のうち少なくとも一つ以上の最大幅（ＢＷｍａｘ）と最小幅（ＢＷｍｉｎ）との差（ＢＷｍａｘ−ＢＷｍｉｎ）が１００μｍ以下となるように特殊な方法で外部電極を形成することができる。

即ち、上記第１の主面Ｓ１に形成された上記第１の外部電極３１と第２の外部電極３２は、下記の方法で形成される。まず、１次段階で、印刷法により上記第１の主面Ｓ１上に外部電極用導電性ペーストを塗布する。

上記のように、印刷法により上記第１の主面Ｓ１上に外部電極用導電性ペーストを塗布する場合、ペーストの広がりによるバンド幅（Ｂａｎｄｗｉｄｔｈ）の偏差を減少させることができる。

より具体的には、セラミック本体の厚さが１００μｍ以下のＬＩＣＣ（Ｌｏｗ Ｉｎｄｕｃｔａｎｃｅ Ｃｈｉｐ Ｃａｐａｃｉｔｏｒ）をジグにローディングした後、上部面にプレート（ｐｌａｔｅ）を当てて印刷を行う。

上記工程の後、２次段階で、セラミック本体の端面に形成される外部電極の必要な厚さを得るように上記セラミック本体の両端面を外部電極用導電性ペーストにディッピング（Ｄｉｐｐｉｎｇ）して外部電極を形成する。

上記のように、本発明の一実施形態による基板内蔵用積層セラミック電子部品の外部電極は、セラミック本体の第１の主面にバンド幅を形成するために１次で印刷法による塗布を行い、セラミック本体の両端面に２次でディッピング法による塗布を行うことにより形成されることができる。

この場合、上記第１の外部電極３１と第２の外部電極３２の上記第１の主面Ｓ１に形成された幅は、第２の主面Ｓ２に形成された幅より大きくても良い。

上記のように第１及び第２の外部電極３１、３２を形成することにより、第１の主面に形成された外部電極の最大幅と最小幅との偏差を最大限に減らすことができるため、パッケージ基板回路との電気的連結のためのビア（Ｖｉａ）加工時の不良を防止することができる。

また、上記第１及び第２の外部電極３１、３２それぞれのバンド幅（Ｂａｎｄｗｉｄｔｈ）における偏差が減少して多数のビアの連結が可能となるため、等価直列インダクタンス（ＥＳＬ）を減少させるための電流経路の短縮が可能となる。

一方、本発明の一実施形態によれば、上記セラミック本体１０は、上記第１の内部電極及び第２の内部電極２１、２２を含む活性層と、上記活性層の上面又は下面に形成されたカバー層と、を含むことができる。

上記セラミック本体１０は、上記第１の内部電極及び第２の内部電極２１、２２を含む活性層を含み、上記活性層は、静電容量の形成に寄与する層を意味する。

また、上記セラミック本体１０は、上記活性層の上面又は下面に形成されたカバー層を含むことができる。

また、上記第１及び第２の金属層３１ｂ、３２ｂの厚さをｔｐとしたとき、ｔｐ≧５μｍを満たすことができる。

上記第１及び第２の金属層３１ｂ、３２ｂの厚さｔｐは、ｔｐ≧５μｍを満たし且つ１５μｍ以下である。

上記のように第１及び第２の金属層３１ｂ、３２ｂの厚さｔｐがｔｐ≧５μｍを満たし且つ１５μｍ以下となるように調節することにより、基板内のビア加工に優れ、信頼性に優れた積層セラミックキャパシタを具現することができる。

第１及び第２の金属層３１ｂ、３２ｂの厚さｔｐが５μｍ未満の場合は、積層セラミック電子部品を印刷回路基板１００に内蔵する上で、導電性ビアホール１４０の加工時にセラミック本体１０まで導電性ビアホール１４０が連結される不良が発生するという問題がある。

第１及び第２の金属層３１ｂ、３２ｂの厚さｔｐが１５μｍを超える場合は、第１及び第２の金属層３１ｂ、３２ｂの応力によってセラミック本体１０にクラックが発生する可能性がある。

一方、上記第１及び第２の金属層３１ｂ、３２ｂの表面粗度をＲａ、上記第１及び第２の金属層３１ｂ、３２ｂの厚さをｔｐとしたとき、２００ｎｍ≦Ｒａ≦ｔｐを満たすことができる。

上記第１及び第２の金属層３１ｂ、３２ｂの表面粗度（Ｒａ）が２００ｎｍ≦Ｒａ≦ｔｐを満たすように調節することにより、積層セラミック電子部品と基板との間の剥離現象を改善し、クラックを防止することができる。

表面粗度とは、金属表面を加工するときに表面に生じる微細な凹凸の程度をいい、表面粗さともいう。

表面粗度は、加工に用いられる工具、加工法の適否、表面に生じたひっかき傷、錆等によって生じる。粗さの程度を示すにあたり、表面を直角に切断したときの断面に示される曲線の最低点から最高点までの距離を中心線平均粗さとし、Ｒａで表す。

本発明では、上記第１及び第２の金属層３１ｂ、３２ｂの中心線平均粗さをＲａとする。

図５を参照すると、本発明の一実施形態による積層セラミック電子部品は、上記第１及び第２の金属層３１ｂ、３２ｂの表面粗度をＲａ、上記第１及び第２の金属層３１ｂ、３２ｂの厚さをｔｐとしたとき、２００ｎｍ≦Ｒａ≦ｔｐを満たすことができる。

より具体的には、上記第１及び第２の金属層３１ｂ、３２ｂの中心線平均粗さ（Ｒａ）を算出する方法は、下記の通りである。まず、上記第１及び第２の金属層３１ｂ、３２ｂの一表面に形成されている粗度に対して仮想の中心線をひく。

次に、上記粗度の仮想の中心線を基準にそれぞれの距離（例えば、ｒ_１、ｒ_２、ｒ_３…ｒ_１３）を測定した後、下記式で各距離の平均値を求めて算出された値から第１及び第２の金属層３１ｂ、３２ｂの中心線平均粗さ（Ｒａ）を算出する。

上記第１及び第２の金属層３１ｂ、３２ｂの中心線平均粗さ（Ｒａ）を２００ｎｍ≦Ｒａ≦ｔｐの範囲に調節することにより、耐電圧特性に優れ、積層セラミック電子部品と基板との接着力が向上し、信頼性に優れた積層セラミック電子部品を具現することができる。

上記第１及び第２の金属層３１ｂ、３２ｂの表面粗度が２００ｎｍ未満の場合は、積層セラミック電子部品と基板との間の剥離現象が問題となる可能性がある。

一方、上記第１及び第２の金属層３１ｂ、３２ｂの表面粗度が第１及び第２の金属層３１ｂ、３２ｂの厚さｔｐを超える場合は、クラックが発生する可能性がある。

上記第１及び第２の金属層３１ｂ、３２ｂの厚さは当該第１及び第２の金属層３１ｂ、３２ｂの平均厚さを意味することができる。

上記第１及び第２の金属層３１ｂ、３２ｂの平均厚さは、図５のようにセラミック本体１０の幅方向の断面を走査電子顕微鏡（ＳＥＭ、Ｓｃａｎｎｉｎｇ Ｅｌｅｃｔｒｏｎ Ｍｉｃｒｏｓｃｏｐｅ）でイメージスキャンすることにより測定されることができる。

例えば、図５のように、セラミック本体１０の長さ（Ｌ）方向の中央部に沿う幅及び厚さ（Ｗ−Ｔ）方向の断面を走査電子顕微鏡（ＳＥＭ、Ｓｃａｎｎｉｎｇ Ｅｌｅｃｔｒｏｎ Ｍｉｃｒｏｓｃｏｐｅ）でスキャンしたイメージから上記第１及び第２の金属層３１ｂ、３２ｂの厚さを測定することにより得られる。

以下では、本発明の一実施形態による基板内蔵用積層セラミック電子部品の製造方法について説明するが、本発明はこれに制限されるものではない。

本発明の一実施形態による基板内蔵用積層セラミック電子部品の製造方法は、下記の通りである。まず、チタン酸バリウム（ＢａＴｉＯ_３）等のパウダーを含んで形成されたスラリーをキャリアフィルム（ｃａｒｒｉｅｒ ｆｉｌｍ）上に塗布し乾燥して複数のセラミックグリーンシートを製造し、これにより、誘電体層を形成する。

上記セラミックグリーンシートは、セラミック粉末、バインダー、溶剤を混合してスラリーを製造し、上記スラリーをドクターブレード法で数μｍの厚さを有するシート（ｓｈｅｅｔ）状にして製作される。

次に、粒子の平均サイズが０．１〜０．２μｍのニッケル粉末を４０〜５０重量部含む内部電極用導電性ペーストを製造する。

上記グリーンシート上に上記内部電極用導電性ペーストをスクリーン印刷工法で塗布して内部電極を形成した後、４００〜５００層積層して活性層を形成し、上記活性層の上面又は下面にセラミックグリーンシートを積層してカバー層を形成することにより、対向する第１及び第２の主面、対向する第１及び第２の側面、及び対向する第１及び第２の端面を有するセラミック本体１０を製造する。

次に、上記セラミック本体の第１及び第２の側面に第１の電極層及び第２の電極層を形成し、上記第１の電極層及び第２の電極層上に銅（Ｃｕ）を含む第１及び第２の金属層を形成する。

上記銅（Ｃｕ）を含む第１及び第２の金属層を形成する段階は、特に制限されず、例えば、メッキによって行われることができる。

上述したように、本発明の一実施形態によれば、上記第１の主面Ｓ１に形成された上記第１の外部電極３１と第２の外部電極３２のうち少なくとも一つ以上の最大幅（ＢＷｍａｘ）と最小幅（ＢＷｍｉｎ）との差（ＢＷｍａｘ−ＢＷｍｉｎ）が１００μｍ以下となるように特殊な方法で外部電極を形成することができる。

即ち、上記第１の主面Ｓ１に形成された上記第１の外部電極３１と第２の外部電極３２は、下記の方法で形成される。まず、１次段階で、印刷法により上記第１の主面Ｓ１上に外部電極用導電性ペーストを塗布する。

上記のように、印刷法により上記第１の主面Ｓ１上に外部電極用導電性ペーストを塗布する場合、ペーストの広がりによるバンド幅（Ｂａｎｄｗｉｄｔｈ）の偏差を減少させることができる。

より具体的には、セラミック本体の厚さが１００μｍ以下のＬＩＣＣ（Ｌｏｗ Ｉｎｄｕｃｔａｎｃｅ Ｃｈｉｐ Ｃａｐａｃｉｔｏｒ）をジグにローディングした後、上部面にプレート（ｐｌａｔｅ）を当てて印刷を行う。

上記工程の後、２次段階で、セラミック本体の端面に形成される外部電極の必要な厚さを得るように上記セラミック本体の両端面を外部電極用導電性ペーストにディッピング（Ｄｉｐｐｉｎｇ）して外部電極を形成する。

上記のように、本発明の一実施形態による基板内蔵用積層セラミック電子部品の外部電極は、セラミック本体の第１の主面にバンド幅を形成するために１次で印刷法による塗布を行い、セラミック本体の両端面に２次でディッピング法による塗布を行うことにより形成されることができる。

その他、上述した本発明の一実施形態による基板内蔵用積層セラミック電子部品の特徴と同じものに関する説明は省略する。

図６は、本発明の他の実施形態による積層セラミック電子部品内蔵型印刷回路基板２００を示す断面図である。

なお、図６に示された基板内蔵用積層セラミック電子部品は、図１〜図５を参照して説明した積層セラミック電子部品１００と実質的に同じであるため、同一又は類似の構成要素には同じ参照番号を用い、重複する説明は省略する。

図６を参照すると、本発明の他の実施形態による積層セラミック電子部品内蔵型印刷回路基板２００は、絶縁基板１１０と；上記絶縁基板１１０内に内蔵された、誘電体層１１を含み、対向する第１及び第２の主面Ｓ１、Ｓ２、対向する第１及び第２の側面Ｓ５、Ｓ６、及び対向する第１及び第２の端面Ｓ３、Ｓ４を有し、厚さが１００μｍ以下のセラミック本体１０と、上記誘電体層１１を介して対向して配置され、上記第１の側面Ｓ５又は第２の側面Ｓ６に交互に露出する第１の内部電極及び第２の内部電極２１、２２と、上記セラミック本体１０の第１及び第２の側面Ｓ５、Ｓ６に形成され、上記第１の内部電極２１と電気的に連結される第１の外部電極３１及び上記第２の内部電極２２と電気的に連結される第２の外部電極３２と、を含み、上記第１の外部電極３１は第１の電極層３１ａ及び上記第１の電極層３１ａ上に形成された第１の金属層３２ａを含み、上記第２の外部電極３２は第２の電極層３２ａ及び上記第２の電極層３２ａ上に形成された第２の金属層３２ｂを含み、上記第１の外部電極３１及び第２の外部電極３２は上記セラミック本体１０の第１の主面Ｓ１に伸びて形成され、上記第１の主面Ｓ１に形成された上記第１の外部電極３１と第２の外部電極３２のうち少なくとも一つ以上の最大幅をＢＷｍａｘ、最小幅をＢＷｍｉｎとしたときに０≦ＢＷｍａｘ−ＢＷｍｉｎ≦１００μｍを満たす基板内蔵用積層セラミック電子部品１００と；を含むことができる。

上記第１の外部電極と第２の外部電極の上記第１の主面に形成された幅は、第２の主面に形成された幅より大きくても良い。

本発明の一実施形態による積層セラミック電子部品内蔵型印刷回路基板２００に含まれる積層セラミックキャパシタ１００では、電流の経路を減少させるために、第１及び第２の外部電極３１、３２がセラミック本体１０の第１及び第２の側面Ｓ５、Ｓ６に形成されることができる。

上記セラミック本体１０の幅Ｗは、上記第１の外部電極３１の形成された上記第１の側面Ｓ５と上記第２の外部電極３２の形成された上記第２の側面Ｓ６との間の距離であり、上記セラミック本体１０の長さＬは、上記第１の端面Ｓ３と上記第２の端面Ｓ４との間の距離であることができる。

本発明の一実施形態によれば、上記第１及び第２の外部電極３１、３２がそれぞれ形成された第１の側面Ｓ５と第２の側面Ｓ６との間の幅Ｗは、第１の端面Ｓ３と上記第２の端面Ｓ４との間の長さＬより短いか同じであっても良い。

このように第１の外部電極３１と第２の外部電極３２との間の距離が短いため、電流経路が短くなり、これにより、電流ループが減少するため、インダクタンスを減少させることができる。

このように、第１及び第２の外部電極３１、３２がセラミック本体１０の第１及び第２の側面Ｓ５、Ｓ６に形成されて上記セラミック本体１０の幅Ｗ（即ち、上記第１の外部電極３１と第２の外部電極３２との間の距離）が上記セラミック本体１０の長さＬより短いか同じ積層セラミック電子部品をＲＧＣ（Ｒｅｖｅｒｓｅ Ｇｅｏｍｅｔｒｙ Ｃａｐａｃｉｔｏｒ）又はＬＩＣＣ（Ｌｏｗ Ｉｎｄｕｃｔａｎｃｅ Ｃｈｉｐ Ｃａｐａｃｉｔｏｒ）という。

上記絶縁基板１１０は、絶縁層が含まれた構造からなり、必要に応じて、図６に例示されたように多様な形態の層間回路を構成する導電性パターン１２０及び導電性ビアホール１４０を含むことができる。上記絶縁基板１１０は、内部に積層セラミック電子部品１００を含む印刷回路基板２００でもある。

また、本発明の他の実施形態によれば、上記第１の主面Ｓ１に形成された上記第１の外部電極３１と第２の外部電極３２のうち少なくとも一つ以上の最大幅（ＢＷｍａｘ）と最小幅（ＢＷｍｉｎ）が０≦ＢＷｍａｘ−ＢＷｍｉｎ≦１００μｍを満たすように形成することにより、上記第１の外部電極及び第２の外部電極がそれぞれ３つ以上の導電性ビアホールと連結されることができる。

これにより、従来とは異なり、多数のビアを連結することができるため、電流経路を短縮して等価直列インダクタンス（ＥＳＬ）を減少させることができる。

上記積層セラミック電子部品１００は、印刷回路基板２００に挿入された後、印刷回路基板２００の熱処理等のような後工程進行中の様々な過酷環境を同様に経験してしまう。

特に、熱処理工程で印刷回路基板２００の収縮及び膨張は、印刷回路基板２００の内部に挿入された積層セラミック電子部品に直接伝達され、積層セラミック電子部品と印刷回路基板２００との接着面にストレスを加える。

積層セラミック電子部品と印刷回路基板２００との接着面に加えられたストレスが接着強度より高い場合は、接着面が剥がれる剥離不良が発生する。

積層セラミック電子部品と印刷回路基板２００との接着強度は積層セラミック電子部品と印刷回路基板２００との電気化学的結合力と接着面の有効表面積に比例し、積層セラミック電子部品と印刷回路基板２００との接着面の有効表面積を向上させるために積層セラミック電子部品の表面粗度を制御することにより積層セラミック電子部品１００と印刷回路基板２００との間の剥離現象を改善することができる。また、印刷回路基板２００に内蔵される基板内蔵用積層セラミック電子部品１００の表面粗度による印刷回路基板２００との接着面剥離発生頻度が確認できる。

以下、実施例を挙げて本発明をより詳細に説明するが、本発明はこれに制限されるものではない。

本発明の実施形態による基板内蔵用積層セラミック電子部品のセラミック本体の第１の主面に形成された第１の外部電極と第２の外部電極のうち少なくとも一つ以上の最大幅（ＢＷｍａｘ）と最小幅（ＢＷｍｉｎ）との差（ＢＷｍａｘ−ＢＷｍｉｎ）によるビア加工不良の有無、第１及び第２の金属層３１ｂ、３２ｂの厚さによるビア加工不良の有無、及び第１及び第２の金属層３１ｂ、３２ｂの表面粗度による接着面剥離発生頻度を確認するために、第１及び第２の外部電極それぞれの幅、第１及び第２の金属層３１ｂ、３２ｂの厚さ及び表面粗度を変化させながら、携帯電話のマザーボード用チップ部品の通常の条件である８５℃、相対湿度８５％に積層セラミック電子部品の内蔵された基板を３０分間放置した後、それぞれの実験を行った。

下記表１は、セラミック本体の第１の主面に形成された第１の外部電極と第２の外部電極のうち少なくとも一つ以上の最大幅（ＢＷｍａｘ）と最小幅（ＢＷｍｉｎ）との差（ＢＷｍａｘ−ＢＷｍｉｎ）による積層セラミックキャパシタと基板の内部のビアとの接触不良の有無を示したものである。

＊：比較例

上記表１を参照すると、セラミック本体の第１の主面に形成された第１の外部電極と第２の外部電極のうち少なくとも一つ以上の最大幅（ＢＷｍａｘ）と最小幅（ＢＷｍｉｎ）との差（ＢＷｍａｘ−ＢＷｍｉｎ）が１００μｍ以下の場合はビア加工不良問題がないことが分かる。

これに対し、セラミック本体の第１の主面に形成された第１の外部電極と第２の外部電極のうち少なくとも一つ以上の最大幅（ＢＷｍａｘ）と最小幅（ＢＷｍｉｎ）との差（ＢＷｍａｘ−ＢＷｍｉｎ）が１００μｍを超える場合はビア加工不良問題があることが分かる。

下記表２は、セラミック本体の第１の主面に形成された第１の外部電極と第２の外部電極のうち少なくとも一つ以上に加工されたビアの数による実施例及び比較例のビア加工不良率を示したものである。

上記表２を参照すると、セラミック本体の第１の主面に形成された第１の外部電極と第２の外部電極のうち少なくとも一つ以上に加工されたビアの数が３つ以上の場合、比較例はビア加工不良率が１．０％以上と問題があるのに対し、実施例はビア加工不良率が１．０％未満と問題がないことが分かる。

下記表３は、第１及び第２の金属層３１ｂ、３２ｂの厚さによるビア加工不良発生の有無を示したものである。

×：不良率１０％以上
△：不良率１％〜１０％
○：不良率０．０１％〜１％
◎：不良率０．０１％未満

上記表３を参照すると、上記第１及び第２の金属層３１ｂ、３２ｂの厚さが５μｍ以上の場合は基板内のビア加工に優れ信頼性に優れた積層セラミックキャパシタを具現することができることが分かる。

これに対し、上記第１及び第２の金属層３１ｂ、３２ｂの厚さが５μｍ未満の場合は基板内のビア加工時に不良が発生する可能性があることが分かる。

下記表４は、第１及び第２の金属層３１ｂ、３２ｂの表面粗度による接着面剥離発生頻度を示したものである。

×：不良率５％以上
△：不良率１％〜５％
○：不良率０．０１％〜１％
◎：不良率０．０１％未満

上記表４を参照すると、上記第１及び第２の金属層３１ｂ、３２ｂの表面粗度が２００ｎｍ以上の場合は接着面剥離発生頻度が少ないため信頼性に優れた積層セラミックキャパシタを具現することができることが分かる。

これに対し、上記第１及び第２の金属層３１ｂ、３２ｂの表面粗度が２００ｎｍ未満の場合は接着面剥離発生頻度が増加するため信頼性に問題があることが分かる。

以上、本発明の実施形態について詳細に説明したが、本発明の権利範囲はこれに限定されず、特許請求の範囲に記載された本発明の技術的思想から外れない範囲内で多様な修正及び変形が可能であるということは、当技術分野の通常の知識を有する者には明らかである。

１０ セラミック本体
１１ 誘電体層
２１、２２ 第１及び第２の内部電極
３１、３２ 第１及び第２の外部電極
３１ａ、３２ａ 第１及び第２の電極層
３１ｂ、３２ｂ 第１及び第２の金属層
１００ 基板内蔵用積層セラミックキャパシタ
２００ 印刷回路基板
１１０ 絶縁基板
１２０ 導電性パターン
１４０ 導電性ビアホール

Claims (16)

1. 誘電体層を含み、対向する第１及び第２の主面Ｓ１、Ｓ２、対向する第１及び第２の側面Ｓ５、Ｓ６、及び対向する第１及び第２の端面Ｓ３、Ｓ４を有し、厚さが１００μｍ以下のセラミック本体と、
   前記誘電体層を介して対向して配置され、前記第１の側面Ｓ５又は第２の側面Ｓ６に交互に露出する第１の内部電極及び第２の内部電極と、
   前記セラミック本体の第１及び第２の側面Ｓ５、Ｓ６に形成され、前記第１の内部電極と電気的に連結される第１の外部電極及び前記第２の内部電極と電気的に連結される第２の外部電極と、
   を含み、
   前記第１の外部電極は、第１の電極層及び前記第１の電極層上に形成された第１の金属層を含み、前記第２の外部電極は、第２の電極層及び前記第２の電極層上に形成された第２の金属層を含み、前記第１の外部電極及び第２の外部電極は、前記セラミック本体の第１の主面に伸びて形成され、前記第１の主面に形成された前記第１の外部電極と第２の外部電極のうち少なくとも一つ以上の最大幅をＢＷｍａｘ、最小幅をＢＷｍｉｎとしたときに０≦ＢＷｍａｘ−ＢＷｍｉｎ≦１００μｍを満たす、基板内蔵用積層セラミック電子部品。
2. 前記第１の外部電極と第２の外部電極の前記第１の主面に形成された幅は、第２の主面に形成された幅より大きい、請求項１に記載の基板内蔵用積層セラミック電子部品。
3. 前記セラミック本体の厚さが前記第１の主面Ｓ１と第２の主面Ｓ２との間の距離であり、前記セラミック本体の幅が前記第１の外部電極の形成された前記第１の側面Ｓ５と前記第２の外部電極の形成された前記第２の側面Ｓ６との間の距離であり、前記セラミック本体の長さが前記第１の端面Ｓ３と前記第２の端面Ｓ４との間の距離である場合、
   前記セラミック本体の幅は、前記セラミック本体の長さより短いか同じである、請求項１または２に記載の基板内蔵用積層セラミック電子部品。
4. 前記セラミック本体の長さをＬ、幅をＷとしたとき、０．５Ｌ≦Ｗ≦Ｌを満たす、請求項３に記載の基板内蔵用積層セラミック電子部品。
5. 前記第１及び第２の金属層の厚さをｔｐとしたとき、ｔｐ≧５μｍを満たす、請求項１から４のいずれか１項に記載の基板内蔵用積層セラミック電子部品。
6. 前記第１及び第２の金属層の表面粗度をＲａ、前記第１及び第２の金属層の厚さをｔｐとしたとき、２００ｎｍ≦Ｒａ≦ｔｐを満たす、請求項１から５のいずれか１項に記載の基板内蔵用積層セラミック電子部品。
7. 前記第１及び第２の金属層は、銅（Ｃｕ）を含む、請求項１から６のいずれか１項に記載の基板内蔵用積層セラミック電子部品。
8. 絶縁基板と、
   前記絶縁基板に内蔵された基板内蔵用積層セラミック電子部品と
   を含む、積層セラミック電子部品内蔵型印刷回路基板であって、
   前記基板内蔵用積層セラミック電子部品は、
   誘電体層を含み、対向する第１及び第２の主面Ｓ１、Ｓ２、対向する第１及び第２の側面Ｓ５、Ｓ６、及び対向する第１及び第２の端面Ｓ３、Ｓ４を有し、厚さが１００μｍ以下のセラミック本体と、
   前記誘電体層を介して対向して配置され、前記第１の側面Ｓ５又は第２の側面Ｓ６に交互に露出する第１の内部電極及び第２の内部電極と、
   前記セラミック本体の第１及び第２の側面Ｓ５、Ｓ６に形成され、前記第１の内部電極と電気的に連結される第１の外部電極及び前記第２の内部電極と電気的に連結される第２の外部電極と、を含み、
   前記第１の外部電極は第１の電極層及び前記第１の電極層上に形成された第１の金属層を含み、前記第２の外部電極は第２の電極層及び前記第２の電極層上に形成された第２の金属層を含み、前記第１の外部電極及び第２の外部電極は前記セラミック本体の第１の主面に伸びて形成され、前記第１の主面に形成された前記第１の外部電極と第２の外部電極のうち少なくとも一つ以上の最大幅をＢＷｍａｘ、最小幅をＢＷｍｉｎとしたときに０≦ＢＷｍａｘ−ＢＷｍｉｎ≦１００μｍを満たす
   積層セラミック電子部品内蔵型印刷回路基板。
9. 前記第１の外部電極と第２の外部電極の前記第１の主面に形成された幅は、第２の主面に形成された幅より大きい、請求項８に記載の積層セラミック電子部品内蔵型印刷回路基板。
10. 前記絶縁基板は、複数の導電性パターンと、導電性ビアホールと、を含む、請求項８または９に記載の積層セラミック電子部品内蔵型印刷回路基板。
11. 前記第１の外部電極及び第２の外部電極はそれぞれ３つ以上の前記導電性ビアホールと連結される、請求項１０に記載の積層セラミック電子部品内蔵型印刷回路基板。
12. 前記セラミック本体の厚さが前記第１の主面Ｓ１と第２の主面Ｓ２との間の距離であり、前記セラミック本体の幅が前記第１の外部電極の形成された前記第１の側面Ｓ５と前記第２の外部電極の形成された前記第２の側面Ｓ６との間の距離であり、前記セラミック本体の長さが前記第１の端面Ｓ３と前記第２の端面Ｓ４との間の距離である場合、
    前記セラミック本体の幅は、前記セラミック本体の長さより短いか同じである、請求項８から１１のいずれか１項に記載の積層セラミック電子部品内蔵型印刷回路基板。
13. 前記セラミック本体の長さをＬ、幅をＷとしたとき、０．５Ｌ≦Ｗ≦Ｌを満たす、請求項１２に記載の積層セラミック電子部品内蔵型印刷回路基板。
14. 前記第１及び第２の金属層の厚さをｔｐとしたとき、ｔｐ≧５μｍを満たす、請求項８から１３のいずれか１項に記載の積層セラミック電子部品内蔵型印刷回路基板。
15. 前記第１及び第２の金属層の表面粗度をＲａ、前記第１及び第２の金属層の厚さをｔｐとしたとき、２００ｎｍ≦Ｒａ≦ｔｐを満たす、請求項８から１４のいずれか１項に記載の積層セラミック電子部品内蔵型印刷回路基板。
16. 前記第１及び第２の金属層は、銅（Ｃｕ）を含む、請求項８から１５のいずれか１項に記載の積層セラミック電子部品内蔵型印刷回路基板。

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