JP7089426B2 - 積層セラミック電子部品、積層セラミック電子部品の製造方法及び電子部品内蔵基板 - Google Patents

積層セラミック電子部品、積層セラミック電子部品の製造方法及び電子部品内蔵基板 Download PDF

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Description

本発明は、積層セラミックコンデンサ等の積層セラミック電子部品及びその製造方法、並びにそれを収容する電子部品内蔵基板に関する。
従来より、積層セラミックコンデンサ等の電子部品を収容した電子部品内蔵基板が知られている。
例えば特許文献１には、導体パターンと、導体パターンにバイアホールを介して接続された電極を有するコンデンサと、内部にコンデンサが配置された基板と、を備えた電子部品内蔵配線板が記載されている。基板は、例えば硬化したプリプレグや熱硬化樹脂等からなる絶縁層を含む。
特開２０１０－１５３７６７号公報
上記構成の電子部品内蔵配線板では、絶縁性材料を含む基板と、セラミックスを含むコンデンサとで、熱膨張係数が異なる。このため、電子部品内蔵配線板が発熱及び冷却することにより、基板とコンデンサとが異なる割合で膨張及び収縮する。したがって、コンデンサの電極とバイアホールとの間に応力が付加され、接続信頼性を向上させることが難しい。
以上のような事情に鑑み、本発明の目的は、外部電極における接続信頼性を向上させることが可能な積層セラミック電子部品及びその製造方法、並びにそれを収容する電子部品内蔵基板を提供することにある。
上記目的を達成するため、本発明の一形態に係る積層セラミック電子部品は、セラミック素体と、外部電極と、を具備する。
上記セラミック素体は、一軸方向に積層された内部電極を有し、上記一軸方向に向いた主面が形成される。
上記外部電極は、上記主面上に形成された段差部を含む下地層と、上記下地層上に形成されたメッキ層と、を有し、上記内部電極と接続される。
上記構成によれば、メッキ層は下地層に倣って形成され、外部電極の表面にも段差部に起因する段差が形成される。つまり、積層セラミック電子部品が配線基板に内蔵又は実装される場合、ビアや半田等の接続電極との接続界面に段差を設けることができる。
これにより、上記接続界面における面積を増加させることができる。さらに、外部電極と接続電極とが一軸方向以外の方向でも接合されることになるため、これらの接合を剥がすためには一軸方向以外の方向の力も必要となる。
つまり、積層セラミック電子部品が配線基板に内蔵又は実装された場合、駆動時の発熱及び冷却によって上記接続界面には一軸方向の応力が付加されるが、上記構成により、当該応力に対する外部電極の接続強度を高めることができる。したがって、外部電極における接続信頼性を高めることができる。
具体的には、上記段差部は、上記一軸方向に沿って１μｍ以上１５μｍ以下の高さ寸法を有していてもよい。
さらに、上記段差部は、上記一軸方向に沿って２μｍ以上５μｍ以下の高さ寸法を有していてもよい。
これにより、積層セラミック電子部品の小型化を妨げることなく、接続信頼性を効果的に高めることができる。
上記段差部は、上記主面上に形成された複数の段差部を含んでいてもよい。
これにより、外部電極とビア、半田等の接続電極との接続面積をさらに増加させることができる。また、これらの接続界面を破断させるために、段差面の向きに応じた多様な向きの力が必要となり、接続界面においてより破断しにくい構成とすることができる。
本発明の他の形態に係る積層セラミック電子部品の製造方法は、一軸方向に積層された内部電極を有し、上記一軸方向に向いた主面が形成されたセラミック素体を作製するステップを含む。
上記主面上に形成された段差部を含み、上記内部電極と接続された下地層が形成される。
上記下地層上にメッキ層が形成される。
本発明のさらに他の形態に係る電子部品内蔵基板は、積層セラミック電子部品と、収容層と、配線層と、を具備する。
上記積層セラミック電子部品は、セラミック素体と、外部電極と、を具備する。
上記セラミック素体は、一軸方向に積層された内部電極を有し、上記一軸方向に向いた主面が形成される。
上記外部電極は、上記主面上に形成された段差部を含む下地層と、上記下地層上に形成されたメッキ層と、を有し、上記内部電極と接続される。
上記収容層は、積層セラミック電子部品が収容される。
上記配線層は、上記収容層上に形成された絶縁層と、上記絶縁層上に形成された導体層と、上記外部電極と上記導体層とに接続され、上記段差部と上記一軸方向に対向して上記絶縁層に形成された接続電極と、を有する。
上記構成では、接続電極が段差部と一軸方向に対向して形成され、これらの接続界面における面積を増加させることができる。
また段差部により、外部電極と接続電極とが段差を介して接合されることになるため、これらの接合を剥がすためには一軸方向以外の方向の力も必要となる。これにより、電子部品内蔵基板の発熱及び冷却により付加される応力に対する、外部電極と接続電極との接続強度を高めることができる。したがって、積層セラミック電子部品と接続電極とにおける接続信頼性を高めることができる。
上記段差部は、上記接続電極に対して複数形成されてもよい。
あるいは、上記接続電極は、上記段差部に対して複数形成されてもよい。
これにより、外部電極と接続電極との接続面積をさらに拡大することができ、接続強度をさらに高めることができる。
以上のように、本発明によれば、外部電極における接続信頼性を向上させることが可能な積層セラミック電子部品及びその製造方法、並びにそれを収容する電子部品内蔵基板を提供することができる。
本発明の第１実施形態に係る積層セラミックコンデンサの斜視図である。 上記積層セラミックコンデンサの図１のＡ－Ａ'線に沿った断面図である。 上記積層セラミックコンデンサの図１のＢ－Ｂ'線に沿った断面図である。 図２の拡大図であり、上記積層セラミックコンデンサの外部電極の構成を示す図である。 上記積層セラミックコンデンサの製造方法を示すフローチャートである。 上記積層セラミックコンデンサの製造過程を示す斜視図である。 上記積層セラミックコンデンサの製造過程を示す断面図である。 上記積層セラミックコンデンサが収容される電子部品内蔵基板を示す断面図である。 図８の拡大図であり、上記積層セラミックコンデンサと上記電子部品内蔵基板の接続電極との接続部分を示す図である。 上記電子部品内蔵基板の製造方法を示すフローチャートである。 上記電子部品内蔵基板の製造過程を示す断面図である。 上記電子部品内蔵基板の製造過程を示す断面図である。 上記電子部品内蔵基板の製造過程を示す断面図である。 本実施形態の比較例に係る積層セラミックコンデンサの外部電極と接続電極との接続部分を示す図である。 本発明の第２実施形態に係る電子部品内蔵基板の断面図である。 図１５の拡大図であり、上記電子部品内蔵基板の積層セラミックコンデンサと接続電極との接続部分を示す図である。 上記電子部品内蔵基板の製造過程を示す断面図である。 第２実施形態の変形例に係る電子部品内蔵基板の一部を示す断面図である。 本発明の第３実施形態に係る積層セラミックコンデンサを示す図であり、Ａは上面図、Ｂは断面図である。
以下、図面を参照しながら、本発明の実施形態を説明する。
図面には、相互に直交するＸ軸、Ｙ軸、及びＺ軸が適宜示されている。Ｘ軸、Ｙ軸、及びＺ軸は全図において共通である。
＜第１実施形態＞
［積層セラミックコンデンサ１０の構成］
図１～３は、本発明の第１実施形態に係る積層セラミックコンデンサ１０を示す図である。図１は、積層セラミックコンデンサ１０の斜視図である。図２は、積層セラミックコンデンサ１０の図１のＡ－Ａ'線に沿った断面図である。図３は、積層セラミックコンデンサ１０の図１のＢ－Ｂ'線に沿った断面図である。
積層セラミックコンデンサ１０は、セラミック素体１１と、外部電極１４とを具備する。セラミック素体１１は、本実施形態においてＸ軸方向に長手を有し、全体として直方体形状で構成される。
セラミック素体１１は、典型的には、Ｘ軸方向を向いた２つの端面１１ａと、Ｙ軸方向を向いた２つの側面１１ｂと、Ｚ軸方向を向いた２つの主面１１ｃと、を有する。端面１１ａには、外部電極１４が形成される。セラミック素体１１の各面を接続する稜部は面取りされていてもよい。
なお、セラミック素体１１の各面は曲面であってもよく、セラミック素体１１は全体として丸みを帯びた形状であってもよい。
セラミック素体１１は、容量形成部１６と、保護部１７と、を有する。容量形成部１６は、複数のセラミック層１５と、複数の第１内部電極１２と、複数の第２内部電極１３と、を有し、これらが積層された構成を有する。保護部１７は、容量形成部１６のＺ軸方向を向いた主面１１ｃの領域と、Ｙ軸方向を向いた側面１１ｂの全領域とをそれぞれ覆っている。
内部電極１２，１３は、Ｚ軸方向に積層された複数のセラミック層１５の間に、Ｚ軸方向に沿って交互に配置されている。第１内部電極１２は、一方の端面１１ａに引き出され、他方の端面１１ａから離間している。第２内部電極１３は、第１内部電極１２が引き出されている端面１１ａからは離間し、他方の端面１１ａに引き出されている。
内部電極１２，１３は、典型的にはニッケル（Ｎｉ）を主成分として構成され、積層セラミックコンデンサ１０の内部電極として機能する。なお、内部電極１２，１３は、ニッケル以外に、銅（Ｃｕ）、銀（Ａｇ）、パラジウム（Ｐｄ）等を主成分としてもよい。
セラミック層１５は、誘電体セラミックスによって形成されている。セラミック層１５は、容量形成部１６における容量を大きくするために、高誘電率の誘電体セラミックスで形成される。
上記高誘電率の誘電体セラミックスとして、チタン酸バリウム（ＢａＴｉＯ３）系材料の多結晶体、つまりバリウム（Ｂａ）及びチタン（Ｔｉ）を含むペロブスカイト構造の多結晶体が用いられる。これにより、大容量の積層セラミックコンデンサ１０が得られる。
なお、セラミック層１５は、チタン酸ストロンチウム（ＳｒＴｉＯ３）系、チタン酸カルシウム（ＣａＴｉＯ３）系、チタン酸マグネシウム（ＭｇＴｉＯ３）系、ジルコン酸カルシウム（ＣａＺｒＯ３）系、チタン酸ジルコン酸カルシウム（Ｃａ（Ｚｒ，Ｔｉ）Ｏ３）系、ジルコン酸バリウム（ＢａＺｒＯ３）系、酸化チタン（ＴｉＯ２）系などで形成されてもよい。
保護部１７も、誘電体セラミックスで形成されている。保護部１７を形成する材料は、絶縁性セラミックスであればよいが、セラミック層１５と同様の誘電体セラミックスを用いることにより、セラミック素体１１における内部応力が抑制される。
保護部１７は、容量形成部１６における端面１１ａ以外の面を被覆する。保護部１７は、主に、容量形成部１６の周囲を保護し、内部電極１２，１３の絶縁性を確保する機能を有する。
以下、保護部１７の主面１１ｃ側の領域をカバー領域、側面１１ｂ側の領域をサイドマージン領域と称する。
外部電極１４は、端面１１ａを覆い、主面１１ｃ及び側面１１ｂに延出している。一方の外部電極１４は、一方の端面１１ａにおいて第１内部電極１２と接続され、他方の外部電極１４は、他方の端面１１ａにおいて第２内部電極１３と接続される。
外部電極１４は、複層構造を有する。以下、詳細な構成について説明する。
［外部電極１４の詳細な構成］
図４は、図２の拡大図であり、外部電極１４の構成を示す図である。
外部電極１４は、セラミック素体１１の表面に形成された下地層１８と、下地層１８上に形成されたメッキ層１９と、を含む。
下地層１８は、金属や合金を主成分とする導電性ペーストの焼き付け膜とすることができる。下地層１８の材料は、例えば、ニッケル（Ｎｉ）が好ましいが、銅（Ｃｕ）、銀（Ａｇ）等の金属材料でもよく、あるいは合金や添加物を含む複合材でもよい。
下地層１８は、主面１１ｃ上に形成された段差部２０を含む。段差部２０は、下地層１８において、基部２１からＺ軸方向に高さの異なる部分であり、基部２１とのなす角θが６０度以上１３５度以下である。図４の例では、段差部２０と基部２１とのなす角θが約９０度である。
段差部２０は、Ｚ軸方向に沿って例えば１μｍ以上１５μｍ以下、より好ましくは２μｍ以上５μｍ以下の高さ寸法ｈを有する。段差部２０の高さ寸法ｈは、基部２１からＺ軸方向に最も突出した部分までのＺ軸方向に沿った寸法とする。
メッキ層１９は、銅、ニッケル、錫（Ｓｎ）、白金（Ｐｔ）、パラジウム（Ｐｄ）、金（Ａｇ）などを主成分とする金属や合金のメッキ膜とすることができる。メッキ層１９は、単層構造でも複層構造でもよく、後者の場合、各層の材料が同一でも異なっていてもよい。
メッキ層１９は、下地層１８表面からの厚み寸法がほぼ均一に形成され、下地層１８の形状に倣って形成される。メッキ層１９の下地層１８表面からの厚み寸法は、例えば１～１５μｍである。
上記構成により、メッキ層１９にも、段差部２０の形状に起因する段差が形成される。メッキ層１９の表面、すなわち外部電極１４の表面は、主面１１ｃ上において、上段面２２と、下段面２３と、上段面２２及び下段面２３を接続する起立面２４と、を含む。
起立面２４は、段差部２０に対応してメッキ層１９の表面に形成された面である。起立面２４は、段差部２０を覆い、下段面２３とのなす角が６０度以上１３５度以下の範囲となる面である。
外部電極１４の表面に起立面２４が形成されることで、後述するように、外部電極１４と配線基板上の配線とが接続される場合の接続信頼性を高めることができる。
［積層セラミックコンデンサ１０の製造方法］
図５は、積層セラミックコンデンサ１０の製造方法を示すフローチャートである。図６及び図７は、積層セラミックコンデンサ１０の製造過程を示す図である。以下、積層セラミックコンデンサ１０の製造方法について、図６に沿って、図７及び図８を適宜参照しながら説明する。
（ステップＳ１１：セラミック素体１１作製）
ステップＳ１１では、容量形成部１６を形成するための第１セラミックシートＳ１及び第２セラミックシートＳ２と、保護部１７のカバー領域を形成するための第３セラミックシートＳ３と、を準備する。そして、図６に示すように、これらのセラミックシートＳ１，Ｓ２，Ｓ３を積層して焼成し、セラミック素体１１を作製する。
セラミックシートＳ１，Ｓ２，Ｓ３は、誘電体セラミックスを主成分とする未焼成の誘電体グリーンシートとして構成される。
第１セラミックシートＳ１には第１内部電極１２に対応する未焼成の第１内部電極１２ｕが形成され、第２セラミックシートＳ２には第２内部電極１３に対応する未焼成の第２内部電極１３ｕが形成されている。セラミックシートＳ１，Ｓ２において、内部電極１２ｕ，１３ｕのＹ軸方向周縁には、内部電極１２ｕ，１３ｕが形成されていない、保護部１７のサイドマージン領域に対応する領域が設けられている。第３セラミックシートＳ３には内部電極が形成されていない。
図６に示す未焼成のセラミック素体１１ｕでは、セラミックシートＳ１，Ｓ２が交互に積層され、そのＺ軸方向上下面にカバー領域に対応する第３セラミックシートＳ３が積層される。未焼成のセラミック素体１１ｕは、セラミックシートＳ１，Ｓ２，Ｓ３を圧着することにより一体化される。なお、セラミックシートＳ１，Ｓ２，Ｓ３の枚数は図６に示す例に限定されない。
なお、以上では１つのセラミック素体１１に相当する未焼成のセラミック素体１１ｕについて説明したが、実際には、個片化されていない大判のシートとして構成された積層シートが形成され、セラミック素体１１ｕごとに個片化される。
未焼成のセラミック素体１１ｕを焼結させることにより、図１～３に示すセラミック素体１１が作製される。
焼成温度は、セラミック素体１１ｕの焼結温度に基づいて決定可能である。例えば、誘電体セラミックスとしてチタン酸バリウム系材料を用いる場合には、焼成温度を１０００～１３００℃程度とすることができる。また、焼成は、例えば、還元雰囲気下、又は低酸素分圧雰囲気下において行うことができる。
（ステップＳ１２：下地層形成）
ステップＳ１２では、セラミック素体１１の端面１１ａ及び主面１１ｃに導電性ペーストを塗布し、焼き付けることで、外部電極１４の下地層１８を形成する。
導電性ペーストは、例えば、金属材料及び有機バインダ等を含んでおり、主面１１ｃ上に段差部２０を形成するように塗布される。金属材料としては、ニッケル（Ｎｉ）が挙げられるが、銅（Ｃｕ）及び銀（Ａｇ）等の他の金属材料を含んでいてもよく、合金であってもよい。また、導電性ペーストは、上記以外の添加物を含んでいてもよい。
下地層１８の形成方法としては、まず図７Ａに示すように、主面１１ｃのＸ軸方向周縁部（端面１１ａ側の領域）に、第１下地層１８ａを形成する。第１下地層１８ａは、図４の基部２１を構成する。
その後、図７Ｂに示すように、第１下地層１８ａの一部と端面１１ａとを覆うように、第２下地層１８ｂを形成する。
これにより、第２下地層１８ｂの第１下地層１８ａ上の端部に沿って、段差部２０が形成される。
第１下地層１８ａの塗布方法としては、例えば印刷法が挙げられる。これにより、主面１１ｃ上のＸ軸方向周縁部に、高い位置精度で第１下地層１８ａを形成することができる。
第２下地層１８ｂの塗布方法としては、例えばディップ法及び印刷法等が挙げられる。
例えばディップ法で第２下地層１８ｂを形成する場合は、第１下地層１８ａが形成されたセラミック素体１１のＸ軸方向端部を、電極材料が充填されたディップ槽内に浸漬し、引き上げる。このとき、端面１１ａから第１下地層１８ａの一部までをディップ槽内に浸漬することで、段差部２０が形成できる。
ディップ法を適用する場合は、導電性ペーストの粘度を調整することで、段差部２０のＺ軸方向の高さ寸法ｈを調整することができる。具体的には、導電性ペーストの粘度が大きくなるに従い、段差部２０の高さ寸法ｈは小さくなり、導電性ペーストの粘度が小さくなるに従い、段差部２０の高さ寸法ｈは大きくなる傾向になる。導電性ペーストの粘度は、５０～５００ｐｓの範囲とすることができる。ディップ法により、段差部２０を精度良く形成できるとともに、端面１１ａ上の導電性ペーストの塗布も同時に行うことができる。
あるいは、印刷法で第２下地層１８ｂを形成してもよい。これにより、積層セラミックコンデンサ１０が小型化した場合でも、高い位置精度で段差部２０を形成することができる。
第１下地層１８ａ及び第２下地層１８ｂの焼き付けは、それぞれ行ってもよいし、同時に行ってもよい。
例えば、主面１１ｃに第１下地層１８ａを塗布して焼き付けた後、第２下地層１８ｂを塗布し、焼き付けてもよい。この場合、第１下地層１８ａは、未焼成のセラミック素体１１ｕに形成され、セラミック素体１１ｕの焼成と同時に焼成されてもよい。
あるいは、主面１１ｃに第１下地層１８ａを塗布し、未焼成の第１下地層１８ａ上にさらに第２下地層１８ｂを塗布した後、第１下地層１８ａ及び第２下地層１８ｂを同時に焼成してもよい。
（ステップＳ１３：メッキ層１９形成）
ステップＳ１３では、下地層１８上に、例えば電解メッキによってメッキ層１９を形成する。段差部２０を有する下地層１８を下地としてメッキ層１９を形成することで、下地層１８の凹凸に倣って凹凸が形成される。これにより、図４に示す、第１下地層１８ａ及び第２下地層１８ｂの複層構造の上に形成された上段面２２と、第１下地層１８ａのみの単層の上に形成された下段面２３と、第２下地層１８ｂの端部である段差部２０を覆う起立面２４と、が形成される。
メッキ層１９は、一例として、銅、ニッケル、錫の３層のメッキ膜を有していてもよいが、これに限定されず、単層構造でも２層構造でもよいし、より多層の構造でもよい。
以上により、図１～３に示す積層セラミックコンデンサ１０が製造される。
積層セラミックコンデンサ１０は、例えば以下のような電子部品内蔵基板１００に収容される。
［電子部品内蔵基板１００の構成］
図８は、本実施形態の電子部品内蔵基板１００を示す断面図である。
電子部品内蔵基板１００は、積層セラミックコンデンサ１０を収容することが可能に構成された収容層１１０と、収容層１１０上に形成された配線層１２０と、を備える。
収容層１１０は、コア材１１１と、積層セラミックコンデンサ１０を収容可能なキャビティ１１２と、を含む。
コア材１１１は、電子部品内蔵基板１００の剛性を高め、積層セラミックコンデンサ１０を保護する機能を有する。
コア材１１１は、例えば、熱硬化性樹脂、熱可塑性樹脂、プリプレグ等で構成された基板であり、補強材（フィラー）、その他の添加物によって特性が調整される。コア材１１１は、一例として、ガラス繊維等のフィラーが添加されたガラスエポキシ系樹脂で構成される。
コア材１１１のＺ軸方向に沿った厚み寸法や形状は特に限定されない。コア材１１１は、例えば、積層セラミックコンデンサ１０を収容できる厚み寸法を有し、典型的には略矩形の形状に構成される。
図８において、コア材１１１のＺ軸方向上方に向いた面を第１コア主面１１１ａ、Ｚ軸方向下方に向いた面を第２コア主面１１１ｂとする。
キャビティ１１２は、積層セラミックコンデンサ１０を収容可能なサイズで形成される。キャビティ１１２は、図８ではコア材１１１を貫通する孔として構成されるが、底部を有する凹部として構成されてもよい。
キャビティ１１２において、積層セラミックコンデンサ１０との間隙には、充填材１１３が充填されている。充填材１１３は、例えば絶縁性樹脂を含み、後述する絶縁層１２１の材料の一部や、接着材等を含んでいる。充填材１１３により、積層セラミックコンデンサ１０がキャビティ１１２と間隙を介して固定され、十分に保護される。
配線層１２０は、収容層１１０上に形成された絶縁層１２１と、絶縁層１２１上に形成された導体層１２２と、絶縁層１２１に形成された接続電極１２３と、を有し、絶縁層１２１と導体層１２２とがＺ軸方向に積層された構成を有する。
配線層１２０は、図８に示す例では、コア材１１１の第１コア主面１１１ａ及び第２コア主面１１１ｂの両面にそれぞれ設けられる。
絶縁層１２１は、例えば絶縁性の樹脂材料により構成される。絶縁層１２１の材料としては、熱硬化性樹脂、熱可塑性樹脂、プリプレグ等を適宜用いることができ、一例としてガラス繊維が補強材として添加されたガラスエポキシ樹脂を用いることができる。
本実施形態において、絶縁層１２１は、コア材１１１の第１コア主面１１１ａ上の第１絶縁層１２１ａと、コア材１１１の第２コア主面１１１ｂ上の第２絶縁層１２１ｂと、を含む。第１絶縁層１２１ａ及び第２絶縁層１２１ｂを絶縁層１２１と総称する。
導体層１２２は、金属材料や導電性ペースト等で構成され、典型的には、パターニングされた銅箔で構成される。また図示はしないが、導体層１２２の少なくとも一部を覆うように、ソルダレジスト、絶縁性フィルム等の表層絶縁層が形成されていてもよい。
接続電極１２３は、絶縁層１２１に形成された層間接続用のビアとして構成される。
図９は、図８の拡大図であり、外部電極１４及び接続電極１２３の接続構成を示す図である。
接続電極１２３は、外部電極１４と導体層１２２とに接続され、段差部２０とＺ軸方向に対向して設けられる。接続電極１２３の外部電極１４側の端面である接続面１２４は、外部電極１４の表面の凹凸に対応する凹凸形状を有する。これにより、後述するように、外部電極１４との接続信頼性を高めることができる。
［電子部品内蔵基板１００の製造方法］
図１０は、電子部品内蔵基板１００の製造方法を示すフローチャートである。図１１～図１３は、電子部品内蔵基板１００の製造過程を示す図である。以下、電子部品内蔵基板１００の製造方法について、図１０に沿って、図１１～図１３を適宜参照しながら説明する。
（ステップＳ２１：収容層１１０の作製）
ステップＳ２１では、積層セラミックコンデンサ１０が収容された収容層１１０を作製する。ステップＳ２１の収容層１１０作製工程は、コア材１１１の作製工程（ステップＳ２１－１）と、積層セラミックコンデンサ１０（電子部品）の収容工程（ステップＳ２１－２）と、を含む。
ステップＳ２１－１では、図１１Ａに示すように、コア材１１１を構成する基板１１４を準備する。基板１１４は、一例として、硬化した状態のガラスエポキシ基板である。基板１１４には、予め、スルーホールや配線等が形成されていてもよい。
なお、図１１及び図１２では、第１コア主面１１１ａがＺ軸方向下方を向き、第２コア主面１１１ｂがＺ軸方向上方を向いた状態でコア材１１１が配置されているものとする。
続いて、図１１Ｂに示すように、基板１１４に、積層セラミックコンデンサ１０を収容するキャビティ１１２を形成する。キャビティ１１２は、例えばレーザ等によって、基板１１４をＺ軸方向に貫通して形成される。
これにより、キャビティ１１２が形成されたコア材１１１が作製される。
ステップＳ２１－２では、図１１Ｃに示すように、コア材１１１の第１コア主面１１１ａに、例えばＰＥＴ（ポリエチレンテレフタレート）を含むキャリア１１５を設ける。キャリア１１５は、例えばラミネート加工によってコア材１１１と接着される。
続いて、図１２Ａに示すように、キャビティ１１２に積層セラミックコンデンサ１０を配置する。これにより、積層セラミックコンデンサ１０が、キャリア１１５上に接着された状態でキャビティ１１２内に収容される。
（ステップＳ２２：配線層１２０の形成）
ステップＳ２２では、収容層１１０上に配線層１２０を形成する。ステップＳ２２の配線層１２０の形成工程は、第２絶縁層１２１ｂの形成工程（ステップＳ２２－１）と、第１絶縁層１２１ａの形成工程（ステップＳ２２－２）と、接続電極１２３の形成工程（ステップＳ２２－３）と、導体層１２２の形成工程（ステップＳ２２－４）と、を含む。
ステップＳ２２－１では、図１２Ｂに示すように、コア材１１１の第２コア主面１１１ｂ上に、第２絶縁層１２１ｂが形成される。第２絶縁層１２１ｂは、例えば未硬化のガラスエポキシ系樹脂で構成され、真空ラミネート加工等によってコア材１１１の第２コア主面１１１ｂ上に積層される。積層時に加熱することにより、第２絶縁層１２１ｂを構成する樹脂が溶解して第１コア主面１１１ａに接着するとともに、キャビティ１１２と積層セラミックコンデンサ１０との間隙に充填される。これにより、第２絶縁層１２１ｂが形成されるとともに、充填材１１３の少なくとも一部が形成される。
続いて、ステップＳ２２－２では、図１３Ａに示すように、キャリア１１５を除去したコア材１１１の第１コア主面１１１ａ上に、第１絶縁層１２１ａが形成される。第１絶縁層１２１ａも、例えば未硬化のガラスエポキシ系樹脂で構成される。当該樹脂が溶解することで、第１絶縁層１２１ａと、充填材１１３と、が同時に形成される。
なお、図１３では、図１２からコア材１１１をＺ軸方向に反転させ、第１コア主面１１１ａがＺ軸方向上方を向き、第２コア主面１１１ｂがＺ軸方向下方を向いた状態とする。
ステップＳ２２－３では、段差部２０とＺ軸方向に対向する位置に接続電極１２３を形成する。
図１３Ｂに示すように、まず絶縁層１２１にバイアホール１２５を形成する。バイアホール１２５は、例えばレーザにより形成される。これにより、外部電極１４の起立面２４を含む段差が露出する。バイアホール１２５は、例えば第１絶縁層１２１ａ及び第２絶縁層１２１ｂの両層に形成されてもよいし、一方のみに形成されてもよい。
そして、バイアホール１２５内に導体を埋め込み、接続電極１２３を形成する。接続電極１２３は、例えば電解メッキ法により、外部電極１４の起立面２４を含む領域を下地として形成される。これによって、図８及び図９に示すように、外部電極１４の段差部２０上に、段差部２０に対応する形状の接続面１２４を含む接続電極１２３が形成される。
ステップＳ２２－４では、例えばセミアディティブ法、サブトラクティブ法等により、導体層１２２が形成される。セミアディティブ法を適用する場合は、例えば、第１絶縁層１２１ａ及び第２絶縁層１２１ｂの両面をパターニングされたメッキレジストで被覆して、レジストに被覆されていない部分を選択的に電解メッキすることで、導体層１２２が形成される。
ステップＳ２２－３の接続電極１２３の導体の埋め込みと、ステップＳ２２－４の導体層１２２の形成は、同時に行ってもよい。
以上により、図８に示す電子部品内蔵基板１００が製造される。
［電子部品内蔵基板１００の作用効果］
電子部品内蔵基板１００の駆動時には、実装及び内蔵された電子部品によって、発熱及び冷却が繰り返される。上述のように、コア材１１１及び絶縁層１２１は絶縁性樹脂で構成されるため、積層セラミックコンデンサ１０とは異なる熱膨張係数を有する。このため、積層セラミックコンデンサ１０の外部電極１４と接続電極１３２との間には、熱膨張率の差異に起因するＺ軸方向の応力が付加される（図９及び図１４の白抜き矢印参照）。特に、導体層１２２に半導体チップ等の発熱部品が実装された場合は、発熱量が大きくなるため、付加される応力が高まる。
図１４は、本実施形態の比較例に係る電子部品内蔵基板の模式的な拡大断面図であり、図９に対応する部分を示す図である。
図１４に示す比較例では、積層セラミックコンデンサ１０Ｂの外部電極１４Ｂが段差部を有さない。これに伴い、接続電極１２３Ａの接続面１２４Ａも、Ｚ軸方向に向いた略平坦な面で構成される。
接続電極１２３Ａの接続面１２４Ａと外部電極１４Ａを離間させるのに必要な力Ｆ'は、Ｚ軸方向にほぼ平行な向きのみとなる。したがって、Ｚ軸方向の応力が付加された場合、破断や導通不良が発生しやすく、接続面１２４Ａにおける接続強度を十分確保できない。
一方、本実施形態では、図９に示すように、接続電極１２３の接続面１２４が、段差部２０に起因する段差を有する。これにより、接続電極１２３と外部電極１４とを完全に離間させるためには、上段面２２及び下段面２３を離間させるためのＺ軸方向に平行な力Ｆ１に加えて、起立面２４を離間させるための力Ｆ２も要する。力Ｆ２は、起立面２４に直交する方向（例えばＸ軸方向）であり、Ｚ軸方向とは交差する向きとなる。これにより、Ｚ軸方向の応力が付加されても、起立面２４及び接続面１２４が相互に接触された状態を維持しやすくなり、破断や導通不良を抑制することができる。したがって、外部電極１４と接続面１２４の接続強度を高め、信頼性を向上させることができる。
また、近年の電子部品の小型化の傾向により、積層セラミックコンデンサ１０及びそれに接続される接続電極（バイアホール）１２３の径も縮小する傾向にある。
本実施形態によれば、段差部２０により、接続電極１２３の径に対する接続電極１２３と外部電極１４との接続面積の割合を増大させることができる。これにより、外部電極１４と接続電極１２３における接続強度を高めることができ、小型でかつ信頼性の高い電子部品内蔵基板１００を提供することができる。
＜第２実施形態＞
図１５は、本発明の第２実施形態に係る電子部品内蔵基板の断面図である。図１６は、図１５の拡大図である。
これらの図に示すように、電子部品内蔵基板１００Ｂは、積層セラミックコンデンサ１０Ｂと、収容層１１０と、配線層１２０Ｂと、を備える。配線層１２０Ｂは、絶縁層１２１と、導体層１２２と、接続電極１２３Ｂと、を有する。第１実施形態と同様の構成については、同一の符号を付して説明を省略する。
積層セラミックコンデンサ１０Ｂは、外部電極１４Ｂと、セラミック素体１１と、を備える。外部電極１４Ｂは、段差部２０Ｂの構成が第１実施形態の外部電極１４と異なる。
下地層１８Ｂは、主面１１ｃ上に形成された複数の段差部２０Ｂを含む。第１実施形態と同様に複数の段差部２０Ｂが基部となす角度は、６０～１３５度である。これに伴い、メッキ層１９Ｂも、複数の起立面２４Ｂを含んでいる。例えばメッキ層１９Ｂの表面には、下段面２３Ｂと、下段面２３ＢのＸ軸方向両端部に形成された複数の起立面２４Ｂと、起立面２４Ｂにそれぞれ接続する複数の上段面２２Ｂが形成されている。起立面２４Ｂは、段差部２０Ｂに対応してメッキ層１９Ｂの表面に形成された面である。起立面２４Ｂは、段差部２０Ｂを覆い、下段面２３Ｂとのなす角度が６０～１３５度の範囲となる面である。
段差部２０Ｂは、１つの接続電極１２３Ｂに対して複数形成されている。図１６に示す例では、１つの接続電極１２３Ｂに対して２つの段差部２０Ｂが形成されている。２つの段差部２０Ｂは、例えば、基部２１Ｂを挟んでＸ軸方向に向かい合って配置される。
例えば段差部２０Ｂ（下地層１８Ｂ）は、導電性ペーストを複数回印刷することにより形成される。
具体的には、まず第１実施形態の図７Ａと同様に、主面１１ｃのＸ軸方向周縁部に印刷法によって導電性ペーストで第１下地層１８ａを形成する。
続いて、図１７に示すように、第１下地層１８ａ上に、印刷法によって導電性ペーストで第２下地層１８ｃを形成する。第２下地層１８ｃは、第１下地層１８ａの基部２１を除く部分に形成される。これにより、複数の段差部２０Ｂが容易に形成される。
なお図示は省略するが、端面１１ａにも、第２下地層１８ｃの形成と同時に、あるいはその後、導電性ペーストが塗布され下地層１８Ｂが形成される。
図１５及び図１６に示す電子部品内蔵基板１００Ｂでは、接続電極１２３Ｂに対して起立面２４Ｂが複数形成されることから、接続電極１２３Ｂと外部電極１４Ｂを剥がすために、より複雑な方向の力が必要となる。これにより、外部電極１４Ｂと接続電極１２３Ｂとの間の接続強度を高め、Ｚ軸方向に付加される応力に対する耐性を高めることができる。したがって、外部電極１４Ｂと接続電極１３Ｂとの接続信頼性をさらに向上させることができる。
図１８は、本実施形態の変形例に係る接続電極１２３Ｂと外部電極１４Ｂとの構成を示す拡大断面図である。
同図に示すように、外部電極１４Ｂは、多数、例えば３以上の段差部２０Ｂ及び起立面２４Ｂを有していてもよい。それぞれの段差部２０Ｂと起立面２４Ｂの構造は第１及び第２の実施形態で説明したものと同様である。これにより、外部電極１４Ｂと接続電極１２３Ｂとの接続信頼性をより一層高めることができる。
＜第３実施形態＞
図１９は、本発明の第３実施形態に係る積層セラミックコンデンサ１０Ｃを示す図であり、Ａは平面図、Ｂは断面図である。
同図に示すように、積層セラミックコンデンサ１０Ｃのセラミック素体１１Ｃは、Ｙ軸方向に長手を有しており、Ｙ軸方向に段差部２０Ｃ及び起立面２４Ｃが延在している。
積層セラミックコンデンサ１０Ｃを収容する電子部品内蔵基板（図示せず）においては、１つの段差部２０Ｃに対して、複数の接続電極１２３Ｃを形成することができる。図１９に示す例では、Ｙ軸方向に沿って複数の接続電極１２３Ｃが並んで配置される。これにより、積層セラミックコンデンサ１０Ｃが小型に構成され接続電極１２３Ｃの径を十分に確保できない場合でも、接続電極１２３Ｃとの接続面積を増加させることができる。したがって、外部電極１４Ｃと接続電極１２３Ｃの接続強度を高め、小型でかつ耐熱性の高い電子部品内蔵基板を提供することができる。
また、一つの段差部２０Ｃに対して複数の接続電極１２３Ｃを形成することで、段差部２０Ｃの構成を複雑化させずに、電子部品内蔵基板全体としての外部電極１４Ｃと接続電極１２Ｃ（配線）との接続面積を増大させることができる。
以上、本発明の各実施形態について説明したが、本発明は上述の実施形態にのみ限定されるものではなく、本発明の要旨を逸脱しない範囲内において種々変更を加え得ることは勿論である。例えば本発明の実施形態は各実施形態を組み合わせた実施形態とすることができる。
電子部品内蔵基板の構成は上記に限定されず、例えば、絶縁層と収容層との間に、必要に応じて接着層等の他の絶縁層が配置されていてもよい。
上記各実施形態では、積層セラミックコンデンサが電子部品内蔵基板に収容される例を示したが、積層セラミックコンデンサは、例えば配線基板上に実装されてもよい。この場合にも、はんだ等によってＺ軸方向（一軸方向）に外部電極と基板上の配線層とが接続されるため、段差部によって接続強度を高め、接続信頼性を高めることができる。
また、上記実施形態では、セラミック電子部品の一例として積層セラミックコンデンサについて説明したが、本発明は、内部電極が交互に配置される積層セラミック電子部品全般に適用可能である。このような積層セラミック電子部品としては、例えば、圧電素子などが挙げられる。
１０，１０Ｂ，１０Ｃ…積層セラミックコンデンサ（セラミック電子部品）
１１…セラミック素体
１２，１３…内部電極
１４，１４Ｂ，１４Ｃ…外部電極
１８，１８Ｂ…下地層
１９，１９Ｂ…メッキ層
２０，２０Ｂ，２０Ｃ…段差部

Claims (8)

  1. ビアとして構成された接続電極を有する電子部品内蔵基板に収容される積層セラミック電子部品であって、
    一軸方向に積層された内部電極を有し、前記一軸方向に向いた主面が形成されたセラミック素体と、
    前記主面上に形成された段差部を含む下地層と、前記下地層上に形成されたメッキ層と、を有し、前記内部電極と接続された外部電極と、
    を具備し、
    前記段差部は、前記接続電極と前記一軸方向に対向して設けられる
    積層セラミック電子部品。
  2. 請求項１に記載の積層セラミック電子部品であって、
    前記段差部は、前記一軸方向に沿って１μｍ以上１５μｍ以下の高さ寸法を有する
    積層セラミック電子部品。
  3. 請求項２に記載の積層セラミック電子部品であって、
    前記段差部は、前記一軸方向に沿って２μｍ以上５μｍ以下の高さ寸法を有する
    積層セラミック電子部品。
  4. 請求項１から３のいずれか一項に記載の積層セラミック電子部品であって、
    前記段差部は、前記主面上に形成された複数の段差部を含む
    積層セラミック電子部品。
  5. ビアとして構成された接続電極を有する電子部品内蔵基板に収容される積層セラミック電子部品の製造方法であって、
    一軸方向に積層された内部電極を有し、前記一軸方向に向いた主面が形成されたセラミック素体を作製し、
    前記主面上に形成された段差部を含み、前記内部電極と接続された下地層を形成し、
    前記下地層上にメッキ層を形成し、
    前記段差部は、前記接続電極と前記一軸方向に対向して設けられる
    積層セラミック電子部品の製造方法。
  6. 一軸方向に積層された内部電極を有し、前記一軸方向に面する主面が形成されたセラミック素体と、前記主面上に形成された段差部を含む下地層と前記下地層上に形成されたメッキ層とを有し前記内部電極と接続された外部電極と、を備えた積層セラミック電子部品と、
    前記積層セラミック電子部品が収容された収容層と、
    前記収容層上に形成された絶縁層と、前記絶縁層上に形成された導体層と、前記外部電極と前記導体層とに接続され、前記段差部と前記一軸方向に対向して前記絶縁層に形成された接続電極と、を有する配線層と、
    を具備する電子部品内蔵基板。
  7. 請求項６に記載の電子部品内蔵基板であって、
    前記段差部は、前記接続電極に対して複数形成される
    電子部品内蔵基板。
  8. 請求項６又は７に記載の電子部品内蔵基板であって、
    前記接続電極は、前記段差部に対して複数形成される
    電子部品内蔵基板。
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