JP7423340B2

JP7423340B2 - 積層セラミック電子部品、テープ包装体及び回路基板

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Publication number: JP7423340B2
Application number: JP2020025078A
Authority: JP
Inventors: 敏寛福田
Original assignee: Taiyo Yuden Co Ltd
Current assignee: Taiyo Yuden Co Ltd
Priority date: 2020-02-18
Filing date: 2020-02-18
Publication date: 2024-01-29
Anticipated expiration: 2040-02-18
Also published as: JP2021132059A

Description

本発明は、積層セラミック電子部品、並びにそれを備えたテープ包装体及び回路基板に関する。

積層セラミックコンデンサ等の積層セラミック電子部品は、積層された複数の内部電極を含むセラミック素体（積層体）と、当該セラミック素体の端部を覆う一対の外部電極と、を備える。積層セラミック電子部品では、典型的には、外部電極がはんだ付け等によって回路基板のランドに接続される。

例えばリフロー法によって外部電極を回路基板にはんだ付けする際、特許文献１の段落０００５及び図９に記載されているように、２つの外部電極に異なる大きさの力が付加され、積層セラミック電子部品がバランスを崩すことがあった。これにより、一方の外部電極が回路基板から離間して積層セラミックコンデンサが立ち上がる、いわゆるマンハッタン現象が生じることがあった。

特許文献１には、上記マンハッタン現象を防止する観点から、内部電極の引き出し幅寸法及びそれに接続する外部電極を下段から上段に向けて順次減少するように形成した積層セラミック部品が記載されている。

特開２０００－６８１４８号公報

しかしながら、特許文献１の積層セラミック部品では、外部電極の形状のコントロールが難しく、一対の外部電極の形状がそれぞれ異なった場合、マンハッタン現象のような実装不良を防止することが難しかった。

以上のような事情に鑑み、本発明の目的は、実装不良を防止することが可能な積層セラミック電子部品、並びにそれを備えたテープ包装体及び回路基板を提供することにある。

上記目的を達成するため、本発明の一形態に係る積層セラミック電子部品は、セラミック素体と、第１外部電極と、第２外部電極と、を具備する。
上記セラミック素体は、第１軸方向に向いた第１主面及び第２主面と、上記第１軸に直交する第２軸方向に向いた第１端面及び第２端面と、上記第１軸及び上記第２軸に直交する第３軸方向に向いた第１側面及び第２側面と、上記第１端面又は上記第２端面に引き出され上記第１軸方向に積層された複数の内部電極と、を有する。
上記第１外部電極は、上記第１端面を覆い、上記第１主面及び上記第２主面と、上記第１側面及び上記第２側面と、に延出する。
上記第２外部電極は、上記第２端面を覆い、上記第１主面及び上記第２主面と、上記第１側面及び上記第２側面と、に延出する。
上記第１外部電極及び上記第２外部電極は、それぞれ、
上記第１軸方向に向いた第１電極主面及び第２電極主面と、
上記第２軸方向に向いた電極端面と、
上記第３軸方向に向いた第１電極側面及び第２電極側面と、を有する。
上記第１電極側面又は上記第２電極側面の少なくとも一方は、
上記第３軸方向内方に陥凹する溝状に形成され、上記電極端面又は上記第２電極主面の少なくとも一方に到達する凹部を含む。

この構成では、例えば第２電極主面が実装基板に対向して配置され、はんだによって第２電極主面及び電極端面が当該実装基板に接続される。この際、第１電極側面又は第２電極側面の少なくとも一方が上記凹部を有することで、上記電極端面又は上記第２電極主面の少なくとも一方から、凹部に沿って第１電極側面及び／又は第２電極側面にはんだが十分に濡れ上がることができる。これにより、第１電極側面及び／又は第２電極側面が、はんだと十分に接合される。したがって、第１外部電極及び第２外部電極における電極端面へのはんだの濡れ上がりの差異に起因するマンハッタン現象を抑制することができ、実装不良を防止することができる。

上記第１電極側面又は上記第２電極側面の少なくとも一方は、
上記第３軸方向内方に陥凹する溝状にそれぞれ形成され、上記電極端面又は上記第２電極主面の少なくとも一方に到達する複数の凹部を含んでいてもよい。
これにより、はんだが、複数の凹部に沿って第１電極側面及び／又は第２電極側面のより広範囲に濡れ広がり、マンハッタン現象をより確実に抑制することができる。

上記凹部は、上記第３軸方向内方に１μｍ以上５０μｍ以下の深さで陥凹していてもよい。
これにより、凹部によるはんだの誘導効果をより確実に発揮させることができる。

上記凹部の延在方向に直交する幅は、１０μｍ以上５０μｍ以下であってもよい。
これにより、凹部によるはんだの誘導効果をより確実に発揮させることができる。

例えば、上記積層セラミック電子部品の上記第１軸方向の寸法は、上記積層セラミック電子部品の上記第３軸方向の寸法より大きくてもよい。
上記セラミック素体では、実装時に特にバランスを崩しやすく、マンハッタン現象等の実装不良が起きやすい。上記セラミック素体を備えた積層セラミックコンデンサの第１電極側面又は第２電極側面の少なくとも一方に上記凹部を設けることで、実装不良を効果的に抑制することができる。

本発明の他の形態に係るテープ包装体は、積層セラミック電子部品と、キャリアテープと、カバーテープと、を具備する。
上記キャリアテープは、上記積層セラミック電子部品を収容する部品収容部を有する。
上記カバーテープは、上記部品収容部を覆うように上記キャリアテープに貼り付けられる。
上記積層セラミック電子部品は、セラミック素体と、第１外部電極と、第２外部電極と、を有する。
上記セラミック素体は、第１軸方向に向いた第１主面及び第２主面と、上記第１軸に直交する第２軸方向に向いた第１端面及び第２端面と、上記第１軸及び上記第２軸に直交する第３軸方向に向いた第１側面及び第２側面と、上記第１端面又は上記第２端面に引き出され上記第１軸方向に積層された複数の内部電極と、を有する。
上記第１外部電極は、上記第１端面を覆い、上記第１主面及び上記第２主面と、上記第１側面及び上記第２側面と、に延出する。
上記第２外部電極は、上記第２端面を覆い、上記第１主面及び上記第２主面と、上記第１側面及び上記第２側面と、に延出する。
上記第１外部電極及び上記第２外部電極は、それぞれ、
上記第１軸方向に向いた第１電極主面及び第２電極主面と、
上記第２軸方向に向いた電極端面と、
上記第３軸方向に向いた第１電極側面及び第２電極側面と、を有する。
上記第１電極側面又は上記第２電極側面の少なくとも一方は、
上記第３軸方向内方に陥凹する溝状に形成され、上記電極端面又は上記第２電極主面の少なくとも一方に到達する凹部を含む。
上記部品収容部は、上記第２電極主面が接する底面を含む。

本発明のさらに他の形態に係る回路基板は、実装基板と、積層セラミック電子部品と、第１はんだ及び第２はんだと、を具備する。
上記積層セラミック電子部品は、セラミック素体と、第１外部電極と、第２外部電極と、を有し、上記第２主面が上記実装基板に対向するように配置される。
上記セラミック素体は、第１軸方向に向いた第１主面及び第２主面と、上記第１軸に直交する第２軸方向に向いた第１端面及び第２端面と、上記第１軸及び上記第２軸に直交する第３軸方向に向いた第１側面及び第２側面と、上記第１端面又は上記第２端面に引き出され上記第１軸方向に積層された複数の内部電極と、を有する。
上記第１外部電極は、上記第１端面を覆い、上記第１主面及び上記第２主面と、上記第１側面及び上記第２側面と、に延出する。
上記第２外部電極は、上記第２端面を覆い、上記第１主面及び上記第２主面と、上記第１側面及び上記第２側面と、に延出する。
上記第１はんだ及び上記第２はんだは、上記第１外部電極及び上記第２外部電極と上記実装基板とをそれぞれ接続する。
上記第１外部電極及び上記第２外部電極は、それぞれ、
上記第１軸方向に向いた第１電極主面及び第２電極主面と、
上記第２軸方向に向いた電極端面と、
上記第３軸方向に向いた第１電極側面及び第２電極側面と、を有する。
上記第１電極側面又は上記第２電極側面の少なくとも一方は、
上記第３軸方向内方に陥凹する溝状に形成され、上記電極端面又は上記第２電極主面の少なくとも一方に到達する凹部を含む。
上記第１はんだ及び第２はんだは、それぞれ、
上記電極端面及び上記第２電極主面に接合され、かつ、上記凹部に沿って上記第１電極側面又は上記第２電極側面の少なくとも一方に延出する。

以上のように、本発明によれば、実装不良を防止することが可能な積層セラミック電子部品、並びにそれを備えたテープ包装体及び回路基板を提供することができる。

本発明の第１実施形態に係る積層セラミックコンデンサの斜視図である。上記積層セラミックコンデンサのＡ－Ａ'線に沿った断面図である。上記積層セラミックコンデンサのＢ－Ｂ'線に沿った断面図である。上記積層セラミックコンデンサのＣ－Ｃ'線に沿った断面図である。上記積層セラミックコンデンサを備えた回路基板を示す側面図である。上記積層セラミックコンデンサを備えたテープ包装体を示す断面図である。上記実施形態の比較例に係る回路基板を示す側面図である。上記実施形態の比較例に係る回路基板を示す側面図であり、マンハッタン現象を説明するための図である。上記積層セラミックコンデンサの製造方法を示すフローチャートである。上記積層セラミックコンデンサの製造過程を示す斜視図である。上記積層セラミックコンデンサの製造過程を示す側面図である。上記積層セラミックコンデンサの製造過程で用いられる切断刃を示す側面図である。本発明の第２実施形態に係る積層セラミックコンデンサの斜視図である。Ａは、上記積層セラミックコンデンサのＤ－Ｄ'線に沿った断面図であり、Ｂは、上記積層セラミックコンデンサのＥ－Ｅ'線に沿った断面図である。上記積層セラミックコンデンサを備えた回路基板を示す側面図である。本発明の第３実施形態に係る積層セラミックコンデンサの側面図である。

以下、図面を参照しながら、本発明の実施形態を説明する。
図面には、相互に直交するＸ軸、Ｙ軸、及びＺ軸が適宜示されている。Ｘ軸、Ｙ軸、及びＺ軸は全図において共通である。

＜第１実施形態＞
［積層セラミックコンデンサの全体構成］
図１～３は、本発明の第１実施形態に係る積層セラミックコンデンサ１０を示す図である。図１は、積層セラミックコンデンサ１０の斜視図である。図２は、積層セラミックコンデンサ１０の図１のＡ－Ａ'線に沿った断面図である。図３は、積層セラミックコンデンサ１０の図１のＢ－Ｂ'線に沿った断面図である。図４は、積層セラミックコンデンサ１０の図１のＣ－Ｃ'線に沿った断面図である。

積層セラミックコンデンサ１０は、セラミック素体１１と、第１外部電極１４と、第２外部電極１５とを備える。外部電極１４，１５はそれぞれ、セラミック素体１１の表面に形成されている。

セラミック素体１１は、略直方体形状を有する。つまり、セラミック素体１１は、Ｘ軸方向を向いた第１端面１１ａ及び第２端面１１ｂと、Ｙ軸方向を向いた第１側面１１ｃ及び第２側面１１ｄと、Ｚ軸方向を向いた第１主面１１ｅ及び第２主面１１ｆと、を含む。端面１１ａ，１１ｂは、Ｙ軸方向及びＺ軸方向に沿って延びる。側面１１ｃ，１１ｄは、Ｚ軸方向及びＸ軸方向に沿って延びる。主面１１ｅ，１１ｆは、Ｘ軸方向及びＹ軸方向に沿って延びる。

セラミック素体１１の端面１１ａ，１１ｂ、側面１１ｃ，１１ｄ、及び主面１１ｅ，１１ｆはいずれも、平坦面として構成される。本実施形態に係る平坦面とは、全体的に見たときに平坦と認識される面であれば厳密に平面でなくてもよく、例えば、表面の微小な凹凸形状や、所定の範囲に存在する緩やかな湾曲形状などを有する面も含まれる。例えば、セラミック素体１１の各面を接続する稜部は、面取りされていてもよい。

セラミック素体１１は、容量形成部１６と、保護部１７と、を有する。容量形成部１６は、複数のセラミック層１８と、複数の第１内部電極１２と、複数の第２内部電極１３と、を有し、これらが積層された構成を有する。保護部１７は、容量形成部１６のＺ軸方向を向いた両主面の全領域と、Ｙ軸方向を向いた両側面の全領域とをそれぞれ覆っている。

内部電極１２，１３は、Ｚ軸方向に積層された複数のセラミック層１８の間に、Ｚ軸方向に沿って交互に積層されている。第１内部電極１２は、第１端面１１ａに引き出され、第２端面１１ｂから離間している。第２内部電極１３は、第２端面１１ｂに引き出され、第１端面１１ａから離間している。

内部電極１２，１３を形成する電気の良導体としては、典型的にはニッケル（Ｎｉ）が挙げられ、この他にも銅（Ｃｕ）、パラジウム（Ｐｄ）、白金（Ｐｔ）、銀（Ａｇ）、金（Ａｕ）などを主成分とする金属又は合金が挙げられる。なお、主成分とは、組成比で５０％以上を占める成分のことを言うものとする。

セラミック層１８は、誘電体セラミックスによって形成されている。セラミック層１８は、容量形成部１６における容量を大きくするために、高誘電率の誘電体セラミックスで形成される。上記高誘電率の誘電体セラミックスとして、チタン酸バリウム（ＢａＴｉＯ_３）系材料の多結晶体、つまりバリウム（Ｂａ）及びチタン（Ｔｉ）を含むペロブスカイト構造の多結晶体が用いられる。これにより、大容量の積層セラミックコンデンサ１０が得られる。

なお、セラミック層１８は、チタン酸ストロンチウム（ＳｒＴｉＯ_３）系、チタン酸カルシウム（ＣａＴｉＯ_３）系、チタン酸マグネシウム（ＭｇＴｉＯ_３）系、ジルコン酸カルシウム（ＣａＺｒＯ_３）系、チタン酸ジルコン酸カルシウム（Ｃａ（Ｚｒ，Ｔｉ）Ｏ_３）系、ジルコン酸バリウム（ＢａＺｒＯ_３）系、酸化チタン（ＴｉＯ_２）系などで形成されてもよい。

保護部１７も、誘電体セラミックスで形成されている。保護部１７を形成する材料は、絶縁性セラミックスであればよいが、セラミック層１８と同様の誘電体セラミックスを用いることにより、セラミック素体１１における内部応力が抑制される。保護部１７は、容量形成部１６におけるＸ軸方向両端面以外の面を被覆する。保護部１７は、主に、容量形成部１６の周囲を保護し、内部電極１２，１３の絶縁性を確保する機能を有する。以下、保護部１７の両主面１１ｅ，１１ｆ側の領域をカバー領域、両側面１１ｃ，１１ｄ側の領域をサイドマージン領域と称する。

第１外部電極１４は、第１端面１１ａを覆い、第１主面１１ｅ及び第２主面１１ｆと、第１側面１１ｃ及び第２側面１１ｄと、に延出する。第１外部電極１４は、第１端面１１ａに引き出された第１内部電極１２に接続される。

第２外部電極１５は、第２端面１１ｂを覆い、第１主面１１ｅ及び第２主面１１ｆと、第１側面１１ｃ及び第２側面１１ｄと、に延出する。第２外部電極１５は、第２端面１１ｂに引き出された第２内部電極１３に接続される。

［外部電極の詳細な構成］
図２及び図４に示すように、第１外部電極１４は、Ｘ軸方向に向いた電極端面１４ａと、Ｙ軸方向に向いた第１電極側面１４ｃ及び第２電極側面１４ｄと、Ｚ軸方向に向いた第１電極主面１４ｅ及び第２電極主面１４ｆと、を有する。同様に、第２外部電極１５は、Ｘ軸方向に向いた電極端面１５ａと、Ｙ軸方向に向いた第１電極側面１５ｃ及び第２電極側面１５ｄと、Ｚ軸方向に向いた第１電極主面１５ｅ及び第２電極主面１５ｆと、を有する。

図４に示すように、外部電極１４，１５は、それぞれ凹部１９を含む。第１外部電極１４において、第１電極側面１４ｃ又は第２電極側面１４ｄの少なくとも一方が凹部１９を含む。第２外部電極１５において、第１電極側面１５ｃ又は第２電極側面１５ｄの少なくとも一方が凹部１９を含む。本実施形態では、第１電極側面１４ｃ，１５ｃ及び第２電極側面１４ｄ，１５ｄの各々が、複数の凹部１９を含む。

凹部１９は、Ｙ軸方向内方に陥凹し、例えば溝状に形成される。各凹部１９は、例えば、Ｙ軸方向最外方に位置する一対の外縁部と、この外縁部間においてＹ軸方向最内方に位置する底部と、を含み、これらが所定の延在方向に沿って延びている。凹部１９は、例えば、Ｚ軸方向又はＸ軸方向の少なくとも一方のベクトル成分を含む方向に延びる。図１及び図４に示す例では、凹部１９は、Ｚ軸方向に延びているが、Ｚ軸方向と交差する方向に延びていてもよい。また、凹部１９は、直線状に延びている態様に限定されず、曲線状に延びていてもよい。

凹部１９は、図４に示す例では、全体がＹ軸方向内方に陥凹する曲面で構成されるが、表面に微小な凹凸形状を有していてもよい。ここでいう微小な凹凸とは、Ｙ軸方向における高さ（深さ）寸法が後述する凹部１９の深さＤの１０％以下の凹凸を意味する。

図１に示すように、凹部１９は、電極端面１４ａ，１５ａ又は第２電極主面１４ｆ，１５ｆの少なくとも一方に到達する。本実施形態において、各凹部１９は、第２電極主面１４ｆ，１５ｆに到達する。なお、「凹部１９が第２電極主面１４ｆ，１５ｆに到達する」とは、凹部１９が電極側面１４ｃ，１４ｄ，１５ｃ，１５ｄと第２電極主面１４ｆ，１５ｆとを接続する稜部まで形成されていることを意味する。このとき稜部に丸みがある場合には、凹部１９が稜部の丸みに接する位置まで形成されていることを意味する。

図１及び図４に示す例では、複数の凹部１９は隣接して配置され、複数の凹部１９間の境界部は、Ｙ軸方向外方に凸な曲面状に構成されている。これに限定されず、複数の凹部１９間に平坦面が形成され、複数の凹部１９が当該平坦面を介して相互に離間して配置されていてもよい。

凹部１９は、例えば、Ｙ軸方向内方に１μｍ以上５０μｍ以下の深さＤで陥凹していてもよい。「凹部１９の深さＤ」は、凹部１９の外縁部から凹部１９の底部までのＹ軸方向に沿った寸法を意味し、例えば各凹部１９について５箇所で測定した当該寸法の平均値とすることができる。これにより、後述するように、凹部１９によるはんだの誘導効果を十分に発揮させることができる。

凹部１９の延在方向に直交する幅Ｗは、積層セラミックコンデンサ１０のサイズに応じて設定できるが、例えば１０μｍ以上５０μｍ以下とすることができる。「凹部１９の幅Ｗ」は、凹部１９の延在方向に直交する方向における凹部１９の外縁部間の距離を意味し、例えば各凹部１９について５箇所で測定した当該寸法の平均値とすることができる。

外部電極１４，１５は、本実施形態において、セラミック素体１１上に形成された下地層２０と、下地層２０上に形成されたメッキ層２１と、を有する。これらの詳細な構成については、後述する。

電極側面１４ｃ，１４ｄ，１５ｃ，１５ｄが凹部１９を有することで、後述するように、積層セラミックコンデンサ１０を実装基板Ｓにはんだ付けする際の実装不良を防止することができる。

［回路基板の構成］
図５は、本実施形態の回路基板１００を示す側面図である。
回路基板１００は、実装基板Ｓと、積層セラミックコンデンサ１０と、第１はんだＨ１１及び第２はんだＨ１２と、を備える。

実装基板Ｓは、積層セラミックコンデンサ１０を実装する実装面Ｓａを有し、図示しない回路を含む。実装面Ｓａは、第１外部電極１４と接続される第１ランドＬ１と、第２外部電極１５と接続される第２ランドＬ２と、を有する。

積層セラミックコンデンサ１０は、第２主面１１ｆが実装基板Ｓに対向するように配置される。第１外部電極１４の第２電極主面１４ｆは第１ランドＬ１と対向する。第２外部電極１５の第２電極主面１５ｆは第２ランドＬ２と対向する。

第１はんだＨ１１は、第１外部電極１４と実装基板Ｓとを接続し、第１ランドＬ１上に形成される。第１はんだＨ１１は、電極端面１４ａ及び第２電極主面１４ｆに接合され、かつ、凹部１９に沿って第１電極側面１４ｃ又は第２電極側面１４ｄの少なくとも一方に延出する。本実施形態では、凹部１９が第１電極側面１４ｃ及び第２電極側面１４ｄの双方に形成されているため、第１はんだＨ１１は、第２電極主面１４ｆから凹部１９に沿って第１電極側面１４ｃ及び第２電極側面１４ｄの双方に延出する。

第２はんだＨ１２は、第２外部電極１５と実装基板Ｓとを接続し、第２ランドＬ２上に形成される。第２はんだＨ１２は、電極端面１５ａ及び第２電極主面１５ｆに接合され、かつ、凹部１９に沿って第１電極側面１５ｃ又は第２電極側面１５ｄの少なくとも一方に延出する。本実施形態では、凹部１９が第１電極側面１５ｃ及び第２電極側面１５ｄの双方に形成されているため、第２はんだＨ１２は、第２電極主面１５ｆから凹部１９に沿って第１電極側面１５ｃ及び第２電極側面１５ｄの双方に延出する。

第１はんだＨ１１は、凹部１９上に位置し凹部１９の延在方向に突出した突出部Ｈ１１０を有する。同様に、第２はんだＨ１２は、凹部１９上に位置し凹部１９の延在方向に突出した突出部Ｈ１２０を有する。

回路基板１００は、以下のように製造される。まず、実装基板ＳのランドＬ１，Ｌ２にはんだペーストが塗布され、当該はんだペースト上に積層セラミックコンデンサ１０の外部電極１４，１５の第２電極主面１４ｆ，１５ｆがそれぞれ配置される。これにより、第２電極主面１４ｆ，１５ｆがはんだペーストに接した状態となる。

この状態でリフロー炉において加熱され、ランドＬ１，Ｌ２上のはんだペーストが加熱されて溶融する。はんだペーストの溶融に伴い、積層セラミックコンデンサ１０がランドＬ１，Ｌ２側に沈み込む。これにより、ランドＬ１，Ｌ２上のはんだペーストは、外部電極１４，１５の第２電極主面１４ｆ，１５ｆから電極端面１４ａ，１５ａに濡れ上がる。

はんだペーストは、さらに、第２電極主面１５ｆから電極側面１４ｃ，１４ｄ，１５ｃ，１５ｄに濡れ上がる。このとき、はんだペーストは、第２電極主面１５ｆに達している凹部１９を伝って濡れ上がる。これにより、はんだＨ１１，Ｈ１２の突出部Ｈ１１０，Ｈ１２０が形成される。

その後、当該はんだペーストが冷却されて固化することで、外部電極１４，１５と実装基板Ｓとを接続するはんだＨ１１，Ｈ１２が形成される。

［テープ包装体の構成］
図６は、本実施形態のテープ包装体Ｔを示す断面図である。本実施形態の積層セラミックコンデンサ１０は、テープ包装体Ｔとして流通及び保管され、回路基板１００の作製等に用いられる。

テープ包装体Ｔは、積層セラミックコンデンサ１０と、積層セラミックコンデンサ１０を収容する部品収容部Ｔ１１を有するキャリアテープＴ１と、部品収容部Ｔ１１を覆うようにキャリアテープＴ１に貼り付けられたカバーテープＴ２と、を備える。キャリアテープＴ１は、例えばＸ軸方向に長手を有し、複数の部品収容部Ｔ１１がＸ軸方向に間隔をあけて配置されている。部品収容部Ｔ１１は、例えば、Ｚ軸方向に深さを有する凹部として構成される。

本実施形態において、部品収容部Ｔ１１は、積層セラミックコンデンサ１０の第２電極主面１４ｆ，１５ｆが接する底面Ｔ１２を含む。つまり、複数の積層セラミックコンデンサ１０は、第２電極主面１４ｆ，１５ｆが底面Ｔ１２に接するように整列した状態で各部品収容部Ｔ１１に配置されている。

回路基板１００の作製時には、例えば、カバーテープＴ２がキャリアテープＴ１から剥離され、積層セラミックコンデンサ１０が部品収容部Ｔ１１の開口側から吸引パッドで吸引される。この際、第１電極主面１４ｅ，１５ｅが当該開口側に向いているため、吸引パッドは第１電極主面１４ｅ，１５ｅを吸着し、実装基板Ｓ上のはんだペーストに第２電極主面１４ｆ，１５ｆが接するように積層セラミックコンデンサ１０を配置する。

したがって、このようなテープ包装体Ｔにより、はんだＨ１１，Ｈ１２が第２電極主面１４ｆ，１５ｆに接合されるように積層セラミックコンデンサ１０を実装することが容易になる。

［本実施形態の作用効果］
図７は、本実施形態の比較例に係る回路基板３００を示す側面図である。なお、以下の説明において、上述の回路基板１００と同様の構成については同一の符号を付して説明を省略する。

回路基板３００は、実装基板Ｓと、積層セラミックコンデンサ３０と、第１はんだＨ３１及び第２はんだＨ３２と、を備える。積層セラミックコンデンサ３０は、セラミック素体１１と、第１外部電極３４及び第２外部電極３５と、を備える。外部電極３４，３５のＹ軸方向に向いた電極側面３４ｃ，３４ｄ，３５ｃ，３５ｄは、いずれも、凹部を有していない。このため、はんだＨ３１，Ｈ３２も突出部を有していない。

はんだＨ３１，Ｈ３２は、ランドＬ１，Ｌ２と外部電極３４，３５とを接続する。はんだＨ３１，Ｈ３２は、上述のように、ランドＬ１，Ｌ２上に配置されたはんだペーストが、電極端面３４ａ，３５ａ及び電極側面３４ｃ，３４ｄ，３５ｃ，３５ｄに濡れ上がることで形成される。

電極端面３４ａ，３５ａをＺ軸方向に濡れ上がるはんだペーストは、電極端面３４ａ，３５ａにＺ軸方向下方への外力を及ぼす。第１外部電極１４と第２外部電極１５とでこの外力の大きさが異なると、積層セラミックコンデンサ３０に、Ｙ軸まわりの回転モーメントが付加される。

はんだＨ３１，Ｈ３２を形成するはんだペーストは、当該ペーストの中央側に配置された電極端面３４ａ，３５ａに濡れ上がりやすく、当該ペーストの周縁に配置された電極側面には十分に濡れ上がりにくい。このため、はんだ付け時に積層セラミックコンデンサ３０に付加される外力は、電極端面３４ａ，３５ａに付加されるＺ軸方向下方への外力が支配的となり、上記回転モーメントの影響を受け易くなる。この結果、図８に示すように、積層セラミックコンデンサ３０の一方の外部電極３４，３５側がＺ軸方向上方に立ち上がり、いわゆるマンハッタン現象が発生する。

一方で、本実施形態の積層セラミックコンデンサ１０では、図４及び図５に示すように、電極側面１４ｃ，１４ｄ，１５ｃ，１５ｄが凹部１９を含む。これにより、はんだペーストは、電極端面１４ａ，１５ａのみならず、凹部１９を伝って電極側面１４ｃ，１４ｄ，１５ｃ，１５ｄにも濡れ上がりやすくなる。この結果、電極側面１４ｃ，１４ｄ，１５ｃ，１５ｄにもはんだペーストによって外力が作用し易くなり、電極端面１４ａ，１５ａ側の外力が支配的となることが抑制される。

さらに、凹部１９のアンカー効果により、電極側面１４ｃ，１４ｄ，１５ｃ，１５ｄとはんだペーストとの接合強度が高まる。これによっても、電極端面１４ａ，１５ａ側の外力が支配的となることが抑制される。したがって、電極端面１４ａ，１５ａに付加される回転モーメントによるマンハッタン現象が抑制され、積層セラミックコンデンサ１０の実装不良を防止することができる。

また、各電極側面１４ｃ，１４ｄ，１５ｃ，１５ｄが複数の凹部１９を有することで、はんだペーストの電極側面１４ｃ，１４ｄ，１５ｃ，１５ｄへの濡れ上がりがより促進され、はんだペーストと電極側面１４ｃ，１４ｄ，１５ｃ，１５ｄとの接合強度がより高まる。これにより、マンハッタン現象がより確実に抑制され、積層セラミックコンデンサ１０の実装不良をより確実に防止することができる。

［積層セラミックコンデンサの製造方法］
図９は、積層セラミックコンデンサ１０の製造方法を示すフローチャートである。図１０～１１は、積層セラミックコンデンサ１０の製造過程を示す図である。以下、積層セラミックコンデンサ１０の製造方法について、図９に沿って、図１０～１１を適宜参照しながら説明する。

（ステップＳ０１：積層）
ステップＳ０１では、容量形成部１６を形成するための第１セラミックシート１０１及び第２セラミックシート１０２と、保護部１７のカバー領域を形成するための第３セラミックシート１０３と、を準備する。そして、図１０に示すように、これらのセラミックシート１０１，１０２，１０３を積層し、積層シート１０４を作製する。各セラミックシート１０１，１０２，１０３には、積層シート１０４から複数のセラミック素体を個片化するための切断線Ｌｘ，Ｌｙが設定されている。

セラミックシート１０１，１０２，１０３は、誘電体セラミックスを主成分とする未焼成の誘電体グリーンシートとして構成される。第１セラミックシート１０１には第１内部電極１２に対応する未焼成の第１内部電極パターン１１２が形成され、第２セラミックシート１０２には第２内部電極１３に対応する未焼成の第２内部電極パターン１１３が形成されている。第３セラミックシート１０３には内部電極パターンが形成されていない。

各内部電極パターン１１２，１１３は、１本の切断線Ｌｙを跨いで延びる矩形状に構成される。但し、第２内部電極パターン１１３は、第１内部電極パターン１１２とはＸ軸方向又はＹ軸方向に１チップ分ずれて形成されている。

セラミックシート１０１，１０２において、内部電極パターン１１２，１１３のＹ軸方向周縁には、内部電極パターン１１２，１１３が形成されていない、保護部１７のサイドマージン領域に対応する領域が設けられている。この領域には、切断線Ｌｘが配置される。

図１０に示す積層シート１０４では、セラミックシート１０１，１０２が交互に積層され、そのＺ軸方向上下面に保護部１７のカバー領域に対応する第３セラミックシート１０３が積層される。これらのセラミックシート１０１，１０２，１０３は、圧着されることにより一体化される。なお、セラミックシート１０１，１０２，１０３の枚数は図１０に示す例に限定されない。

（ステップＳ０２：切断）
ステップＳ０２では、積層シート１０４を切断線Ｌｘ，Ｌｙに沿って切断することにより、図１１の側面図に示す未焼成のセラミック素体１１１を作製する。

図１２は、本実施形態で用いられる切断刃Ｎの模式的な側面図である。切断刃は、例えば押し切り刃として構成される。切断刃Ｎは、積層シート１０４のＺ軸方向上面（第１主面１１１ｅ側）からＺ軸方向下面（第２主面１１１ｆ側）まで貫通するように、例えばＺ軸方向に積層シート１０４に挿入される。切断線Ｌｘによる切断面は、セラミック素体１１１の第１側面１１１ｃ及び第２側面１１１ｄを構成する。切断線Ｌｙによる切断面は、セラミック素体１１１の第１端面１１１ａ及び第２端面１１１ｂを構成する。

本実施形態では、切断線Ｌｘを切断する切断刃Ｎの刃面Ｎ１に親油性を有する膜体（以下、親油膜Ｐ'と称する）を付与し、セラミック素体１１１の側面１１１ｃ，１１１ｄに親油膜Ｐを転写する。図１２では、説明のため、親油膜Ｐ'を斜線のハッチングで示している。親油膜Ｐ'は、親油性のコーティング剤で形成され、例えば、エポキシ樹脂、アクリル樹脂、塩化ビニル、ポリオレフィン及びシリコーン樹脂等の樹脂材料、高級脂肪酸、高級アルコール、油脂等を含む。

本実施形態において、切断刃Ｎの刃面Ｎ１は、複数の帯状の親油膜Ｐ'を有する。親油膜Ｐ'の延在方向は、切断刃Ｎの挿入方向に一致していればよく、例えばＺ軸方向とすることができる。各親油膜Ｐ'は、例えば切断刃Ｎの先端部Ｎ２まで延びている。

切断刃Ｎが切断線Ｌｘに沿ってＺ軸方向に挿入されることで、切断刃Ｎの親油膜Ｐ'が積層シート１０４の切断面に付着する。これにより、当該切断面に対応する側面１１１ｃ，１１１ｄに、Ｚ軸方向に延びる帯状の親油膜Ｐが形成される。

切断刃Ｎは、例えば２つの刃面Ｎ１の双方に親油膜Ｐ'を有しているが、一方の刃面Ｎ１に親油膜Ｐ'を有していてもよい。２つの刃面Ｎ１に親油膜Ｐ'を有している場合、側面１１１ｃ，１１１ｄの双方に親油膜Ｐが形成され得る。一方の刃面Ｎ１に親油膜Ｐ'を有している場合、側面１１１ｃ，１１１ｄの一方に親油膜Ｐが形成され得る。

図１１に示すように、側面１１１ｃ，１１１ｄは、例えば、Ｘ軸方向に間隔をあけて配置され、Ｚ軸方向に沿って延びる複数の帯状の親油膜Ｐを含む。図１１では、説明のため、親油膜Ｐを斜線のハッチングで示している。側面１１１ｃ，１１１ｄが親油膜Ｐを含むことで、親油膜Ｐ上において後述する導電性ペーストが濡れやすくなり、導電性ペーストの厚みを制御することができる。親油膜Ｐは、例えば、各凹部１９の外縁部に対応する位置に形成される。親油膜Ｐは、側面１１１ｃ，１１１ｄにおける導電性ペーストの塗布領域だけでなく、図１１に示すように、側面１１１ｃ，１１１ｄの全体にわたって形成されていてもよい。

（ステップＳ０３：導電性ペースト塗布）
ステップＳ０３では、未焼成のセラミック素体１１１に導電性ペーストを塗布する。これにより、未焼成の外部電極１４，１５の下地層２０が形成される。

導電性ペーストは、例えば、銅、ニッケル、銀及びパラジウム等の金属粉末と、有機バインダと、その他の添加剤と、を含む。導電性ペーストは、有機バインダを含むため、親油膜Ｐに対して高い濡れ性を有する。

導電性ペーストは、例えばディップ法で塗布される。この場合、例えば、導電性ペーストが充填されたディップ槽にセラミック素体１１１の端面１１１ａ，１１１ｂをそれぞれ浸漬させる。これにより、端面１１１ａ，１１１ｂから両主面１１１ｅ，１１１ｆ及び両側面１１１ｃ，１１１ｄに導電性ペーストが濡れ上がる。この結果、各端面１１１ａ，１１１ｂを覆い、両主面１１１ｅ，１１１ｆと、両側面１１１ｃ，１１１ｄとに延出するように導電性ペーストが塗布される。導電性ペーストの粘度は、例えば０．３～３０Ｐａ・ｓとすることができる。

側面１１１ｃ，１１１ｄにおいては、親油膜Ｐ上の方が親油膜Ｐの非形成領域上よりも導電性ペーストの濡れ性が高い。これにより、親油膜Ｐの非形成領域上から親油膜Ｐ上に導電性ペーストが流動し、親油膜Ｐ上に非形成領域上よりも導電性ペーストが厚く形成される。したがって、側面１１１ｃ，１１１ｄ上の導電性ペーストに凹凸が形成される。

（ステップＳ０４：焼成）
ステップＳ０４では、導電性ペーストが塗布された未焼成のセラミック素体１１１を焼結させる。これにより、外部電極１４，１５の下地層２０が形成されたセラミック素体１１が作製される。焼成温度は、セラミック素体１１１の焼結温度に基づいて決定可能である。例えば、誘電体セラミックスとしてチタン酸バリウム系材料を用いる場合には、焼成温度を１０００～１３００℃程度とすることができる。また、焼成は、例えば、還元雰囲気下、又は低酸素分圧雰囲気下において行うことができる。

本実施形態では、ステップＳ０３で塗布した導電性ペーストの側面１１１ｃ，１１１ｄ上の領域に、凹凸が形成されている。これにより、図４に示すように、焼成後の外部電極１４，１５の下地層２０に凹部が形成される。

（ステップＳ０５：外部電極形成）
ステップＳ０５では、メッキ層２１を形成することで外部電極１４，１５を形成し、図１～４に示す積層セラミックコンデンサ１０を作製する。

本ステップでは、下地層２０を下地として、例えば電解メッキ法により下地層２０上にメッキ層２１を形成する。メッキ層２１は、例えば、銅、ニッケル、錫（Ｓｎ）、白金、パラジウム、金などを主成分とする。メッキ層２１は、異なる材料を主成分とする複数の層を含んでいてもよい。

メッキ層２１は、下地層２０の表面形状に倣った形状で形成される。これにより、メッキ層２１の表面にも、下地層２０の凹凸に起因する凹凸が形成される。したがって、電極側面１４ｃ，１４ｄ，１５ｃ，１５ｄに凹部１９が形成される。

凹部１９の幅Ｗは、未焼成のセラミック素体１１１の側面１１１ｃ，１１１ｄに形成された各親油膜Ｐの幅及び隣接する親油膜Ｐ間の間隔等により制御することができる。また、凹部１９の深さＤは、親油膜Ｐにおける親油性材料の濃度や物性等によって制御することができる。

以上のように、上記製造方法により、凹部１９を含む外部電極１４，１５を形成することができる。

＜第２実施形態＞
図１３及び１４は、本発明の第２実施形態に係る積層セラミックコンデンサ４０を示す図である。図１３は、積層セラミックコンデンサ４０の斜視図である。図１４Ａは、積層セラミックコンデンサ４０の図１３のＤ－Ｄ'線に沿った断面図である。図１４Ｂは、積層セラミックコンデンサ４０の図１３のＥ－Ｅ'線に沿った断面図である。本実施形態において、上述の第１実施形態と同様の構成については同一の符号を付して説明を省略する。

積層セラミックコンデンサ４０は、セラミック素体１１と、第１外部電極４４と、第２外部電極４５と、を備える。

第１外部電極４４は、Ｘ軸方向に向いた電極端面４４ａと、Ｙ軸方向に向いた第１電極側面４４ｃ及び第２電極側面４４ｄと、Ｚ軸方向に向いた第１電極主面４４ｅ及び第２電極主面４４ｆと、を有する。

第２外部電極４５は、Ｘ軸方向に向いた電極端面４５ａと、Ｙ軸方向に向いた第１電極側面４５ｃ及び第２電極側面４５ｄと、Ｚ軸方向に向いた第１電極主面４５ｅ及び第２電極主面４５ｆと、を有する。

図１４Ａ，Ｂに示すように、本実施形態では、第１電極側面４４ｃ，４５ｃ及び第２電極側面４４ｄ，４５ｄの各々が複数の凹部４９を含む。

凹部４９は、例えば凹部１９と同様に溝状に構成されるが、凹部１９とは異なる方向に延び、例えばＸ軸方向に延びている。凹部４９は、本実施形態において、電極端面４４ａ，４５ａに到達する。「凹部４９が電極端面４４ａ，４５ａに到達する」とは、凹部４９が電極側面４４ｃ，４４ｄ，４５ｃ，４５ｄと電極端面４４ａ，４５ａとを接続する稜部まで形成されていることを意味する。

外部電極４４，４５は、セラミック素体１１上に形成された下地層５０と、下地層５０上に形成されたメッキ層５１と、を有する。下地層５０は、第１実施形態の下地層２０と同様に、側面１１ｃ，１１ｄ上の面に凹部を有する。メッキ層５１は、第１実施形態のメッキ層２１と同様に、下地層２０の凹部に倣った形状の凹部を有する。これにより、凹部４９が形成される。

凹部４９は、例えば、第１実施形態の凹部１９と同様に、未焼成のセラミック素体の側面に親油膜を形成し、それによって下地層５０を形成する導電性ペーストの濡れ性を制御して下地層５０に凹凸を付与することで形成される。親油膜は、例えば、上記側面に印刷法等によって親油性のコーティング剤を塗布することで形成されてもよい。

図１５は、本実施形態の回路基板４００を示す断面図である。
図１５に示すように、回路基板４００は、実装基板Ｓと、積層セラミックコンデンサ４０と、第１はんだＨ４１及び第２はんだＨ４２と、を備える。

第１はんだＨ４１は、第１外部電極４４と実装基板Ｓとを接続し、第１ランドＬ１上に形成される。第１はんだＨ４１は、電極端面４４ａ及び第２電極主面４４ｆに接合され、かつ、凹部４９に沿って第１電極側面４４ｃ及び第２電極側面４４ｄの双方に延出する。

第２はんだＨ４２は、第２外部電極４５と実装基板Ｓとを接続し、第２ランドＬ２上に形成される。第２はんだＨ４２は、電極端面４５ａ及び第２電極主面４５ｆに接合され、かつ、凹部４９に沿って第１電極側面４５ｃ及び第２電極側面４５ｄの双方に延出する。

第１はんだＨ４１は、凹部４９上に位置し凹部４９の延在方向（例えばＸ軸方向）に突出した突出部Ｈ４１０を有する。同様に、第２はんだＨ４２は、凹部４９上に位置し凹部４９の延在方向（例えばＸ軸方向）に突出した突出部Ｈ４２０を有する。

本実施形態の積層セラミックコンデンサ４０では、電極側面４４ｃ，４４ｄ，４５ｃ，４５ｄが、電極端面４４ａ，４５ａに到達する凹部４９を含む。これにより、電極端面４４ａ，４５ａに濡れ上がったはんだペーストが、凹部４９を伝って電極側面４４ｃ，４４ｄ，４５ｃ，４５ｄに濡れ広がりやすくなる。さらに、アンカー効果により、凹部４９とはんだペーストが十分に接合される。したがって、マンハッタン現象が効果的に抑制され、積層セラミックコンデンサ４０の実装不良を防止することができる。

＜第３実施形態＞
図１６は、本発明の第３実施形態に係る積層セラミックコンデンサ６０を示す側面図である。本実施形態において、上述の第１実施形態と同様の構成については同一の符号を付して説明を省略する。

積層セラミックコンデンサ６０は、セラミック素体１１と、第１外部電極６４と、第２外部電極６５と、を備える。

第１外部電極６４は、Ｘ軸方向に向いた電極端面６４ａと、Ｙ軸方向に向いた第１電極側面６４ｃ及び第２電極側面６４ｄと、Ｚ軸方向に向いた第１電極主面６４ｅ及び第２電極主面６４ｆと、を有する。

第２外部電極６５は、Ｘ軸方向に向いた電極端面６５ａと、Ｙ軸方向に向いた第１電極側面６５ｃ及び第２電極側面６５ｄと、Ｚ軸方向に向いた第１電極主面６５ｅ及び第２電極主面６５ｆと、を有する。

本実施形態では、第１電極側面６４ｃ，６５ｃ又は第２電極側面６４ｄ，６５ｄの少なくとも一方が複数の凹部６９を含む。凹部６９は、Ｚ軸方向及びＸ軸方向のベクトル成分を含む方向に延び、例えばＺ軸方向及びＸ軸方向と鋭角をなして交差する方向に延びる。各電極側面６４ｃ，６４ｄ，６５ｃ，６５ｄは、例えば、電極端面６４ａ，６５ａに到達する凹部６９と、第２電極主面６４ｆ，６５ｆに到達する凹部６９の双方を含む。

このような凹部６９は、第１実施形態の凹部１９と同様に、未焼成のセラミック素体の側面に親油膜を形成し、それによって外部電極６４，６５の下地層を形成する導電性ペーストの濡れ性を制御して下地層に凹凸を付与することで形成される。このような親油膜は、例えば、ステップＳ０２において、切断刃Ｎの親油膜Ｐ'の延在方向に対して交差する方向に切断刃Ｎを挿入し、積層シート１０４を切断することで形成される。あるいは、親油膜は、ステップＳ０２の切断刃として回転刃を用い、当該回転刃の周面（刃面）に親油膜を形成し、切断時に切断面に当該親油膜を付着させることで形成される。

本実施形態の積層セラミックコンデンサ６０でも、はんだペーストが、第２電極主面６４ｆ，６５ｆ及び電極端面６４ａ，６５ａから凹部６９を伝って、電極側面６４ｃ，６４ｄ，６５ｃ，６５ｄに濡れ広がりやすくなる。さらに、アンカー効果により、凹部６９とはんだペーストが十分に接合される。これらにより、マンハッタン現象が効果的に抑制される。したがって、本実施形態においても、積層セラミックコンデンサ６０の実装不良を防止することができる。

以上、本発明の各実施形態について説明したが、本発明は上述の実施形態にのみ限定されるものではなく、本発明の要旨を逸脱しない範囲内において種々変更を加え得ることは勿論である。

凹部は、第１外部電極及び第２外部電極の双方に形成されるが、各外部電極の凹部は、第１電極側面又は第２電極側面の一方にのみ形成されていてもよい。また、各電極側面は、一つの凹部を有していてもよい。

上述の実施形態では、未焼成のセラミック素体の側面に親油膜を塗布し、その後下地層形成用の導電性ペーストを塗布して、セラミック素体と下地層とを同時に焼成する方法について説明したが、これに限定されない。例えば、セラミック素体を焼成した後、その側面に帯状のパターンの親油膜を塗布してもよい。その後、親油膜の塗布領域を含む領域に導電性ペーストを塗布し、当該導電性ペーストの焼き付けを行うことで、凹部を含む下地層を形成することができる。

また、セラミック素体の側面の導電性ペーストに対する濡れ性を制御する膜として、上記各実施形態では親油性を有する親油膜を挙げたが、これに限定されない。例えば、上記濡れ性を制御する膜として、撥油性を有する撥油膜を用いることができる。この場合は、上記側面のうち、凹部の底部に対応する領域に撥油膜を塗布することで、当該底部に対応する領域に導電性ペーストが濡れにくくなり、導電性ペーストの表面に凹凸が付与される。これにより、下地層の表面に凹部が形成され、電極側面に凹部を形成することができる。撥油膜は、例えば、フッ素系、パラフィン系等の撥油性材料を含んでいてもよい。

セラミック素体は、Ｚ軸方向の高さ寸法が、Ｙ軸方向の幅寸法よりも大きく構成されてもよい。このようなセラミック素体では、実装時に特にバランスを崩しやすく、マンハッタン現象等の実装不良が起きやすい。このようなセラミック素体を備えた積層セラミックコンデンサの電極側面に上記凹部を設けることで、実装不良を効果的に抑制することができる。なお、セラミック素体のＺ軸方向の高さ寸法は、セラミック素体においてＺ軸方向に最大となる部分の寸法を意味する。セラミック素体のＹ軸方向の幅寸法は、セラミック素体においてＹ軸方向に最大となる部分の寸法を意味する。

上記実施形態では積層セラミック電子部品の一例として積層セラミックコンデンサについて説明したが、本発明は一対の外部電極を有する積層セラミック電子部品全般に適用可能である。このような積層セラミック電子部品としては、例えば、チップバリスタ、チップサーミスタ、積層インダクタなどが挙げられる。

１０，４０，６０…積層セラミックコンデンサ（積層セラミック電子部品）
１１…セラミック素体
１２，１３…内部電極
１４，４４，６４…第１外部電極
１５，４５，６５…第２外部電極
１４ａ，１５ａ，４４ａ，４５ａ，６４ａ，６５ａ…電極端面
１４ｃ，１５ｃ，４４ｃ，４５ｃ，６４ｃ，６５ｃ…第１電極側面
１４ｄ，１５ｄ，４４ｄ，４５ｄ，６４ｄ，６５ｄ…第２電極側面
１４ｅ，１５ｅ，４４ｅ，４５ｅ，６４ｅ，６５ｅ…第１電極主面
１４ｆ，１５ｆ，４４ｆ，４５ｆ，６４ｆ，６５ｆ…第２電極主面
１９，４９，６９…凹部
１００，４００…回路基板
Ｓ…実装基板
Ｈ１１，Ｈ４１…第１はんだ
Ｈ１２，Ｈ４２…第２はんだ

Claims

第１軸方向に向いた第１主面及び第２主面と、前記第１軸に直交する第２軸方向に向いた第１端面及び第２端面と、前記第１軸及び前記第２軸に直交する第３軸方向に向いた第１側面及び第２側面と、前記第１端面又は前記第２端面に引き出され前記第１軸方向に積層された複数の内部電極と、を有するセラミック素体と、
前記第１端面を覆い、前記第１主面及び前記第２主面と、前記第１側面及び前記第２側面と、に延出する第１外部電極と、
前記第２端面を覆い、前記第１主面及び前記第２主面と、前記第１側面及び前記第２側面と、に延出する第２外部電極と、
を具備する積層セラミック電子部品であって、
前記第１外部電極及び前記第２外部電極は、それぞれ、
前記第１軸方向に向いた第１電極主面及び第２電極主面と、
前記第２軸方向に向いた電極端面と、
前記第３軸方向に向いた第１電極側面及び第２電極側面と、を有し、
前記第１電極側面又は前記第２電極側面の少なくとも一方は、
前記第３軸方向内方に陥凹する溝状に形成され、前記電極端面又は前記第２電極主面の少なくとも一方に到達する凹部を含み、
前記積層セラミック電子部品の前記第１軸方向の寸法は、前記積層セラミック電子部品の前記第３軸方向の寸法より大きい
積層セラミック電子部品。
請求項１に記載の積層セラミック電子部品であって、
前記第１電極側面又は前記第２電極側面の少なくとも一方は、
前記第３軸方向内方に陥凹する溝状にそれぞれ形成され、前記電極端面又は前記第２電極主面の少なくとも一方に到達する複数の凹部を含む
積層セラミック電子部品。
請求項１又は２に記載の積層セラミック電子部品であって、
前記凹部は、前記第３軸方向内方に１μｍ以上５０μｍ以下の深さで陥凹する
積層セラミック電子部品。
請求項２又は３に記載の積層セラミック電子部品であって、
前記凹部の延在方向に直交する幅は、１０μｍ以上５０μｍ以下である
積層セラミック電子部品。
積層セラミック電子部品と、
前記積層セラミック電子部品を収容する部品収容部を有するキャリアテープと、
前記部品収容部を覆うように前記キャリアテープに貼り付けられたカバーテープと、
を具備するテープ包装体であって、
前記積層セラミック電子部品は、
第１軸方向に向いた第１主面及び第２主面と、前記第１軸に直交する第２軸方向に向いた第１端面及び第２端面と、前記第１軸及び前記第２軸に直交する第３軸方向に向いた第１側面及び第２側面と、前記第１端面又は前記第２端面に引き出され前記第１軸方向に積層された複数の内部電極と、を有するセラミック素体と、
前記第１端面を覆い、前記第１主面及び前記第２主面と、前記第１側面及び前記第２側面と、に延出する第１外部電極と、
前記第２端面を覆い、前記第１主面及び前記第２主面と、前記第１側面及び前記第２側面と、に延出する第２外部電極と、
を有し、
前記第１外部電極及び前記第２外部電極は、それぞれ、
前記第１軸方向に向いた第１電極主面及び第２電極主面と、
前記第２軸方向に向いた電極端面と、
前記第３軸方向に向いた第１電極側面及び第２電極側面と、を有し、
前記第１電極側面又は前記第２電極側面の少なくとも一方は、
前記第３軸方向内方に陥凹する溝状に形成され、前記電極端面又は前記第２電極主面の少なくとも一方に到達する凹部を含み、
前記部品収容部は、前記第２電極主面が接する底面を含み、
前記積層セラミック電子部品の前記第１軸方向の寸法は、前記積層セラミック電子部品の前記第３軸方向の寸法より大きい
テープ包装体。
実装基板と、
第１軸方向に向いた第１主面及び第２主面と、前記第１軸に直交する第２軸方向に向いた第１端面及び第２端面と、前記第１軸及び前記第２軸に直交する第３軸方向に向いた第１側面及び第２側面と、前記第１端面又は前記第２端面に引き出され前記第１軸方向に積層された複数の内部電極と、を有するセラミック素体と、
前記第１端面を覆い、前記第１主面及び前記第２主面と、前記第１側面及び前記第２側面と、に延出する第１外部電極と、
前記第２端面を覆い、前記第１主面及び前記第２主面と、前記第１側面及び前記第２側面と、に延出する第２外部電極と、
を有し、前記第２主面が前記実装基板に対向するように配置された積層セラミック電子部品と、
前記第１外部電極及び前記第２外部電極と前記実装基板とをそれぞれ接続する第１はんだ及び第２はんだと、
を具備し、
前記第１外部電極及び前記第２外部電極は、それぞれ、
前記第１軸方向に向いた第１電極主面及び第２電極主面と、
前記第２軸方向に向いた電極端面と、
前記第３軸方向に向いた第１電極側面及び第２電極側面と、を有し、
前記第１電極側面又は前記第２電極側面の少なくとも一方は、
前記第３軸方向内方に陥凹する溝状に形成され、前記電極端面又は前記第２電極主面の少なくとも一方に到達する凹部を含み、
前記第１はんだ及び前記第２はんだは、それぞれ、
前記電極端面及び前記第２電極主面に接合され、かつ、前記凹部に沿って前記第１電極側面又は前記第２電極側面の少なくとも一方に延出し、
前記積層セラミック電子部品の前記第１軸方向の寸法は、前記積層セラミック電子部品の前記第３軸方向の寸法より大きい
回路基板。