JP2020061468A - 積層セラミック電子部品およびその実装構造 - Google Patents
積層セラミック電子部品およびその実装構造 Download PDFInfo
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Abstract
【課題】はんだ喰われを抑制し、機械的・電気的な接合性不良を抑制できる積層セラミック電子部品およびその実装構造を提供する。【解決手段】積層セラミックコンデンサ１０は、複数の積層されたセラミック層１４と、セラミック層１４上に積層された複数の内部電極層１６とを有する積層体１２と、積層体１２の両端面に外部電極２４とを備える。外部電極２４は、積層体１２側から少なくともＰｄ層２８、Ｎｉ層３０、Ｓｎ層３２の順に形成される金属層２６を含み、金属層２６は外部電極２４の最表面に位置する。Ｎｉ層３０の厚みは、０．４μｍ以上である。【選択図】図２
Description
本発明は、積層セラミック電子部品およびその実装構造に関する。
従来、積層セラミック電子部品の外部電極構造は、ＣｕやＡｇの導電性ペーストを塗布、焼成して形成した下地電極層上に、めっきによって形成されたＮｉめっきとさらにその上にめっきによって形成されたＳｎめっきで構成されていることが一般的である。なお、ＮｉめっきおよびＳｎめっきの働きとして、Ｎｉめっき層は、実装時に半田に外部電極が喰われる（通称半田喰われ）のバリア層として機能し、Ｓｎめっき層は、半田が端子電極全体に濡れやすくなるための濡れ材として機能する。
このような外部電極構造を有する積層セラミック電子部品の実装には、従来、一般的にすず鉛の共晶半田が用いられてきた。すず鉛の共晶半田は融点が低いものが多く、半田付け性も良好であり、比較的低温での実装が可能であった。
しかしながら、近年では、環境への配慮から、共晶半田と比較して融点が高い鉛フリー半田の採用が増加している。そのため、実装時の温度を高くする必要が出てくる。ここで、通常、Ｎｉめっきおよび下地電極層のＣｕやＡｇが、半田溶融時に半田溶液中に溶解し、外部電極の一部または外部電極の全てが消失する半田喰われと呼ばれる現象を抑制するＮｉめっき層の働きが、実装時の温度が高くなることにより、その効果の得られなくなることが懸念される。具体的には、Ｎｉめっきおよび下地電極層のＣｕやＡｇの半田溶液中への溶解が激しくなり、Ｎｉめっきの厚さが薄い部分が消失してしまうことで、半田が下地電極に接触しＡｇ、Ｃｕ等を溶解したり、Ｎｉめっきが緻密でない場合には、溶融半田が粒界を通して下地電極層に浸入し、半田喰われを引き起こすことが懸念される。
さらに、近年では、車載市場（ＳｉＣ−ＰＭなど）を中心に、より高温環境下で積層セラミック電子部品が使用されるようになってきている。このような高温環境下で積層セラミック電子部品を使用することにより、半田喰われを抑制しているＮｉ層が経時的に高温下にさらされるため、上記と同様にＮｉめっきおよび下地電極層のＣｕやＡｇの溶解が激しくなり、Ｎｉめっきの厚さが薄い部分が消失してしまい、半田が下地電極層に接触しＡｇ、Ｃｕ等を溶解したり、Ｎｉ層が緻密でない場合は、溶融半田が粒界を通して下地電極層に浸入して半田喰われを引き起こすことが懸念される。
そんな中、上記の課題を解決する方法としては、まずＮｉめっきを厚くする方法が考えられるが、Ｎｉめっきが厚くなりすぎると外部電極全体としての厚みが厚くなることで、積層セラミック電子部品の容量設計などに悪影響を及ぼすことになる。また、Ｎｉめっきが厚くなりすぎると、Ｎｉめっきは応力が大きくなるため剥離が発生することが懸念される。剥離は、Ｎｉめっきと下地電極の界面、または、下地電極層と積層体の界面で発生することが多いが、いずれの場合も実装時に半田が剥離部に浸入して剥離部周辺に大きな半田喰われが発生することが考えられる。
さらに、別の手段として、例えば、特許文献１では、外部電極の上層において、ＰｄまたはＰｄを含有する合金から構成することで、半田喰われを抑制する技術が開示されている。
なお、半田喰われとは、次のようなメカニズムである。
すなわち、半田喰われとは、半田溶融時にＮｉ層及び下地電極のＣｕ又はＡｇが、半田溶液中に溶解し、外部電極の一部または外部電極の全てが消失する現象を言う。溶融している半田に金属が接触すると、半田溶液の温度が金属の融点以下であっても合金を作って溶融半田液中に金属が溶解する。Ｎｉは、比較的半田溶液中への溶解が小さいが、溶液の温度が高いと溶解が激しくなり、Ｎｉ層の厚さが薄い部分が消失して半田が下地電極層に接触し、Ａｇ、Ｃｕ等を溶解する。また、Ｎｉ層が緻密でない場合は、溶融半田が粒界を通して下地電極層に浸入して半田喰われを引き起こす。また、Ｎｉ層にピンホールのある場合、Ｎｉ層と下地電極層もしくは下地電極層と素体間で剥離が発生している場合は、下地電極層を構成する金属と溶融状態の半田が直接接触するので、ピンホール部もしくは剥離部の周辺に大きな半田喰われが発生する。
すなわち、半田喰われとは、半田溶融時にＮｉ層及び下地電極のＣｕ又はＡｇが、半田溶液中に溶解し、外部電極の一部または外部電極の全てが消失する現象を言う。溶融している半田に金属が接触すると、半田溶液の温度が金属の融点以下であっても合金を作って溶融半田液中に金属が溶解する。Ｎｉは、比較的半田溶液中への溶解が小さいが、溶液の温度が高いと溶解が激しくなり、Ｎｉ層の厚さが薄い部分が消失して半田が下地電極層に接触し、Ａｇ、Ｃｕ等を溶解する。また、Ｎｉ層が緻密でない場合は、溶融半田が粒界を通して下地電極層に浸入して半田喰われを引き起こす。また、Ｎｉ層にピンホールのある場合、Ｎｉ層と下地電極層もしくは下地電極層と素体間で剥離が発生している場合は、下地電極層を構成する金属と溶融状態の半田が直接接触するので、ピンホール部もしくは剥離部の周辺に大きな半田喰われが発生する。
しかしながら、特許文献１の構造では、例えば、１７５℃を超えるような高温の使用環境になると、実装時の短時間の半田喰われに関してはＰｄめっきで抑制することができても、高温環境下で長い間使用されることでＰｄめっきが鉛フリー半田（ＬＦ半田）に経時的に喰われ続けるという現象が生じるため、半田喰われの抑制効果が十分ではなかった。その結果、機械的・電気的な接合性不良が生じてしまうことがあった。
それゆえに、この発明の主たる目的は、はんだ喰われを抑制し、機械的・電気的な接合性不良を抑制できる積層セラミック電子部品およびその実装構造を提供することである。
この発明にかかる積層セラミック電子部品は、複数の積層されたセラミック層と、セラミック層上に積層された複数の内部電極層とを有し、積層方向に相対する第１の主面および第２の主面と、積層方向に直交する長さ方向に相対する第１の端面および第２の端面と、積層方向および長さ方向に直交する幅方向に相対する第１の側面および第２の側面を有する積層体と、第１の端面および第２の端面上に位置する外部電極と、を有する積層セラミック電子部品であって、外部電極は、積層体側から少なくともＰｄ層、Ｎｉ層、Ｓｎ層の順に形成される金属層を含み、金属層は外部電極の最表面に位置し、Ｎｉ層の厚みは、０．４μｍ以上である、積層セラミック電子部品である。
また、この発明にかかる積層セラミック電子部品の実装構造は、積層セラミック電子部品が回路基板上に実装された積層セラミック電子部品の実装構造であって、複数の積層されたセラミック層と、セラミック層上に積層された複数の内部電極層とを有し、積層方向に相対する第１の主面および第２の主面と、積層方向に直交する長さ方向に相対する第１の端面および第２の端面と、積層方向および長さ方向に直交する幅方向に相対する第１の側面および第２の側面を有する積層体と、第１の端面および第２の端面上に位置する外部電極と、を有し、外部電極は、積層体側から少なくともＰｄ層、Ｎｉ層、Ｓｎ層の順に形成される金属層を含み、金属層は外部電極の最表面に位置し、Ｎｉ層の厚みは、０．４μｍ以上であり、回路基板上のランド電極に鉛フリー半田によって実装される積層セラミック電子部品の実装構造である。
また、この発明にかかる積層セラミック電子部品の実装構造は、積層セラミック電子部品が回路基板上に実装された積層セラミック電子部品の実装構造であって、複数の積層されたセラミック層と、セラミック層上に積層された複数の内部電極層とを有し、積層方向に相対する第１の主面および第２の主面と、積層方向に直交する長さ方向に相対する第１の端面および第２の端面と、積層方向および長さ方向に直交する幅方向に相対する第１の側面および第２の側面を有する積層体と、第１の端面および第２の端面上に位置する外部電極と、を有し、外部電極は、積層体側から少なくともＰｄ層、Ｎｉ層、Ｓｎ層の順に形成される金属層を含み、金属層は外部電極の最表面に位置し、Ｎｉ層の厚みは、０．４μｍ以上であり、回路基板上のランド電極に鉛フリー半田によって実装される積層セラミック電子部品の実装構造である。
この発明によれば、はんだ喰われを抑制し、機械的・電気的な接合性不良を抑制できる積層セラミック電子部品およびその実装構造を提供することができる。
この発明の上述の目的、その他の目的、特徴および利点は、図面を参照して行う以下の発明を実施するための形態の説明から一層明らかとなろう。
１．積層セラミック電子部品
この発明の積層セラミック電子部品の例として、積層セラミックコンデンサについて説明する。図１は、この発明にかかる積層セラミックコンデンサの一例を示す外観斜視図である。図２（ａ）は、この発明にかかる積層セラミックコンデンサを示す図１のＩＩ−ＩＩ線における断面図であり、図２（ｂ）は、図２（ａ）における外部電極およびその近傍の拡大図である。図３は、この発明にかかる積層セラミックコンデンサを示す図１のＩＩＩ−ＩＩＩ線における断面図である。
この発明の積層セラミック電子部品の例として、積層セラミックコンデンサについて説明する。図１は、この発明にかかる積層セラミックコンデンサの一例を示す外観斜視図である。図２（ａ）は、この発明にかかる積層セラミックコンデンサを示す図１のＩＩ−ＩＩ線における断面図であり、図２（ｂ）は、図２（ａ）における外部電極およびその近傍の拡大図である。図３は、この発明にかかる積層セラミックコンデンサを示す図１のＩＩＩ−ＩＩＩ線における断面図である。
図１ないし図３に示すように、積層セラミックコンデンサ１０は、直方体状の積層体１２を含む。
積層体１２は、積層された複数のセラミック層１４と複数の内部電極層１６とを有する。さらに、積層体１２は、積層方向ｘに相対する第１の主面１２ａおよび第２の主面１２ｂと、積層方向ｘに直交する幅方向ｙに相対する第１の側面１２ｃおよび第２の側面１２ｄと、積層方向ｘおよび幅方向ｙに直交する長さ方向ｚに相対する第１の端面１２ｅおよび第２の端面１２ｆとを有する。この積層体１２には、角部および稜線部に丸みがつけられていることが好ましい。なお、角部とは、積層体の隣接する３面が交わる部分のことであり、稜線部とは、積層体の隣接する２面が交わる部分のことである。また、第１の主面１２ａおよび第２の主面１２ｂ、第１の側面１２ｃおよび第２の側面１２ｄ、ならびに第１の端面１２ｅおよび第２の端面１２ｆの一部または全部に凹凸などが形成されていてもよい。さらに、積層体１２の長さ方向ｚの寸法は、幅方向ｙの寸法よりも必ずしも長いとは限らない。
積層されるセラミック層１４の枚数は、特に限定されないが、１５枚以上２００枚以下であることが好ましい。
積層体１２は、複数枚のセラミック層１４から構成される外層部１４ａと単数もしくは複数枚のセラミック層１４とそれらの上に配置される複数枚の内部電極層１６から構成される内層部１４ｂとを含む。外層部１４ａは、積層体１２の第１の主面１２ａ側および第２の主面１２ｂ側に位置し、第１の主面１２ａと最も第１の主面１２ａに近い内部電極層１６との間に位置する複数枚のセラミック層１４、および第２の主面１２ｂと最も第２の主面１２ｂに近い内部電極層１６との間に位置する複数枚のセラミック層１４の集合体である。そして、両外層部１４ａに挟まれた領域が内層部１４ｂである。なお、外層部１４ａの厚みは、５０μｍ以上３００μｍ以下であることが好ましい。
積層体１２の寸法は、特に限定されないが、長さ方向ｚの寸法は、０．３７ｍｍ以上５．５０ｍｍ以下、幅方向ｙの寸法は、０．１９５ｍｍ以上４．９２ｍｍ以下、積層方向ｘの寸法は、０．１９５ｍｍ以上２．９６ｍｍ以下であることが好ましい。
セラミック層１４は、たとえば、誘電体材料により形成することができる。このような誘電体材料としては、たとえば、ＢａＴｉＯ3、ＣａＴｉＯ3、ＳｒＴｉＯ3、またはＣａＺｒＯ3などの成分を含む誘電体セラミックを用いることができる。上記の誘電体材料を主成分として含む場合、所望する積層体１２の特性に応じて、たとえば、Ｍｎ化合物、Ｆｅ化合物、Ｃｒ化合物、Ｃｏ化合物、Ｎｉ化合物などの主成分よりも含有量の少ない副成分を添加したものを用いてもよい。
なお、積層体１４に、圧電体セラミックを用いた場合、積層セラミック電子部品は、セラミック圧電素子として機能する。圧電セラミック材料の具体例としては、たとえば、ＰＺＴ（チタン酸ジルコン酸鉛）系セラミック材料などが挙げられる。
また、積層体１４に、半導体セラミックを用いた場合、積層セラミック電子部品は、サーミスタ素子として機能する。半導体セラミック材料の具体例としては、たとえば、スピネル系セラミック材料などが挙げられる。
また、積層体１４に、磁性体セラミックを用いた場合、積層セラミック電子部品は、インダクタ素子として機能する。また、インダクタ素子として機能する場合は、内部電極層１８は、コイル状の導体となる。磁性体セラミック材料の具体例としては、たとえば、フェライトセラミック材料などが挙げられる。
また、積層体１４に、半導体セラミックを用いた場合、積層セラミック電子部品は、サーミスタ素子として機能する。半導体セラミック材料の具体例としては、たとえば、スピネル系セラミック材料などが挙げられる。
また、積層体１４に、磁性体セラミックを用いた場合、積層セラミック電子部品は、インダクタ素子として機能する。また、インダクタ素子として機能する場合は、内部電極層１８は、コイル状の導体となる。磁性体セラミック材料の具体例としては、たとえば、フェライトセラミック材料などが挙げられる。
焼成後のセラミック層１４の厚みは、０．５μｍ以上２０．０μｍ以下であることが好ましい。
積層体１２は、複数の内部電極層１６として、たとえば略矩形状の複数の第１の内部電極層１６ａおよび複数の第２の内部電極層１６ｂを有する。複数の第１の内部電極層１６ａおよび複数の第２の内部電極層１６ｂは、積層体１２の積層方向ｘに沿って等間隔に交互に配置されるように埋設されている。
第１の内部電極層１６ａは、第２の内部電極層１６ｂと対向する第１の対向電極部１８ａと、第１の内部電極層１６ａの一端側に位置し、第１の対向電極部１８ａから積層体１２の第１の端面１２ｅまでの第１の引出電極部２０ａを有する。第１の引出電極部２０ａは、その端部が第１の端面１２ｅに引き出され、露出している。
第２の内部電極層１６ｂは、第１の内部電極層１６ａと対向する第２の対向電極部１８ｂと、第２の内部電極層１６ｂの一端側に位置し、第２の対向電極部１８ｂから積層体１２の第２の端面１２ｆまでの第２の引出電極部２０ｂを有する。第２の引出電極部２０ｂは、その端部が第２の端面１２ｆに引き出され、露出している。
第２の内部電極層１６ｂは、第１の内部電極層１６ａと対向する第２の対向電極部１８ｂと、第２の内部電極層１６ｂの一端側に位置し、第２の対向電極部１８ｂから積層体１２の第２の端面１２ｆまでの第２の引出電極部２０ｂを有する。第２の引出電極部２０ｂは、その端部が第２の端面１２ｆに引き出され、露出している。
第１の内部電極層１６ａの第１の対向電極部１８ａと第２の内部電極層１６ｂの第２の対向電極部１８ｂの形状は、特に限定されないが、矩形状であることが好ましい。もっとも、コーナー部が丸められていたり、コーナー部が斜めに（テーパー状）形成されていたりしてもよい。
第１の内部電極層１６ａの第１の引出電極部２０ａと第２の内部電極層１６ｂの第２の引出電極部２０ｂの形状は、特に限定されないが、矩形状であることが好ましい。もっとも、コーナー部が丸められていたり、コーナー部が斜めに（テーパー状）形成されていたりしてもよい。
第１の内部電極層１６ａの第１の対向電極部１８ａの幅と第１の内部電極層１６ａの第１の引出電極部２０ａの幅とは、同じ幅に形成されていてもよく、どちらか一方が狭く形成されてもよい。同様に、第２の内部電極層１６ｂの第２の対向電極部１８ｂの幅と第２の内部電極層１６ｂの第２の引出電極部２０ｂの幅とは、同じ幅に形成されていてもよく、どちらか一方が狭く形成されてもよい。
第１の内部電極層１６ａの第１の引出電極部２０ａと第２の内部電極層１６ｂの第２の引出電極部２０ｂの形状は、特に限定されないが、矩形状であることが好ましい。もっとも、コーナー部が丸められていたり、コーナー部が斜めに（テーパー状）形成されていたりしてもよい。
第１の内部電極層１６ａの第１の対向電極部１８ａの幅と第１の内部電極層１６ａの第１の引出電極部２０ａの幅とは、同じ幅に形成されていてもよく、どちらか一方が狭く形成されてもよい。同様に、第２の内部電極層１６ｂの第２の対向電極部１８ｂの幅と第２の内部電極層１６ｂの第２の引出電極部２０ｂの幅とは、同じ幅に形成されていてもよく、どちらか一方が狭く形成されてもよい。
積層体１２は、第１の対向電極部１８ａおよび第２の対向電極部１８ｂの幅方向ｙの一端と第１の側面１２ｃとの間および第１の対向電極部１８ａおよび第２の対向電極部１８ｂの幅方向ｙの他端と第２の側面１２ｄとの間に形成される積層体１２の側部（Ｗギャップ）２２ａを含む。さらに、積層体１２は、第１の内部電極層１６ａの第１の引出電極部２０ａとは反対側の端部と第２の端面１２ｆとの間および第２の内部電極層１６ｂの第２の引出電極部２０ｂとは反対側の端部と第１の端面１２ｅとの間に形成される積層体１２の端部（Ｌギャップ）２２ｂを含む。
内部電極層１６は、たとえば、Ｎｉ、Ｃｕ、Ａｇ、Ｐｄ、Ａｕなどの金属や、これらの金属の一種を含む、たとえば、Ａｇ−Ｐｄ合金などの、それらの金属の少なくとも一種を含む合金などの適宜の導電材料を含有している。内部電極層１６を形成するための内部電極用導電性ペーストに使用する樹脂成分は、エチルセルロースやアクリル樹脂が用いられることが好ましい。
内部電極層１６の厚みは、０．２μｍ以上２．０μｍ以下であることが好ましい。また、内部電極層１６の枚数は、１５枚以上２００以下であることが好ましい。
積層体１２の第１の端面１２ｅ側および第２の端面１２ｆ側には、外部電極２４が配置される。外部電極２４は、第１の外部電極２４ａおよび第２の外部電極２４ｂを有する。
第１の外部電極２４ａは、積層体１２の第１の端面１２ｅの表面に配置され、第１の端面１２ｅから延伸して第１の主面１２ａ、第２の主面１２ｂ、第１の側面１２ｃおよび第２の側面１２ｄのそれぞれの一部分を覆うように形成される。この場合、第１の外部電極２４ａは、第１の内部電極層１６ａの第１の引出電極部２０ａと電気的に接続される。なお、第１の外部電極２４ａは、積層体１２の第１の端面１２ｅのみに形成されていてもよい。
第２の外部電極２４ｂは、積層体１２の第２の端面１２ｆの表面に配置され、第２の端面１２ｆから延伸して第１の主面１２ａ、第２の主面１２ｂ、第１の側面１２ｃおよび第２の側面１２ｄのそれぞれの一部分を覆うように形成される。この場合、第２の外部電極２４ｂは、第２の内部電極層１６ｂの第２の引出電極部２０ｂと電気的に接続される。なお、第２の外部電極２４ｂは、積層体１２の第２の端面１２ｆのみに形成されていてもよい。
第１の外部電極２４ａは、積層体１２の第１の端面１２ｅの表面に配置され、第１の端面１２ｅから延伸して第１の主面１２ａ、第２の主面１２ｂ、第１の側面１２ｃおよび第２の側面１２ｄのそれぞれの一部分を覆うように形成される。この場合、第１の外部電極２４ａは、第１の内部電極層１６ａの第１の引出電極部２０ａと電気的に接続される。なお、第１の外部電極２４ａは、積層体１２の第１の端面１２ｅのみに形成されていてもよい。
第２の外部電極２４ｂは、積層体１２の第２の端面１２ｆの表面に配置され、第２の端面１２ｆから延伸して第１の主面１２ａ、第２の主面１２ｂ、第１の側面１２ｃおよび第２の側面１２ｄのそれぞれの一部分を覆うように形成される。この場合、第２の外部電極２４ｂは、第２の内部電極層１６ｂの第２の引出電極部２０ｂと電気的に接続される。なお、第２の外部電極２４ｂは、積層体１２の第２の端面１２ｆのみに形成されていてもよい。
積層体１２内においては、第１の内部電極層１６ａの第１の対向電極部１８ａと第２の内部電極層１６ｂの第２の対向電極部１８ｂとがセラミック層１４を介して対向することにより、静電容量が形成されている。そのため、第１の内部電極層１６ａが接続された第１の外部電極２４ａと第２の内部電極層１６ｂが接続された第２の外部電極２４ｂとの間に、静電容量を得ることができ、コンデンサの特性が発現する。
なお、図４に示すように、内部電極層１６として、第１の内部電極層１６ａおよび第２の内部電極層１６ｂに加えて、第１の端面１２ｅおよび第２の端面１２ｆのどちらにも引き出されない浮き内部電極層１６ｃが設けられ、浮き内部電極層１６ｃによって、対向電極部１８ｃが複数に分割された構造としてもよい。たとえば、図４（ａ）に示すような２連、図４（ｂ）に示すような３連、図４（ｃ）に示すような４連構造であり、４連以上の構造でもよいことは言うまでもない。このように、対向電極部１８ｃを複数個に分割した構造とすることによって、対向する内部電極層１６ａ、１６ｂ、１６ｃ間において複数のコンデンサ成分が形成され、これらのコンデンサ成分が直列に接続された構成となる。そのため、それぞれのコンデンサ成分に印加される電圧が低くなり、積層セラミックコンデンサの高耐圧化を図ることができる。
外部電極２４は、その最表面に金属層２６を含む。金属層２６は、積層体１２から少なくともＰｄ層２８、Ｎｉ層３０、Ｓｎ層３２の順に形成される。
金属層２６は、第１の金属層２６ａおよび第２の金属層２６ｂを含む。
金属層２６は、第１の金属層２６ａおよび第２の金属層２６ｂを含む。
第１の金属層２６ａは、第１の外部電極２４ａの最表面に位置する。言い換えると、第１の金属層２６ａは、第１の外部電極２４ａの最表面から、第１のＳｎ層３２、第１のＮｉ層３０、第１のＰｄ層２８の順番で配置される。
第２の金属層２６ｂは、第２の外部電極２４ｂの最表面に位置する。言い換えると、第２の金属層２６ｂは、第２の外部電極２４ｂの最表面から、第２のＳｎ層３２、第２のＮｉ層３０、第２のＰｄ層２８の順番で配置される。
第２の金属層２６ｂは、第２の外部電極２４ｂの最表面に位置する。言い換えると、第２の金属層２６ｂは、第２の外部電極２４ｂの最表面から、第２のＳｎ層３２、第２のＮｉ層３０、第２のＰｄ層２８の順番で配置される。
第１の金属層２６ａおよび第２の金属層２６ｂは、めっき層であることが好ましい。これにより、Ｐｄ層２８、Ｎｉ層３０を薄く均一に形成することが可能であり、電子部品のサイズダウンと、必要最小限のＰｄ使用量とすることでのコスト制限に寄与することができる。
一方で、Ｐｄ層２８に関しては、ガラスを含む焼結金属層であってもよい。
Ｐｄ層２８をめっき層で形成する場合、Ｐｄ層２８の厚みは、０．０４μｍ以上であることが好ましい。より具体的には、第１の端面１２ｅの端面に位置する第１のＰｄ層２８ａの高さ方向中央部における第１のＰｄ層２８ａの厚み、および第２の端面１２ｆの端面に位置する第２のＰｄ層２８ｂの高さ方向中央部における第２のＰｄ層２８ｂの厚みは、０．０４μｍ以上であることが好ましい。
また、第１の主面１２ａおよび第２の主面１２ｂ、ならびに第１の側面１２ｃおよび第２の側面１２ｄ上に第１のＰｄ層２８ａおよび第２のＰｄ層２８ｂを設ける場合には、第１の主面１２ａおよび第２の主面１２ｂ、第１の側面１２ｃおよび第２の側面１２ｄ上に位置する長さ方向ｚの中央部における第１のＰｄ層２８ａおよび第２のＰｄ層２８ｂの厚みは、０．０４μｍ以上であることが好ましい。
また、第１の主面１２ａおよび第２の主面１２ｂ、ならびに第１の側面１２ｃおよび第２の側面１２ｄ上に第１のＰｄ層２８ａおよび第２のＰｄ層２８ｂを設ける場合には、第１の主面１２ａおよび第２の主面１２ｂ、第１の側面１２ｃおよび第２の側面１２ｄ上に位置する長さ方向ｚの中央部における第１のＰｄ層２８ａおよび第２のＰｄ層２８ｂの厚みは、０．０４μｍ以上であることが好ましい。
Ｐｄ層２８を、ガラスを含む焼結金属層で形成する場合は、第１の端面１２ｅに位置する第１のＰｄ層２８ａの高さ方向中央部における第１のＰｄ層２８ａの厚み、および第２の端面１２ｆの端面に位置する第２のＰｄ層２８ｂの高さ方向中央部における第２のＰｄ層２８ｂの厚みは、１５μｍ以上１６０μ以下であることが好ましい。
また、第１の主面１２ａおよび第２の主面１２ｂ、ならびに第１の側面１２ｃおよび第２の側面１２ｄ上に第１のＰｄ層２８ａおよび第２のＰｄ層２８ｂを設ける場合には、第１の主面１２ａおよび第２の主面１２ｂ、第１の側面１２ｃおよび第２の側面１２ｄ上に位置する長さ方向ｚの中央部における第１のＰｄ層２８ａおよび第２のＰｄ層２８ｂの厚みは、５μｍ以上４０μｍ以下であることが好ましい。
また、第１の主面１２ａおよび第２の主面１２ｂ、ならびに第１の側面１２ｃおよび第２の側面１２ｄ上に第１のＰｄ層２８ａおよび第２のＰｄ層２８ｂを設ける場合には、第１の主面１２ａおよび第２の主面１２ｂ、第１の側面１２ｃおよび第２の側面１２ｄ上に位置する長さ方向ｚの中央部における第１のＰｄ層２８ａおよび第２のＰｄ層２８ｂの厚みは、５μｍ以上４０μｍ以下であることが好ましい。
Ｎｉ層３０の厚みは、０．６μｍ以上であることが好ましい。これにより、半田溶融時に生成するＮｉ／Ｓｎの金属間化合物の量がＰｄ層２８の上に十分に形成され、２００℃の高温環境下においても半田喰われから外部電極２４を守るバリア層としての機能を維持することができる。より具体的には、第１の端面１２ｅの端面に位置する第１のＮｉ層３０ａの高さ方向中央部における第１のＮｉ層３０ａの厚み、および第２の端面１２ｆの端面に位置する第２のＮｉ層３０ｂの高さ方向中央部における第２のＮｉ層３０ｂの厚みは、０．６μｍ以上であることが好ましい。
また、第１の主面１２ａおよび第２の主面１２ｂ、ならびに第１の側面１２ｃおよび第２の側面１２ｄ上に第１のＮｉ層３０ａおよび第２のＮｉ層３０ｂを設ける場合には、第１の主面１２ａおよび第２の主面１２ｂ、第１の側面１２ｃおよび第２の側面１２ｄ上に位置する長さ方向ｚの中央部における第１のＮｉ層３０ａおよび第２のＮｉ層３０ｂの厚みは、０．６μｍ以上程度であることが好ましい。
Ｎｉ層３０の厚みが０．６μｍよりも薄い場合は、Ｐｄ層２８上のＮｉ／Ｓｎ化合物層の形成が不十分であるため、２００℃の高温環境下では半田のＳｎがＰｄを喰い、その下に配置される、後述する下地電極３４に下地電極喰われが生じる。
また、Ｎｉ層３０の厚みは、特に限定はされないが、積層セラミックコンデンサ１０のサイズ制限の観点から、１０μｍ以下とされることが好ましい。
また、第１の主面１２ａおよび第２の主面１２ｂ、ならびに第１の側面１２ｃおよび第２の側面１２ｄ上に第１のＮｉ層３０ａおよび第２のＮｉ層３０ｂを設ける場合には、第１の主面１２ａおよび第２の主面１２ｂ、第１の側面１２ｃおよび第２の側面１２ｄ上に位置する長さ方向ｚの中央部における第１のＮｉ層３０ａおよび第２のＮｉ層３０ｂの厚みは、０．６μｍ以上程度であることが好ましい。
Ｎｉ層３０の厚みが０．６μｍよりも薄い場合は、Ｐｄ層２８上のＮｉ／Ｓｎ化合物層の形成が不十分であるため、２００℃の高温環境下では半田のＳｎがＰｄを喰い、その下に配置される、後述する下地電極３４に下地電極喰われが生じる。
また、Ｎｉ層３０の厚みは、特に限定はされないが、積層セラミックコンデンサ１０のサイズ制限の観点から、１０μｍ以下とされることが好ましい。
Ｓｎ層３２の厚みは、特に限定されないが、たとえば、第１の端面１２ｅの端面に位置する第１のＳｎ層３２ａの高さ方向中央部における第１のＳｎ層３２ａの厚み、および第２の端面１２ｆの端面に位置する第２のＳｎ層３２ｂの高さ方向中央部における第２のＳｎ層３２ｂの厚みは、２μｍ以上１０μｍ以下であることが好ましい。
また、第１の主面１２ａおよび第２の主面１２ｂ、ならびに第１の側面１２ｃおよび第２の側面１２ｄ上に第１のＳｎ層３２ａおよび第２のＳｎ層３２ｂを設ける場合には、第１の主面１２ａおよび第２の主面１２ｂ、第１の側面１２ｃおよび第２の側面１２ｄ上に位置する長さ方向ｚの中央部における第１のＳｎ層３２ａおよび第２のＳｎ層３２ｂの厚みは、２μｍ以上１０μｍ以上程度であることが好ましい。
また、第１の主面１２ａおよび第２の主面１２ｂ、ならびに第１の側面１２ｃおよび第２の側面１２ｄ上に第１のＳｎ層３２ａおよび第２のＳｎ層３２ｂを設ける場合には、第１の主面１２ａおよび第２の主面１２ｂ、第１の側面１２ｃおよび第２の側面１２ｄ上に位置する長さ方向ｚの中央部における第１のＳｎ層３２ａおよび第２のＳｎ層３２ｂの厚みは、２μｍ以上１０μｍ以上程度であることが好ましい。
さらに、外部電極２４は、積層体１２上に内部電極層１６に直接接続するように位置し、金属層２６の直下に配置される下地電極層３４をさらに有する。言い換えると、外部電極２４は、内部電極層１６に接続され積層体１２に接触し、積層体１２と金属層２６との間に配置される下地電極層３４をさらに含む。これにより、内部電極層１６から、金属層３０（Ｐｄ／Ｎｉ／Ｓｎめっき層）までの電気的接続信頼性が強固となり、積層セラミックコンデンサ１０の電子部品としての特性の安定性を得ることができる。
なお、下地電極層３４は、必ずしも積層体１２上に配置されなくてもよい。
なお、下地電極層３４は、必ずしも積層体１２上に配置されなくてもよい。
下地電極層３４は、第１の下地電極層３４ａおよび第２の下地電極層３４ｂを有する。そして、第１の外部電極２４ａは、第１の下地電極層３４ａを含み、第２の外部電極２４ｂは、第２の下地電極層３４ｂを含む。
第１の下地電極層３４ａは、積層体１２の第１の端面１２ｅの表面に配置される。なお、第１の下地電極層３４ａは、第１の端面１２ｅから延伸して第１の主面１２ａ、第２の主面１２ｂ、第１の側面１２ｃおよび第２の側面１２ｄのそれぞれの一部分を覆うように形成されていてもよい。
第２の下地電極層３４ｂは、積層体１２の第２の端面１２ｆの表面に配置される。なお、第２の下地電極層３４ｂは、第２の端面１２ｆから延伸して第１の主面１２ａ、第２の主面１２ｂ、第１の側面１２ｃおよび第２の側面１２ｄのそれぞれの一部分を覆うように形成されていてもよい。
第２の下地電極層３４ｂは、積層体１２の第２の端面１２ｆの表面に配置される。なお、第２の下地電極層３４ｂは、第２の端面１２ｆから延伸して第１の主面１２ａ、第２の主面１２ｂ、第１の側面１２ｃおよび第２の側面１２ｄのそれぞれの一部分を覆うように形成されていてもよい。
第１の下地電極層３４ａを設ける場合、第１の金属層２６ａは、第１の下地電極層３４ａを覆うように配置される。同様に、第２の下地電極層３４ｂを設ける場合、第２の金属層２６ｂは、第２の下地電極層３４ｂを覆うように配置される。
下地電極層３４は、焼付け層、導電性樹脂層、薄膜層等から選ばれる少なくとも１つを含む。
まず、下地電極層３４が焼付け層の場合について説明する。
下地電極層３４は、導電性金属およびガラス成分を含む。下地電極層３４の導電性金属としては、たとえば、Ｃｕ、Ｎｉ、Ａｇ、Ｐｄ、Ａｇ−Ｐｄ合金、Ａｕ等から選ばれる少なくとも１つを含む。また、下地電極層３４のガラス成分としては、Ｂ、Ｓｉ、Ｂａ、Ｍｇ、ＡｌおよびＬｉ等から選ばれる少なくとも１つを含む。下地電極層３４は、複数層であってもよい。下地電極層３４は、ガラスおよび金属を含む導電性ペーストを積層体１２に塗布して焼き付けたものであり、セラミック層１４および内部電極層１６と同時に焼成したものでもよく、セラミック層１４および内部電極層１６を焼成した後に焼き付けたものでもよい。
下地電極層３４は、導電性金属およびガラス成分を含む。下地電極層３４の導電性金属としては、たとえば、Ｃｕ、Ｎｉ、Ａｇ、Ｐｄ、Ａｇ−Ｐｄ合金、Ａｕ等から選ばれる少なくとも１つを含む。また、下地電極層３４のガラス成分としては、Ｂ、Ｓｉ、Ｂａ、Ｍｇ、ＡｌおよびＬｉ等から選ばれる少なくとも１つを含む。下地電極層３４は、複数層であってもよい。下地電極層３４は、ガラスおよび金属を含む導電性ペーストを積層体１２に塗布して焼き付けたものであり、セラミック層１４および内部電極層１６と同時に焼成したものでもよく、セラミック層１４および内部電極層１６を焼成した後に焼き付けたものでもよい。
第１の端面１２ｅに位置する第１の下地電極層３４ａおよび第２の端面１２ｆに位置する第２の下地電極層３４ｂの高さ方向中央部におけるそれぞれの厚みは、１５μｍ以上１６０μｍ以下であることが好ましい。
また、第１の主面１２ａおよび第２の主面１２ｂ、ならびに第１の側面１２ｃおよび第２の側面１２ｄの表面に下地電極層を設ける場合には、第１の主面１２ａおよび第２の主面１２ｂ、ならびに第１の側面１２ｃおよび第２の側面１２ｄの表面に位置する第１の下地電極層３４ａおよび第２の下地電極層３４ｂである長さ方向ｚの中央部におけるそれぞれの厚みは、５μｍ以上４０μｍ以下程度であることが好ましい。
また、第１の主面１２ａおよび第２の主面１２ｂ、ならびに第１の側面１２ｃおよび第２の側面１２ｄの表面に下地電極層を設ける場合には、第１の主面１２ａおよび第２の主面１２ｂ、ならびに第１の側面１２ｃおよび第２の側面１２ｄの表面に位置する第１の下地電極層３４ａおよび第２の下地電極層３４ｂである長さ方向ｚの中央部におけるそれぞれの厚みは、５μｍ以上４０μｍ以下程度であることが好ましい。
次に、下地電極層３４が導電性樹脂層の場合について説明する。
導電性樹脂層は、焼付け層上に焼付け層を覆うように配置されるか、積層体１２上に直接配置されてもよい。
導電性樹脂層は、熱硬化性樹脂および金属を含む。
導電性樹脂層は、熱硬化性樹脂を含むため、たとえば、めっき膜や導電性ペーストの焼成物からなる導電層よりも柔軟性に富んでいる。このため、積層セラミックコンデンサ（積層セラミック電子部品）に物理的な衝撃や熱サイクルに起因する衝撃が加わった場合であっても、導電性樹脂層が緩衝層として機能し、積層セラミックコンデンサ（積層セラミック電子部品）へのクラックを防止することができる。
導電性樹脂層は、焼付け層上に焼付け層を覆うように配置されるか、積層体１２上に直接配置されてもよい。
導電性樹脂層は、熱硬化性樹脂および金属を含む。
導電性樹脂層は、熱硬化性樹脂を含むため、たとえば、めっき膜や導電性ペーストの焼成物からなる導電層よりも柔軟性に富んでいる。このため、積層セラミックコンデンサ（積層セラミック電子部品）に物理的な衝撃や熱サイクルに起因する衝撃が加わった場合であっても、導電性樹脂層が緩衝層として機能し、積層セラミックコンデンサ（積層セラミック電子部品）へのクラックを防止することができる。
導電性樹脂層に含まれる金属としては、Ａｇ、Ｃｕ、またはそれらの合金を使用することができる。また、金属粉の表面にＡｇコーティングされたものを使用することができる。金属粉の表面にＡｇコーティングされたものを使用する際には金属粉としてＣｕやＮｉを用いることが好ましい。また、Ｃｕに酸化防止処理を施したものを使用することもできる。
なお、導電性樹脂層に含まれる金属としてＡｇの導電性金属粉を用いることは、Ａｇが金属の中でもっとも比抵抗が低いため電極材料に適しており、Ａｇは貴金属であるため酸化せず耐候性が高いため、好ましい。なお、導電性樹脂層に含まれる金属としてＡｇコーティングされた金属を用いることは、上記のＡｇの特性を保ちつつ、母材の金属を安価なものにすることが可能になるため、好ましい。
導電性樹脂層に含まれる金属は、導電性樹脂全体の体積に対して、３５ｖｏｌ％以上７５％以下で含まれていることが好ましい。
導電性樹脂層に含まれる金属（導電性フィラー）の形状は、特に限定されない。導電性フィラーは、球状、扁平状等であってもよい。なお、導電性樹脂層に含まれる金属としては、球形状金属粉と扁平状金属粉とを混合して用いるのが好ましい。
導電性樹脂層に含まれる金属の平均粒径は、特に限定されない。導電性フィラーの平均粒径は、たとえば、０．３μｍ以上１０μｍ以下程度であってもよい。
導電性樹脂層に含まれる金属の平均粒径は、特に限定されない。導電性フィラーの平均粒径は、たとえば、０．３μｍ以上１０μｍ以下程度であってもよい。
導電性樹脂層に含まれる金属は、主に、導電性樹脂層の通電性を担う。具体的には、導電性フィラー同士が接触することにより、導電性樹脂層の内部に通電経路が形成される。
導電性樹脂層の樹脂としては、たとえば、エポキシ樹脂、フェノール樹脂、ウレタン樹脂、シリコーン樹脂、ポリイミド樹脂などの公知の種々の熱硬化性樹脂を使用することができる。その中でも、耐熱性、耐湿性、密着性などに優れたエポキシ樹脂は、最も適切な樹脂の一つである。
また、導電性樹脂層には、熱硬化性樹脂とともに、硬化剤を含むことが好ましい。ベース樹脂としてエポキシ樹脂を用いる場合、エポキシ樹脂の硬化剤としては、フェノール系、アミン系、酸無水物系、イミダゾール系など公知の種々の化合物を使用することができる。
また、導電性樹脂層には、熱硬化性樹脂とともに、硬化剤を含むことが好ましい。ベース樹脂としてエポキシ樹脂を用いる場合、エポキシ樹脂の硬化剤としては、フェノール系、アミン系、酸無水物系、イミダゾール系など公知の種々の化合物を使用することができる。
第１の端面１２ｅに位置する第１の下地電極層３４ａおよび第２の端面１２ｆに位置する第２の下地電極層３４ｂの高さ方向中央部におけるそれぞれの導電性樹脂層の厚みは、たとえば、１０μｍ以上１２０μｍ以下程度であることが好ましい。
また、第１の主面１２ａおよび第２の主面１２ｂ、ならびに第１の側面１２ｃおよび第２の側面１２ｄの表面に下地電極層３４を設ける場合には、第１の主面１２ａおよび第２の主面１２ｂ、ならびに第１の側面１２ｃおよび第２の側面１２ｄの表面に位置する第１の下地電極層３４ａおよび第２の下地電極層３４ｂである長さ方向ｚの中央部におけるそれぞれの導電性樹脂層の厚みは、５μｍ以上４０μｍ以下程度であることが好ましい。
また、第１の主面１２ａおよび第２の主面１２ｂ、ならびに第１の側面１２ｃおよび第２の側面１２ｄの表面に下地電極層３４を設ける場合には、第１の主面１２ａおよび第２の主面１２ｂ、ならびに第１の側面１２ｃおよび第２の側面１２ｄの表面に位置する第１の下地電極層３４ａおよび第２の下地電極層３４ｂである長さ方向ｚの中央部におけるそれぞれの導電性樹脂層の厚みは、５μｍ以上４０μｍ以下程度であることが好ましい。
積層体１２、第１の外部電極２４ａおよび第２の外部電極２４ｂを含む積層セラミックコンデンサ１０の長さ方向ｚの寸法をＬ寸法とし、積層体１２、第１の外部電極２４ａおよび第２の外部電極２４ｂを含む積層セラミックコンデンサ１０の積層方向ｘの寸法をＴ寸法とし、積層体１２、第１の外部電極２４ａおよび第２の外部電極２４ｂを含む積層セラミックコンデンサ１０の幅方向ｙの寸法をＷ寸法とする。
積層セラミックコンデンサ１０の寸法は、長さ方向ｚのＬ寸法が０．４ｍｍ以上６．１ｍｍ以下、幅方向ｙのＷ寸法が０．２ｍｍ以上５．４ｍｍ以下、積層方向ｘのＴ寸法が０．２ｍｍ以上３．０ｍｍ以下であることが好ましい。
積層セラミックコンデンサ１０の寸法は、長さ方向ｚのＬ寸法が０．４ｍｍ以上６．１ｍｍ以下、幅方向ｙのＷ寸法が０．２ｍｍ以上５．４ｍｍ以下、積層方向ｘのＴ寸法が０．２ｍｍ以上３．０ｍｍ以下であることが好ましい。
下地電極層３４が薄膜層の場合、スパッタ法または蒸着法等の薄膜形成法により形成され、金属粒子が堆積された１μｍ以下の層である。
図１に示す積層セラミックコンデンサ１０では、外部電極２４が、その最表面に金属層２６を含み、金属層２６が、積層体１２から少なくともＰｄ層２８、Ｎｉ層３０、Ｓｎ層３２の順に形成されることにより、半田溶融時にＮｉを取り込んだＳｎがＰｄ層と接触する構造とすることができ、Ｐｄ層２８は、Ｎｉ／Ｓｎ化合物に対して、非常に強いバリア層として機能するために、半田喰われを抑制することが可能となる。より具体的には、外部電極２４の最表面に位置する金属層２６を積層体１２側から表面に向かって順番に、Ｐｄ層２８、Ｎｉ層３０、Ｓｎ層３２に形成することで、半田融点以上になった際に、まずＳｎがＮｉを取り込みＮｉ／Ｓｎの金属間化合物化し、その化合物がＰｄ層２８に接触する構造としている。通常、Ｐｄ層２８は、Ｓｎに対しては高温環境下では強いバリア層として働かないが、金属間化合物化したＮｉ／Ｓｎ合金に対しては、強力なバリア層として働く効果を持つ。また、長時間高温に晒された際にも、Ｎｉが半田中に拡散することなく、Ｐｄ表面に存在しようとするために経時的にもＰｄ層２８、Ｎｉ／Ｓｎの金属間化合物が半田に対するバリア層として維持することができる。これらの作用により、図１に示す積層セラミックコンデンサ１０で、１７５℃あるいは２００℃を超えるような使用環境下においても、短時間の半田喰われおよび経時的に生じる半田喰われを抑制することが可能となる。その結果、機械的・電気的な接合性不良も防止することができる。
また、図１に示す積層セラミックコンデンサ１０では、外部電極２４が、内部電極層１６に接続され、積層体１２に接触し、積層体１２と金属層３０との間に下地電極層３４が配置されるので、内部電極層１６から、金属層３０（Ｐｄ／Ｎｉ／Ｓｎめっき層）までの電気的接続信頼性が強固となり、積層セラミックコンデンサ１０の電子部品としての特性の安定性を得ることができる。
さらに、図１に示す積層セラミックコンデンサ１０において、金属層３０がめっき層であると、Ｐｄ層２８、Ｎｉ層３０を薄く均一に形成することが可能であり、電子部品のサイズダウンと、必要最小限のＰｄ使用量とすることでのコスト制限に寄与することができる。
また、図１に示す積層セラミックコンデンサ１０において、Ｎｉ層の厚みが０．６μｍ以上であると、半田溶融時に生成するＮｉ／Ｓｎの金属間化合物の量がＰｄ層２８の上に十分に形成され、２００℃の高温環境下においても半田喰われから外部電極２４を守るバリア層としての機能を維持することができる。
２．積層セラミックコンデンサの製造方法
次に、本発明にかかる積層セラミックコンデンサの製造方法について説明する。
次に、本発明にかかる積層セラミックコンデンサの製造方法について説明する。
まず、セラミック粉末を含むセラミックペーストを、たとえば、スクリーン印刷法などによりシート状に塗布し、乾燥させることにより、セラミックグリーンシートが作製される。
次に、セラミックグリーンシートの上に、内部電極形成用の導電性ペーストを、たとえば、スクリーン印刷法やグラビア印刷法などにより所定のパターンに塗布し、内部電極形成用導電パターンが形成されたセラミックグリーンシートと、内部電極形成用導電パターンが形成されていないセラミックグリーンシートとが用意される。なお、セラミックペーストや、内部電極形成用の導電性ペーストには、たとえば、バインダや溶媒が含まれるが、公知の有機バインダや有機溶剤を用いることができる。
続いて、内部電極形成用導電パターンが形成されていない外層用のセラミックグリーンシートが所定枚数積層され、その上に、内部電極形成用導電パターンが形成されたセラミックグリーンシートが順次積層され、さらに、内部電極形成用導電パターンが形成されていないセラミックグリーンシートを所定枚数積層することにより、積層体シートが作製される。
そして、積層体シートは、静水圧プレスなどの手段により積層方向に圧着し、積層ブロックを作製する。
その後、積層体ブロックが所定の形状寸法に切断され、生の積層体チップが切り出される。このとき、生の積層体チップに対してバレル研磨などを施し、積層体の角部や稜線部に丸みをつけてもよい。
続いて、切り出された生の積層体チップが焼成され、積層体の内部に第１の内部電極層および第２の内部電極層が配され、第１の内部電極層が第１の端面に引き出され、第２の内部電極層が第２の端面に引き出された積層体が生成される。なお、生の積層体チップの焼成温度は、セラミックの材料や内部電極形成用導電ペーストの材料に依存するが、９００℃以上１３００℃以下であることが好ましい。
次に、下地電極層３４が形成される。まず、焼成後の積層体チップの両端面に外部電極用導電性ペーストを塗布し、焼き付け、第１の外部電極２４ａの第１の下地電極層３４ａおよび第２の外部電極２４ｂの第２の下地電極層３４ｂが形成される。焼き付け温度は、７００℃以上９００℃以下であることが好ましい。
その後、焼付け層からなる下地電極層３４の表面に金属層２６を形成する。金属層２６は、Ｐｄ層２８、Ｎｉ層３０、Ｓｎ層３２の順で形成される。Ｐｄ層２８は、電解めっきまたは無電解めっきによって、めっきにより形成されるか、ガラスとＰｄ金属を含む導電性ペーストを塗布、焼きつけることで形成される焼結金属で形成されていてもよい。また、Ｎｉ層３０、Ｓｎ層３２においては、電解めっきまたは無電解めっきにより形成することができる。なお、それぞれの金属層の厚みは、めっき条件を制御することにより調整する。
上述のようにして、図１に示す積層セラミックコンデンサ１０が製造される。
３．積層セラミック電子部品の実装構造
次に、この発明の実施の形態に係る積層セラミック電子部品の実装構造について、図５に基づいて説明する。なお、ここでは図１に示す積層セラミックコンデンサ１０を基板４２に実装する場合を例にして説明する。図５は、この発明にかかる積層セラミック電子部品の実装構造の一例を示す断面図である。なお、図５（ａ）に記載の積層セラミックコンデンサ１０は、図１ないし図３、ならびに図４に記載の積層セラミックコンデンサ１０と同一の構造とされる。
次に、この発明の実施の形態に係る積層セラミック電子部品の実装構造について、図５に基づいて説明する。なお、ここでは図１に示す積層セラミックコンデンサ１０を基板４２に実装する場合を例にして説明する。図５は、この発明にかかる積層セラミック電子部品の実装構造の一例を示す断面図である。なお、図５（ａ）に記載の積層セラミックコンデンサ１０は、図１ないし図３、ならびに図４に記載の積層セラミックコンデンサ１０と同一の構造とされる。
この発明にかかる積層セラミック電子部品の実装構造４０は、積層セラミック電子部品としての積層セラミックコンデンサ１０と、積層セラミックコンデンサ１０を実装するための基板４２とを備える。
基板４２は、基板４２のコア材４４の主面上にランド電極４６が貼り合わされた基板である。また、コア材４４は単層であってもよいし、複数層で形成されていてもよい。複数層で形成される場合には、それぞれのコア材４４の表面にランド電極４６が形成され、異なる層のランド電極（図示せず）とビア配線（図示せず）などにより電気的に接続され、配線が組まれていてもよい。
コア材４４は、たとえば、ガラス布（クロス）とガラス不織布を混ぜ合わせた基材にエポキシ樹脂やポリイミド樹脂を含浸させた材料からなる基板や、セラミックスとガラスを混合したシートを焼き付けて製造するセラミックス基板からなる。コア材４４の厚みは、特に限定されないが、２００μｍ以上８００μｍ以下であることが好ましい。
ランド電極４６は、基板４２のコア材４４の片面、もしくは両面に貼り付けられている。このランド電極４６に、積層セラミックコンデンサ１０の外部電極２４が半田によって、実装される。このランド電極４６は、第１のランド電極４６ａおよび第２のランド電極４６ｂを含む。ランド電極４６の材質は、特に限定されないが、たとえば、Ｃｕ、Ａｕ、Ｐｄ、Ｐｔなどの金属やその合金から形成されている。ランド電極４６の厚みは、２０μｍ以上２００μｍ以下であることが好ましい。
また、ＣｕやＡｌからなるリードフレームを配線とし、異なるリードフレーム間を橋渡しをするように、積層セラミックコンデンサを半田実装することもできる。
また、ＣｕやＡｌからなるリードフレームを配線とし、異なるリードフレーム間を橋渡しをするように、積層セラミックコンデンサを半田実装することもできる。
積層セラミックコンデンサ１０は、その第１の外部電極２４ａが基板４２上の第１のランド電極４６ａに接触するように、かつその第２の外部電極２４ｂが基板４２上の第２のランド電極４６ｂに接触するように配置される。そして、第１の外部電極２４ａと第１のランド電極４６ａとが、半田５０によって電気的に接続された状態で接合される。同様に、第２の外部電極２４ｂと第２のランド電極４６ｂとが、半田５０によって電気的に接続された状態で接合される。
半田５０は、鉛フリー半田によって接続されている。鉛フリー半田は、たとえば、Ｓｎ：９６．３％以上９９．０％以下、Ａｇ：０％以上３％以下、Ｃｕ：０．５％以上０．７％の範囲内で調整される組成のものを用いることが好ましく、Ｓｎ：９６．５％、Ａｇ：３％、Ｃｕ：０．５％の組成の半田を用いることがより好ましい。
また、たとえば、１７５℃や２００℃のような高温環境下では、Ｎｉ層３０およびＳｎ層３２は、化合物化されていることが好ましい。
また、たとえば、１７５℃や２００℃のような高温環境下では、Ｎｉ層３０およびＳｎ層３２は、化合物化されていることが好ましい。
以上の構成により、図５に示す積層セラミック電子部品の実装構造４０では、下地電極層３４の半田喰われを抑制する効果を得ることができる。
より具体的には、外部電極２４の最表面に位置する金属層２６を積層体１２側っから表面に向かって順番に、Ｐｄ層２８、Ｎｉ層３０、Ｓｎ層３２に形成することで、半田融点以上になった際に、まず、ＳｎがＮｉを取り込み、Ｎｉ／Ｓｎの金属間化合物化し、その化合物がＰｄ層２８に接触する構造としている。通常、Ｐｄ層２８は、Ｓｎに対しては、高温環境下では強いバリア層として働かないが、金属間化合物化したＮｉ／Ｓｎ合金に対しては、強力なバリア層として働く効果を持つ。また、長時間高温に晒された際にも、Ｎｉが半田中に拡散することなくＰｄ表面に存在しようとするために、経時的にもＰｄ層、Ｎｉ／Ｓｎの金属間化合物層が半田に対する優れたバリア層として維持することができる。
これらの作用により、図５に示す積層セラミック電子部品の実装構造４０で、たとえば、１７５℃あるいは２００℃を超えるような使用環境下においても、短時間の半田喰われおよび経時的に生じる半田喰われを抑制することが可能となる。その結果、機械的・電気的な接合性不良も防止することができる。
より具体的には、外部電極２４の最表面に位置する金属層２６を積層体１２側っから表面に向かって順番に、Ｐｄ層２８、Ｎｉ層３０、Ｓｎ層３２に形成することで、半田融点以上になった際に、まず、ＳｎがＮｉを取り込み、Ｎｉ／Ｓｎの金属間化合物化し、その化合物がＰｄ層２８に接触する構造としている。通常、Ｐｄ層２８は、Ｓｎに対しては、高温環境下では強いバリア層として働かないが、金属間化合物化したＮｉ／Ｓｎ合金に対しては、強力なバリア層として働く効果を持つ。また、長時間高温に晒された際にも、Ｎｉが半田中に拡散することなくＰｄ表面に存在しようとするために、経時的にもＰｄ層、Ｎｉ／Ｓｎの金属間化合物層が半田に対する優れたバリア層として維持することができる。
これらの作用により、図５に示す積層セラミック電子部品の実装構造４０で、たとえば、１７５℃あるいは２００℃を超えるような使用環境下においても、短時間の半田喰われおよび経時的に生じる半田喰われを抑制することが可能となる。その結果、機械的・電気的な接合性不良も防止することができる。
４．実験例
次に、上述した本発明にかかる積層セラミック電子部品およびその実装構造の効果を確認するために、本発明の製造方法に基づき、積層セラミック電子部品として積層セラミックコンデンサを製造し、高温負荷試験を行った試料に対して、積層体の断面におけるボイドの発生の有無の確認と、横押しの固着力限界試験を行い、破断面が外部電極内部にまで及んだか否かの確認とを行った。
次に、上述した本発明にかかる積層セラミック電子部品およびその実装構造の効果を確認するために、本発明の製造方法に基づき、積層セラミック電子部品として積層セラミックコンデンサを製造し、高温負荷試験を行った試料に対して、積層体の断面におけるボイドの発生の有無の確認と、横押しの固着力限界試験を行い、破断面が外部電極内部にまで及んだか否かの確認とを行った。
（１）実施例および比較例
実施例１ないし実施例４は、前述の積層セラミック電子部品の製造方法に従って、後に記載の仕様の積層セラミックコンデンサを作製した。
実施例１ないし実施例４では、Ｐｄ層は、電解めっきにより形成し、Ｎｉ層およびＳｎ層も、電解めっきにより形成した。金属層を構成するＰｄ層、Ｎｉ層およびＳｎ層の厚みは、めっき条件を制御することにより調整した。Ｎｉ層の厚みについて、実施例１は０．４μｍ、実施例２は０．６μｍ、実施例３は０．８μｍ、実施例４は１．０μｍとなるようにそれぞれ制御した試料である。実施例１ないし実施例４の各試料数は、それぞれ１０個とした。
実施例１ないし実施例４は、前述の積層セラミック電子部品の製造方法に従って、後に記載の仕様の積層セラミックコンデンサを作製した。
実施例１ないし実施例４では、Ｐｄ層は、電解めっきにより形成し、Ｎｉ層およびＳｎ層も、電解めっきにより形成した。金属層を構成するＰｄ層、Ｎｉ層およびＳｎ層の厚みは、めっき条件を制御することにより調整した。Ｎｉ層の厚みについて、実施例１は０．４μｍ、実施例２は０．６μｍ、実施例３は０．８μｍ、実施例４は１．０μｍとなるようにそれぞれ制御した試料である。実施例１ないし実施例４の各試料数は、それぞれ１０個とした。
一方、比較例１および比較例２は、従来の積層セラミック電子部品の製造方法に従って、後に記載の仕様の積層セラミックコンデンサを作製した。
比較例１および比較例２では、Ｐｄ層は、電解めっきにより形成し、Ｎｉ層およびＳｎ層も、電解めっきにより形成した。金属層を構成するＰｄ層、Ｎｉ層およびＳｎ層の厚みは、めっき条件を制御することにより調整した。比較例１は、Ｎｉ層を形成しなかった。Ｎｉの厚みについて、比較例２は、Ｎｉ層の厚みについて、０．３μｍとなるように制御した試料である。比較例１および比較例２の各試料数は、それぞれ１０個とした。
比較例１および比較例２では、Ｐｄ層は、電解めっきにより形成し、Ｎｉ層およびＳｎ層も、電解めっきにより形成した。金属層を構成するＰｄ層、Ｎｉ層およびＳｎ層の厚みは、めっき条件を制御することにより調整した。比較例１は、Ｎｉ層を形成しなかった。Ｎｉの厚みについて、比較例２は、Ｎｉ層の厚みについて、０．３μｍとなるように制御した試料である。比較例１および比較例２の各試料数は、それぞれ１０個とした。
実験例および比較例に用いた試料である積層セラミックコンデンサの仕様は、以下のとおりである。
・積層セラミックコンデンサのサイズ（設計値）：長さ×幅×高さ＝１．０ｍｍ×０．５ｍｍ×０．５ｍｍ
・容量：０．０１μＦ
・定格電圧：５０Ｖ
・セラミック層の材料：ＢａＴｉＯ3
・外部電極の構造
下地電極層＋金属層
下地電極層の厚み：
・１／２Ｗ位置における積層体の断面における第１の端面および第２の端面に位置す る高さ方向中央部における厚み：５０μｍ
・１／２Ｗ位置における積層体の端面における第１の主面および第２の主面、ならび に第１の側面および第２の側面上に位置する長さ方向の中央部における厚み：１４μｍ
金属層の厚み：表１ないし表３を参照
・積層セラミックコンデンサのサイズ（設計値）：長さ×幅×高さ＝１．０ｍｍ×０．５ｍｍ×０．５ｍｍ
・容量：０．０１μＦ
・定格電圧：５０Ｖ
・セラミック層の材料：ＢａＴｉＯ3
・外部電極の構造
下地電極層＋金属層
下地電極層の厚み：
・１／２Ｗ位置における積層体の断面における第１の端面および第２の端面に位置す る高さ方向中央部における厚み：５０μｍ
・１／２Ｗ位置における積層体の端面における第１の主面および第２の主面、ならび に第１の側面および第２の側面上に位置する長さ方向の中央部における厚み：１４μｍ
金属層の厚み：表１ないし表３を参照
実験に用いた基板の仕様および基板に対する積層セラミックコンデンサの実装構造は以下のとおりとした。
高耐熱ＢＮ−ＬＸ基板にＪＩＳ準拠のランド電極を作製した。パターン電極はＣｕ箔の上にＡｕめっきを形成した。
試料である積層セラミックコンデンサと基板のパターン電極とは、半田で接続した。半田は、千住金属工業株式会社製の鉛フリー半田であるＳＡＣ３０５（Ｓｎ−３．０Ａｇ−０．５Ｃｕ）とした。半田の印刷に使用するメタルマスクの厚みは、１５０μｍとした。リフローにより基板に試料を実装する際のトップ温度は、２５０℃とした。
高耐熱ＢＮ−ＬＸ基板にＪＩＳ準拠のランド電極を作製した。パターン電極はＣｕ箔の上にＡｕめっきを形成した。
試料である積層セラミックコンデンサと基板のパターン電極とは、半田で接続した。半田は、千住金属工業株式会社製の鉛フリー半田であるＳＡＣ３０５（Ｓｎ−３．０Ａｇ−０．５Ｃｕ）とした。半田の印刷に使用するメタルマスクの厚みは、１５０μｍとした。リフローにより基板に試料を実装する際のトップ温度は、２５０℃とした。
（２）金属層の厚みの測定方法
各実施例および各比較例の１０個の試料に対して、Ｐｄ層、Ｎｉ層、Ｓｎ層の各層を形成した時点の試料をそれぞれ取り出し、蛍光Ｘ線膜厚計を使用して膜厚の測定を実施した。測定箇所は、外部電極面中央部のスポットサイズφ１００μｍとした。
各実施例および各比較例の１０個の試料に対して、Ｐｄ層、Ｎｉ層、Ｓｎ層の各層を形成した時点の試料をそれぞれ取り出し、蛍光Ｘ線膜厚計を使用して膜厚の測定を実施した。測定箇所は、外部電極面中央部のスポットサイズφ１００μｍとした。
実施例および比較例におけるＰｄ層の厚みの測定結果を表１に示し、各実施例および各比較例それぞれにおけるＮｉ層の厚みの測定結果を表２に示し、各実施例および各比較例それぞれにおけるＳｎ層の厚みの測定結果を表３に示す。なお、表１に示すＰｄ層の厚みの測定結果は、実施例１ないし実施例４、ならびに比較例１および比較例２で共通である。
（３）特性評価の方法
（ａ）評価方法１
上述した仕様の実施例および比較例の試料である積層セラミックコンデンサを基板に実装した状態で、２００℃で１０００時間放置した（以下、高温放置試験という）後、試料である積層セラミックコンデンサの主面もしくは側面と平行になるように１／２Ｗもしくは１／２Ｔの位置まで断面研磨して、半田が下地電極層を侵食し、半田と金属層と下地電極層の間にボイドが形成されているか否かを観察した。そして、半田が下地電極層を侵食し、半田と金属層と下地電極層の間にボイドが形成されている数をカウントした。評価方法１による実験結果を表４に示す。
（ａ）評価方法１
上述した仕様の実施例および比較例の試料である積層セラミックコンデンサを基板に実装した状態で、２００℃で１０００時間放置した（以下、高温放置試験という）後、試料である積層セラミックコンデンサの主面もしくは側面と平行になるように１／２Ｗもしくは１／２Ｔの位置まで断面研磨して、半田が下地電極層を侵食し、半田と金属層と下地電極層の間にボイドが形成されているか否かを観察した。そして、半田が下地電極層を侵食し、半田と金属層と下地電極層の間にボイドが形成されている数をカウントした。評価方法１による実験結果を表４に示す。
（ｂ）評価方法２
上述した仕様の実施例および比較例の試料である積層セラミックコンデンサを基板に実装した状態で、高温放置試験前と高温放置試験後について、横押しの固着力限界試験を実施し、破壊限界値を測定した上で、破断面が下地電極層内部にまで及んだか否かを観察した。破断面が及んでいる場合は×とし、及んでいなければ○とした。評価方法２による各実施例の１０個の試料に対する破壊限界の平均値（ａｖｅ）、最大値（ｍａｘ）、最小値（ｍｉｎ）および標準偏差（σ）の結果、ならびに破断面の観察結果を評価方法２による実験結果を表５に示す。また、評価方法２による各比較例の１０個の試料に対する破壊限界の平均値（ａｖｅ）、最大値（ｍａｘ）、最小値（ｍｉｎ）および標準偏差（σ）の結果、ならびに破断面の観察結果を評価方法２による実験結果を表６に示す。
上述した仕様の実施例および比較例の試料である積層セラミックコンデンサを基板に実装した状態で、高温放置試験前と高温放置試験後について、横押しの固着力限界試験を実施し、破壊限界値を測定した上で、破断面が下地電極層内部にまで及んだか否かを観察した。破断面が及んでいる場合は×とし、及んでいなければ○とした。評価方法２による各実施例の１０個の試料に対する破壊限界の平均値（ａｖｅ）、最大値（ｍａｘ）、最小値（ｍｉｎ）および標準偏差（σ）の結果、ならびに破断面の観察結果を評価方法２による実験結果を表５に示す。また、評価方法２による各比較例の１０個の試料に対する破壊限界の平均値（ａｖｅ）、最大値（ｍａｘ）、最小値（ｍｉｎ）および標準偏差（σ）の結果、ならびに破断面の観察結果を評価方法２による実験結果を表６に示す。
（４）実験結果
まず、評価方法１に対する実験結果について述べる。
表４に示すように、実施例１に用いた試料は、Ｐｄ層が形成されており、Ｎｉ層の厚みが０．４μｍであるため、半田溶融時に生成するＮｉ／Ｓｎの金属間化合物がＰｄ層の上に形成されており、１０個中９個について半田が下地電極層にまで侵食せず、半田と金属層と下地電極層との間にボイドが形成されていなかった。
また、実施例２ないし実施例４に用いた試料は、いずれもＰｄ層が形成されており、そして、Ｎｉ層の厚みがいずれも０．４μｍ以上であるので、半田溶融時に生成するＮｉ／Ｓｎの金属間化合物がＰｄ層の上に十分に形成されていたことから、半田が下地電極層にまで侵食せず、半田と金属層と下地電極層との間にボイドが形成されていなかった。
まず、評価方法１に対する実験結果について述べる。
表４に示すように、実施例１に用いた試料は、Ｐｄ層が形成されており、Ｎｉ層の厚みが０．４μｍであるため、半田溶融時に生成するＮｉ／Ｓｎの金属間化合物がＰｄ層の上に形成されており、１０個中９個について半田が下地電極層にまで侵食せず、半田と金属層と下地電極層との間にボイドが形成されていなかった。
また、実施例２ないし実施例４に用いた試料は、いずれもＰｄ層が形成されており、そして、Ｎｉ層の厚みがいずれも０．４μｍ以上であるので、半田溶融時に生成するＮｉ／Ｓｎの金属間化合物がＰｄ層の上に十分に形成されていたことから、半田が下地電極層にまで侵食せず、半田と金属層と下地電極層との間にボイドが形成されていなかった。
一方、表４に示すように、比較例１および比較例２では、比較例１では、Ｎｉ層が形成されていないため、半田溶融時に生成するＮｉ／Ｓｎの金属間化合物がＰｄ層の上に形成されないことから、１０個中１０個に対して半田が下地電極層にまで侵食し、半田と金属層と下地電極層との間にボイドが形成された。
比較例２では、Ｎｉ層の厚みが０．３μｍであり、半田溶融時に生成するＮｉ／Ｓｎの金属間化合物がＰｄ層の上に十分に形成されないことから、比較例２では１０個中９個に対して半田が下地電極層にまで侵食し、半田と金属層と下地電極層との間にボイドが形成された。
比較例２では、Ｎｉ層の厚みが０．３μｍであり、半田溶融時に生成するＮｉ／Ｓｎの金属間化合物がＰｄ層の上に十分に形成されないことから、比較例２では１０個中９個に対して半田が下地電極層にまで侵食し、半田と金属層と下地電極層との間にボイドが形成された。
次に、評価方法２に対する実験結果について述べる。
表５に示すように、実施例１は、Ｎｉ層の厚みが０．４μｍであり、半田溶融時に生成するＮｉ／Ｓｎの金属間化合物がＰｄ層の上に形成されていたことから、１０個中７個の試料において、破断面が下地電極層の内部にまで及んでいなかった。また、高温放置試験前の破壊限界の平均値が２１．２３Ｎであり、高温放置試験後の破壊限界の平均値が１７．４９Ｎであり、半田の劣化による低下と考えられ、大きな破壊限界の低下は見られなかった。
実施例２は、Ｎｉ層の厚みが０．６μｍであり、半田溶融時に生成するＮｉ／Ｓｎの金属間化合物がＰｄ層の上に十分に形成されていたことから、１０個中１０個の試料において、破断面が下地電極層の内部にまで及んでいなかった。また、高温放置試験前の破壊限界の平均値が２２．２８Ｎであり、高温放置試験後の破壊限界の平均値が１８．７８Ｎであり、半田の劣化による低下と考えられ、大きな破壊限界の低下は見られなかった。
実施例３は、Ｎｉ層の厚みが０．８μｍであり、半田溶融時に生成するＮｉ／Ｓｎの金属間化合物がＰｄ層の上に十分に形成されていたことから、１０個中１０個の試料において、破断面が下地電極層の内部にまで及んでいなかった。また、高温放置試験前の破壊限界の平均値が２２．２６Ｎであり、高温放置試験後の破壊限界の平均値が１８．６４Ｎであり、半田の劣化による低下と考えられ、大きな破壊限界の低下は見られなかった。
実施例４は、Ｎｉ層３０の厚みが１．０μｍであり、半田溶融時に生成するＮｉ／Ｓｎの金属間化合物がＰｄ層の上に十分に形成されていたことから、１０個中１０個の試料において、破断面が下地電極層の内部にまで及んでいなかった。また、高温放置試験前の破壊限界の平均値が２１．８７Ｎであり、高温放置試験後の破壊限界の平均値が１８．７８Ｎであり、半田の劣化による低下と考えられ、大きな破壊限界の低下は見られなかった。
表５に示すように、実施例１は、Ｎｉ層の厚みが０．４μｍであり、半田溶融時に生成するＮｉ／Ｓｎの金属間化合物がＰｄ層の上に形成されていたことから、１０個中７個の試料において、破断面が下地電極層の内部にまで及んでいなかった。また、高温放置試験前の破壊限界の平均値が２１．２３Ｎであり、高温放置試験後の破壊限界の平均値が１７．４９Ｎであり、半田の劣化による低下と考えられ、大きな破壊限界の低下は見られなかった。
実施例２は、Ｎｉ層の厚みが０．６μｍであり、半田溶融時に生成するＮｉ／Ｓｎの金属間化合物がＰｄ層の上に十分に形成されていたことから、１０個中１０個の試料において、破断面が下地電極層の内部にまで及んでいなかった。また、高温放置試験前の破壊限界の平均値が２２．２８Ｎであり、高温放置試験後の破壊限界の平均値が１８．７８Ｎであり、半田の劣化による低下と考えられ、大きな破壊限界の低下は見られなかった。
実施例３は、Ｎｉ層の厚みが０．８μｍであり、半田溶融時に生成するＮｉ／Ｓｎの金属間化合物がＰｄ層の上に十分に形成されていたことから、１０個中１０個の試料において、破断面が下地電極層の内部にまで及んでいなかった。また、高温放置試験前の破壊限界の平均値が２２．２６Ｎであり、高温放置試験後の破壊限界の平均値が１８．６４Ｎであり、半田の劣化による低下と考えられ、大きな破壊限界の低下は見られなかった。
実施例４は、Ｎｉ層３０の厚みが１．０μｍであり、半田溶融時に生成するＮｉ／Ｓｎの金属間化合物がＰｄ層の上に十分に形成されていたことから、１０個中１０個の試料において、破断面が下地電極層の内部にまで及んでいなかった。また、高温放置試験前の破壊限界の平均値が２１．８７Ｎであり、高温放置試験後の破壊限界の平均値が１８．７８Ｎであり、半田の劣化による低下と考えられ、大きな破壊限界の低下は見られなかった。
一方、表６に示すように、比較例１は、Ｎｉ層が形成されていないため、半田溶融時に生成するＮｉ／Ｓｎの金属間化合物がＰｄ層の上に形成されないことから、１０個中１０個の試料において、破断面が下地電極層の内部にまで及んでいた。また、高温放置試験前の破壊限界の平均値が１８．５０Ｎであり、高温放置試験後の破壊限界の平均値が８．８３Ｎであり、大きく固着力が劣化した。
比較例２は、Ｎｉ層の厚みが０．３μｍであり、半田溶融時に生成するＮｉ／Ｓｎの金属間化合物がＰｄ層の上に十分に形成されないことから、１０個中８個の試料において、破断面が下地電極層の内部にまで及んでいた。また、高温放置試験前の破壊限界の平均値が２１．４３Ｎであり、高温放置試験後の破壊限界の平均値が１１．４２Ｎであり、大きく固着力が劣化した。
比較例２は、Ｎｉ層の厚みが０．３μｍであり、半田溶融時に生成するＮｉ／Ｓｎの金属間化合物がＰｄ層の上に十分に形成されないことから、１０個中８個の試料において、破断面が下地電極層の内部にまで及んでいた。また、高温放置試験前の破壊限界の平均値が２１．４３Ｎであり、高温放置試験後の破壊限界の平均値が１１．４２Ｎであり、大きく固着力が劣化した。
以上の結果から、実施例にかかる積層セラミックコンデンサおよびその実装構造によれば、半田溶融時に生成するＮｉ／Ｓｎの金属間化合物がＰｄ層の上に十分に形成され、Ｐｄ層が、金属間化合物化したＮｉ／Ｓｎ合金に対して強力なバリア層として働く効果を持ち、また、長時間高温に晒された際にも、Ｎｉが半田中に拡散することなくＰｄ表面に存在しようとするために、経時的にもＰｄ層、Ｎｉ／Ｓｎの金属間化合物層が半田に対する優れたバリア層として機能していることが確認された。
したがって、これらの作用により、実施例にかかる積層セラミックコンデンサおよびその実装構造によれば、たとえば、２００℃を超えるような使用環境下においても、短時間の半田喰われおよび経時的に生じる半田喰われを抑制することが可能となることが確認された。
したがって、これらの作用により、実施例にかかる積層セラミックコンデンサおよびその実装構造によれば、たとえば、２００℃を超えるような使用環境下においても、短時間の半田喰われおよび経時的に生じる半田喰われを抑制することが可能となることが確認された。
なお、以上のように、本発明の実施の形態は、前記記載で開示されているが、本発明は、これに限定されるものではない。
すなわち、本発明の技術的思想及び目的の範囲から逸脱することなく、以上説明した実施の形態に対し、機序、形状、材質、数量、位置又は配置等に関して、様々の変更を加えることができるものであり、それらは、本発明に含まれるものである。
すなわち、本発明の技術的思想及び目的の範囲から逸脱することなく、以上説明した実施の形態に対し、機序、形状、材質、数量、位置又は配置等に関して、様々の変更を加えることができるものであり、それらは、本発明に含まれるものである。
１０ 積層セラミックコンデンサ
１２ 積層体
１２ａ 第１の主面
１２ｂ 第２の主面
１２ｃ 第１の側面
１２ｄ 第２の側面
１２ｅ 第１の端面
１２ｆ 第２の端面
１４ セラミック層
１４ａ 外層部
１４ｂ 内層部
１６ 内部電極層
１６ａ 第１の内部電極層
１６ｂ 第２の内部電極層
１６ｃ 浮き内部電極層
１８ａ 第１の対向電極部
１８ｂ 第２の対向電極部
１８ｃ 対向電極部
２０ａ 第１の引出電極部
２０ｂ 第２の引出電極部
２２ａ 側部（Ｗギャップ）
２２ｂ 端部（Ｌギャップ）
２４ 外部電極
２４ａ 第１の外部電極
２４ｂ 第２の外部電極
２６ 金属層
２６ａ 第１の金属層
２６ｂ 第２の金属層
２８ Ｐｄ層
２８ａ 第１のＰｄ層
２８ｂ 第２のＰｄ層
３０ Ｎｉ層
３０ａ 第１のＮｉ層
３０ｂ 第２のＮｉ層
３２ Ｓｎ層
３２ａ 第１のＳｎ層
３２ｂ 第２のＳｎ層
３４ 下地電極層
３４ａ 第１の下地電極層
３４ｂ 第２の下地電極層
４０ 積層セラミック電子部品の実装構造
４２ 基板
４４ コア材
４６ ランド電極
４６ａ 第１のランド電極
４６ｂ 第２のランド電極
５０ 半田
ｘ 積層方向
ｙ 幅方向
ｚ 長さ方向
１２ 積層体
１２ａ 第１の主面
１２ｂ 第２の主面
１２ｃ 第１の側面
１２ｄ 第２の側面
１２ｅ 第１の端面
１２ｆ 第２の端面
１４ セラミック層
１４ａ 外層部
１４ｂ 内層部
１６ 内部電極層
１６ａ 第１の内部電極層
１６ｂ 第２の内部電極層
１６ｃ 浮き内部電極層
１８ａ 第１の対向電極部
１８ｂ 第２の対向電極部
１８ｃ 対向電極部
２０ａ 第１の引出電極部
２０ｂ 第２の引出電極部
２２ａ 側部（Ｗギャップ）
２２ｂ 端部（Ｌギャップ）
２４ 外部電極
２４ａ 第１の外部電極
２４ｂ 第２の外部電極
２６ 金属層
２６ａ 第１の金属層
２６ｂ 第２の金属層
２８ Ｐｄ層
２８ａ 第１のＰｄ層
２８ｂ 第２のＰｄ層
３０ Ｎｉ層
３０ａ 第１のＮｉ層
３０ｂ 第２のＮｉ層
３２ Ｓｎ層
３２ａ 第１のＳｎ層
３２ｂ 第２のＳｎ層
３４ 下地電極層
３４ａ 第１の下地電極層
３４ｂ 第２の下地電極層
４０ 積層セラミック電子部品の実装構造
４２ 基板
４４ コア材
４６ ランド電極
４６ａ 第１のランド電極
４６ｂ 第２のランド電極
５０ 半田
ｘ 積層方向
ｙ 幅方向
ｚ 長さ方向
Claims (9)
- 複数の積層されたセラミック層と、前記セラミック層上に積層された複数の内部電極層とを有し、積層方向に相対する第１の主面および第２の主面と、積層方向に直交する長さ方向に相対する第１の端面および第２の端面と、前記積層方向および前記長さ方向に直交する幅方向に相対する第１の側面および第２の側面を有する積層体と、
前記第１の端面および前記第２の端面上に位置する外部電極と、
を有する積層セラミック電子部品であって、
前記外部電極は、前記積層体側から少なくともＰｄ層、Ｎｉ層、Ｓｎ層の順に形成される金属層を含み、前記金属層は外部電極の最表面に位置し、
前記Ｎｉ層の厚みは、０．４μｍ以上である、積層セラミック電子部品。 - 前記外部電極は、前記内部電極に接続され前記積層体に接触し、前記積層体と前記金属層との間に配置される下地電極層をさらに含む、請求項１に記載の積層セラミック電子部品。
- 前記金属層は、めっき層である、請求項１または請求項２に記載の積層セラミック電子部品。
- 前記Ｎｉ層の厚みは、０．６μｍ以上である、請求項１ないし請求項３のいずれかに記載の積層セラミック電子部品。
- 積層セラミック電子部品が回路基板上に実装された積層セラミック電子部品の実装構造であって、
複数の積層されたセラミック層と、前記セラミック層上に積層された複数の内部電極層とを有し、積層方向に相対する第１の主面および第２の主面と、積層方向に直交する長さ方向に相対する第１の端面および第２の端面と、前記積層方向および前記長さ方向に直交する幅方向に相対する第１の側面および第２の側面を有する積層体と、
前記第１の端面および前記第２の端面上に位置する外部電極と、
を有し、
前記外部電極は、前記積層体側から少なくともＰｄ層、Ｎｉ層、Ｓｎ層の順に形成される金属層を含み、前記金属層は外部電極の最表面に位置し、
前記Ｎｉ層の厚みは、０．４μｍ以上であり、
前記回路基板上のランド電極に鉛フリー半田によって実装される積層セラミック電子部品の実装構造。 - 前記外部電極は、前記内部電極に接続され前記積層体に接触し、前記積層体と前記金属層との間に配置される下地電極層をさらに含む、請求項５に記載の積層セラミック電子部品の実装構造。
- 前記金属層は、めっき層である、請求項５ないし請求項６のいずれかに記載の積層セラミック電子部品の実装構造。
- 前記Ｎｉ層の厚みは、０．６μｍ以上である、請求項５ないし請求項７のいずれかに記載の積層セラミック電子部品の実装構造。
- 前記Ｎｉ層およびＳｎ層は、化合物として存在する、請求項５ないし請求項９のいずれかに記載の積層セラミック電子部品の実装構造。
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