KR20170061372A - 커패시터 및 그 제조방법 - Google Patents
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Abstract
본 개시의 일 실시 예에 따른 커패시터는 금속 및 수지를 포함하여 제1 및 제3 전극층 사이에 배치된 제2 전극층을 포함하며, 커패시터 바디의 측면을 덮는 부분이 커패시터 바디의 상하면을 덮는 부분보다 얇게 형성된다. 제2 전극층을 포함하여 외부 충격에 의한 크랙 발생을 방지함과 동시에 커패시터의 ESR을 감소시켜 커패시터의 전기적 특성을 향상시킬 수 있다.
Description
본 개시는 커패시터 및 그의 제조방법에 관한 것이다.
커패시터의 외부전극은 금속 페이스트를 사용한 소성타입에서 금속-수지의 복합제인 도전성 수지 조성물을 사용한 경화타입으로 변화하고 있다.
도전성 수지 조성물로 형성된 도전성 수지층은 전도성을 부여하기 위한 금속과 경화타입의 수지를 포함하므로, 칩에 가해질 수 있는 외부 충격을 흡수하여 칩에 발생할 수 있는 응력을 감소시킬 수 있어 커패시터 바디의 크랙 발생을 방지할 수 있으며, 도금액 침투에 의한 신뢰성을 향상시킬 수 있다.
그러나, 도전성 수지층의 수지가 외부전극에 그대로 노출됨에 따라, 외부전극의 전도성 저하로 인한 ESR(Equivalent series resistance)가 증가될 수 있으며, 수지가 과다로 함유되었을 경우 미도금 발생 및 외부전극과 칩이 분리되는 들뜸 현상이 발생할 수 있다.
특히, 커패시터 내에서 ESR에 기여하는 인자는 계면(interface), 단자(termination), 유전체(dielectric) 및 전기도금(electroplate) 등이 있으며, 도전성 수지층의 경우 계면 및 단자 저항의 인자와 관련성이 높다.
구체적으로, 도전성 수지층의 사용으로 인하여 비저항이 증가될 수 있으며, 금속으로 이루어진 금속층과 도전성 수지층 간의 계면 및 도전성 수지층과 금속 도금층 간의 계면 저항에 의하여 ESR이 증가될 수 있다.
따라서, 도전성 수지층의 사용하되, 도전성 수지층에 의한 ESR을 감소시킬 수 있는 방안이 필요한 실정이다.
한편, 도전성 수지층을 포함하는 외부전극은 비저항이 증가하며, 도금층 및 도전층과의 계면저항이 증가하여 커패시터의 ESR이 증가될 수 있다.
본 개시의 여러 목적 중 하나는 도전성 수지층의 두께를 감소시킬 수 있으며, 이로 인해 외부전극의 저항이 줄어들어 커패시터의 ESR이 감소될 수 있다.
본 개시를 통하여 제안하는 여러 해결 수단 중 하나는 금속 및 수지를 포함하여 상기 제1 및 제3 전극층 사이에 배치된 제2 전극층을 포함하며, 커패시터 바디의 측면을 덮는 부분이 제1 전극층의 커패시터 바디의 측면을 덮는 부분보다 두께가 작게 형성됨으로써, 외부 충격에 의한 크랙 발생을 방지함과 동시에 커패시터의 ESR을 감소시켜 커패시터의 전기적 특성을 향상시킬 수 있도록 하는 것이다.
본 개시의 일 실시 예에 따른 커패시터는 외부전극의 도전성 수지층의 두께를 감소시켜 외부 충격에 의한 크랙 발생을 방지함과 동시에 커패시터의 ESR을 감소하도록 하는 것이다.
도 1은 본 개시의 일 실시 예에 따른 커패시터의 사시도를 계략적으로 도시한 것이다.
도 2 및 3은 본 개시의 일 실시 예에 따른 커패시터의 측면도를 개략적으로 도시한 것이다.
도 4 내지 6은 본 개시의 다른 실시 예에 따른 커패시터의 측면도의 측면도를 개략적으로 도시한 것이다.
도 7은 본 개시의 일 실시 예에 따른 칩 길이를 그래프로 나타낸 것이며, 도 8을 본 개시의 일 실시 예에 따른 ESR 값을 그래프로 나타낸 것이다.
도 9a 내지 9d는 본 개시의 일 실시 예에 따른 커패시터의 제조방법을 계략적으로 도시한 것이다.
도 2 및 3은 본 개시의 일 실시 예에 따른 커패시터의 측면도를 개략적으로 도시한 것이다.
도 4 내지 6은 본 개시의 다른 실시 예에 따른 커패시터의 측면도의 측면도를 개략적으로 도시한 것이다.
도 7은 본 개시의 일 실시 예에 따른 칩 길이를 그래프로 나타낸 것이며, 도 8을 본 개시의 일 실시 예에 따른 ESR 값을 그래프로 나타낸 것이다.
도 9a 내지 9d는 본 개시의 일 실시 예에 따른 커패시터의 제조방법을 계략적으로 도시한 것이다.
이하, 첨부된 도면을 참조하여 본 개시에 대하여 보다 상세히 설명한다. 도면에서 요소등의 형상 및 크기 등은 보다 명확한 설명을 위해 과장될 수 있다.
이하, 본 개시에 의한 커패시터에 대하여 설명한다.
도 1은 본 개시의 일 실시 예에 따른 커패시터의 사시도를 계략적으로 도시한 것이며, 도 2 및 3은 본 개시의 일 실시 예에 따른 커패시터의 측면도를 개략적으로 도시한 것이다.
도 1 내지 3을 참조하면, 본 개시의 일 실시 예에 따른 커패시터(100)는 상하면 및 이를 연결하는 측면을 갖는 커패시터 바디(110) 및 상기 커패시터 바디(110)의 표면에 배치되며 제1 전극층, 제2 전극층 및 제3 전극층을 갖는 외부전극(131, 132)을 포함하며, 상기 제2 전극층(33, 34)은 금속 및 수지를 포함하여 상기 제1 및 제3 전극층 사이에 배치되며, 상기 커패시터 바디의 측면을 덮는 부분이 제1 전극층의 상기 커패시터 바디의 측면을 덮는 부분보다 두께가 작게 형성된다.
상기 커패시터 바디(110)는 복수의 유전체층(111)이 적층되어 형성된다.
상기 커패시터 바디(110)를 구성하는 복수의 유전체층은 소결된 상태로서, 인접하는 유전체층의 경계는 육안으로 확인할 수 없을 정도로 일체화되어 있을 수 있다.
상기 유전체층(111)은 세라믹 파우더, 유기 용제 및 유기 바인더를 포함하는 세라믹 그린시트의 소성에 의하여 형성될 수 있다. 상기 세라믹 파우더는 높은 유전율을 갖는 물질로서 페로브스카이트(perovskite) 재료를 포함할 수 있다. 상기 페로브스카이트 재료는 이에 제한되는 것은 아니나 티탄산바륨(BaTiO3)계 재료, 티탄산스트론튬(SrTiO3)계 재료 등 일 수 있다.
상기 커패시터 바디(110)의 내부에는 내부전극(121, 122)이 형성된다.
상기 내부전극(121, 122)은 제1 극성의 제1 내부전극과 제2 극성의 제2 내부전극을 한 쌍으로 포함하며, 일 유전체층을 사이에 두고 서로 대향하도록 배치될 수 있다.
상기 내부전극(121, 122)은 커패시터의 양 측면으로 노출되어 외부전극(131, 132)에 각각 전기적으로 연결될 수 있다.
상기 내부전극(121, 122)은 금속을 포함하는 도전성 페이스트에 의하여 형성될 수 있다.
상기 금속은 니켈(Ni), 구리(Cu), 팔라듐(Pd) 또는 이들의 합금일 수 있으나 이에 제한되는 것은 아니다.
상기 유전체층을 형성하는 세라믹 그린시트 상에 스크린 인쇄법 또는 그라비아 인쇄법과 같은 인쇄법을 통하여 도전성 페이스트로 내부전극을 인쇄할 수 있다.
상기 내부전극이 인쇄된 세라믹 그린시트를 번갈아가며 적층하고 소성하여 커패시터 바디를 형성할 수 있다.
상기 외부전극은 커패시터 바디(110)의 일측면으로 노출된 제1 내부전극(121)과 전기적으로 연결되도록 일측면에 형성된 제1 외부전극(131) 및 타측면으로 노출된 제2 내부전극(122)과 전기적으로 연결되도록 타측면에 형성된 제2 외부전극(132)을 포함한다.
상기 외부전극(131, 132)은 각각 제1 및 제2 내부전극(131, 132)과 연결되기 위하여 상기 커패시터 바디(110)의 측면에 형성된다.
즉, 상기 외부전극(131, 132)은 상기 커패시터 바디(110)의 상하면 및 양단면 및 양 단면 중 하나 이상으로 연장 형성될 수 있다.
따라서, 상기 외부전극(131, 132)은 상기 커패시터 바디(110)의 양 측면으로 노출된 내부전극과 연결되면서, 상기 커패시터 바디(110)의 양단면 및 상하면을 둘러싸면서 형성될 수 있다.
상기 외부전극(131, 132)은 제1 전극층(31, 32), 상기 제1 전극층의 표면에 형성된 제2 전극층(33, 34) 및 제2 전극층의 표면에 형성된 제3 전극층(35, 36)을 포함한다.
상기 제1 전극층(31, 32)은 금속층으로, 금속을 포함하는 도전성 페이스트에 의하여 형성될 수 있다.
상기 금속은 니켈(Ni), 구리(Cu), 주석(Sn), 또는 이들의 합금일 수 있으나, 이제 제한되는 것은 아니다.
상기 도전성 페이스트는 절연성 물질을 더 포함할 수 있으며, 예를 들어 상기 절연성 물질은 글라스일 수 있다.
상기 제2 전극층(33, 34)은 도전성 수지층으로, 금속 및 수지를 포함하는 도전성 수지 조성물에 의하여 형성될 수 있다.
상기 금속은 니켈(Ni), 구리(Cu), 주석(Sn), 또는 이들의 합금일 수 있으며, 상기 제1 전극층의 금속과 동일한 재료일 수 있다.
상기 수지는 열경화성 수지로서, 에폭시 수지(epoxy resin), 페놀 수지(phenol resin) 및 폴리 이미드 수지(polyimide resin) 중 선택된 하나일 수 있으며, 에폭시 수지일 수 있으나 이에 한정되는 것은 아니다.
상기 열경화성 수지는 내열성, 내화학성 등의 유지 및 외부 충격을 흡수할 수 있으며, 상기 금속은 전기적 연결을 가능하게 할 수 있다.
상기 제2 전극층(33, 34)은 제조공정에 의하여, 상기 상하면에 배치된 부분이 곡면을 가지며, 상기 측면에 배치된 부분은 평평한 면을 가질 수 있다.
상기 제3 전극층(35, 36)은 금속 도금층으로, 금속의 도금으로 인하여 형성될 수 있다.
상기 금속은 니켈(Ni), 주석(Sn), 또는 이들의 합금일 수 있다.
상기 제3 전극층(35, 36)은 실장기판에 커패시터 실장시 솔더와의 접합을 위하여 주석(Sn)이 포함될 수 있다.
일반적으로, 외부전극의 도전성 수지층은 커패시터에 가해지는 외부 충격을 흡수하는 역할을 하며, 커패시터 바디에 크랙이 발생하는 것을 방지할 수 있다. 그러나, 도전성 수지층으로 인하여 외부전극의 비저항이 증가될 수 있으며, 도전성 수지층과 금속층 간의 계면 및 도전성 수지층과 금속 도금층 간의 계면 저항이 증가할 수 있다. 이로 인해, 커패시터의 ESR이 증가되어 커패시터의 전기적 특성이 감소될 수 있다.
본 개시의 일 실시 형태에 따른 커패시터의 외부전극(131, 132)은 제2 전극층(33, 34)의 상기 커패시터 바디의 측면을 덮는 부분이 제1 전극층(31, 32)의 상기 커패시터 바디의 측면을 덮는 두께보다 작게 형성된다.
상기의 구조는 제2 전극층의 두께가 감소된 것으로, 제1 전극층의 상기 커패시터 바디의 측면을 덮는 부분의 저항이 작아질 수 있어, 커패시터의 ESR이 감소될 수 있으며, 크랙 발생 및 도금액 침투와 같은 불량 발생이 감소될 수 있다.
도 2를 참조하면, 상기 제1 전극층(31, 32)의 상기 커패시터 바디의 측면을 덮는 부분의 일부는 제3 전극층(35, 36)과 접할 수 있다.
즉, 상기 제3 전극층(35, 36)은 상기 제1 전극층(31, 32)의 표면의 일부 및 상기 제2 전극층(33, 34)의 표면에 형성될 수 있다.
상기 제1 전극층(31, 32)의 측면을 덮는 부분의 일부는 상기 측면을 덮는 부분 중에서 모서리 부분일 수 있다.
상기 제1 전극층의 측면을 덮는 부분의 일부가 제3 전극층과 접하면, 제1 전극층의 표면 산화에 의한 불량을 방지할 수 있어 외부전극의 강도가 우수하며, 도전성이 큰 제1 및 제2 전극층이 접하는 것이므로, 도통 신뢰성이 우수한 커패시터를 얻을 수 있다.
상기 제1 전극층(31, 32)의 상기 커패시터 바디의 측면을 덮는 부분의 두께(Tc)는 상기 제2 전극층(33, 34)의 상기 커패시터 바디의 상하면을 덮는 부분의 두께(Ta)의 2 배 이상일 수 있다. 이로 인해, 커패시터의 ESR이 감소될 수 있다.
상기 Ta는 상기 제2 전극층의 상기 상하면을 덮는 부분에서 가장 두꺼운 영역의 두께일 수 있다.
상기 Tc가 Ta의 2 배 이하이면, 커패시터의 ESR이 20 mohm 이상으로 증가될 수 있어, 커패시터의 신뢰성을 저하시킬 수 있다.
상기 제2 전극층(33, 44)는 상기 커패시터 바디의 측면을 덮는 부분이 상기 커패시터 바디의 상하면을 덮는 부분보다 두께가 작게 형성될 수 있다. 상기 제2 전극층(33, 34)의 측면을 덮는 부분의 두께를 감소시킴으로써, 커패시터의 ESR을 감소시킬 수 있으며, 도금액 침투를 방지할 수 있어 커패시터의 신뢰성을 향상시킬 수 있다.
상기 제2 전극층(33, 34)의 상기 커패시터 바디의 상하면을 덮는 부분의 두께를 Ta, 상기 제1 전극층(31, 32)의 상기 커패시터 바디의 측면을 덮는 부분의 두께를 Tb, 상기 커패시터 바디(110)의 전체 길이를 Lt, 상기 커패시터 바디(110)의 전체 폭을 Wt라 하면, Lt≥Wt, Lt/500≤Ta≤Lt/50 을 만족할 수 있다.
Lt/500≥Ta 이면, 커패시터의 내습 신뢰성을 확보할 수 없으며, Ta≥50 이면, 칩의 폭 사이즈를 벗어날 수 있어 커패시터 크기 대비 용량 확보가 어려울 수 있다.
상기 제1 전극층의 측면을 덮는 부분의 두께(Tb)는 Lt/250≤Tb≤Lt/25을 만족할 수 있다.
Lt/250≥Tb 이면 커패시터의 내습 신뢰성을 확보할 수 없으며, Tb≥25 이면 칩의 길이 사이즈를 벗어날 수 있어 휨 강도에 대한 신뢰성이 저하될 수 있다.
도 4 내지 6은 본 개시의 다른 실시 예에 따른 커패시터의 측면도의 측면도를 개략적으로 도시한 것이다.
도 4 내지 6에 도시된 구성 요소 중에서 도 1 내지 4에 도시된 구성 요소와 동일한 구성에 대해서는 설명을 생략하도록 한다.
도 4에 개시된 본 개시의 다른 실시 예에 따르는 커패시터는 상기 제2 전극층(33, 34)이 제1 전극층(31, 32)의 표면을 따라 형성되며, 도금액 침투에 대한 신뢰성을 확보할 수 있다. 상기 구조로 인하여, 상기 제1 전극층은 도금층인 제3 전극층과 접하는 영역이 존재하지 않을 수 있다.
도 5 및 6을 참조하면, 본 개시의 다른 실시 예를 따르는 커패시터(200)는 상기 제2 전극층(33, 34)의 상기 커패시터 바디의 측면을 덮는 부분의 두께를 Tc라 할 때, Tc=0 일 수 있다.
즉, 상기 제2 전극층(33, 34)은 상기 커패시터 바디의 상하면 및 상하면과 연결되는 양 단면에만 형성될 수 있으며, 밴드(band) 형상을 가질 수 있다. 이로 인해, 커패시터의 도금액 침투를 방지할 수 있다.
상기 구조로 인하여, 상기 제1 전극층(31, 32)은 상기 제3 전극층(35, 36)과 상기 커패시터 바디의 측면 부분에서 접할 수 있다. 도금층 형성 이전에 제1 전극층이 노출되는 면적이 증가하므로 도금 특성이 개선될 수 있으며, 커패시터 바디의 측면 부분에 저항이 낮아짐으로 인하여 커패시터의 ESR이 감소될 수 있다.
도 7은 본 개시의 일 실시 예에 따른 칩 길이를 그래프로 나타낸 것이며, 도 8을 본 개시의 일 실시 예에 따른 ESR 값을 그래프로 나타낸 것이다.
비교예의 경우 제2 전극층의 두께가 감소되지 않은 종래의 커패시터이며, 실시예의 경우 제2 전극층이 커패시터 바디의 측면을 덮는 영역이 커패시터 바디의 상하면을 덮는 영역보다 두껍게 형성된 커패시터이다. 실시예 1은 제2 전극층의 측면을 덮는 부분이 존재하는 구조이며, 실시예 2는 제2 전극층이 측면을 덮는 부분이 존재하지 않고 커패시터의 상하면 및 상하면과 연결되는 양 단면에만 존재하는 구조이다.
도 7 및 도 8을 참조하면, 실시예는 비교예보다 칩의 길이 및 ESR이 감소된 것을 나타내고 있으며, 특히, 실시예에서 제2 전극층의 측면을 덮는 부분이 존재하지 않는 구조인 실시예 2의 경우 ESR이 낮은 것을 나타내고 있다. 따라서, 제2 전극층의 측면을 덮는 부분의 두께가 감소할수록 ESR이 감소하는 것을 알 수 있다.
이하, 본 개시에 의한 커패시터의 제조방법에 대하여 설명한다.
본 개시의 일 실시 예에 따른 커패시터의 제조방법은 상하면과 이를 연결하는 측면을 갖는 커패시터 바디의 표면에 제1 도전성 페이스트를 도포하여 제1 전극층을 형성하는 단계, 상기 제1 전극층의 표면에 도전성 수지 조성물을 도포하여 제2 전극층을 형성하는 단계, 상기 제2 전극층의 상기 커패시터 바디의 측면을 덮는 부분을 가공하는 단계 및 상기 제2 전극층의 표면에 제3 전극층을 형성하는 단계를 포함하며, 상기 제2 전극층은 상기 커패시터 바디의 측면을 덮는 부분이 상기 제1 전극층의 상기 커패시터 바디의 측면을 덮는 부분보다 두께가 작게 형성된다.
상기 커패시터 바디는 상부에 내부전극 페이스트를 도포된 복수개의 유전체층을 적층하여 외부전극 형성 이후에 소성공정을 거쳐 커패시터 바디를 형성할 수 있다.
상기 제1 전극층 및 제2 전극층은 딥핑(dipping) 방식을 이용하여 형성될 수 있다.
상기 제1 전극층은 종래에 비하여 두껍게 도포될 수 있으나, 이에 한정되는 것은 아니다.
상기 제1 도전성 페이스트는 금속을 포함하며, 상기 도전성 수지 조성물을 금속 및 수지를 포함할 수 있다.
상기 금속은 니켈(Ni), 구리(Cu), 팔라듐(Pd) 또는 이들의 합금일 수 있으나 이에 제한되는 것은 아니다.
상기 수지는 열경화성 수지로서, 에폭시 수지(epoxy resin), 페놀 수지(phenol resin) 및 폴리 이미드 수지(polyimide resin) 중 선택된 하나일 수 있으며, 에폭시 수지일 수 있으나 이에 한정되는 것은 아니다.
도 9a 내지 9d는 본 개시의 일 실시 예에 따른 커패시터의 제조방법을 계략적으로 도시한 것이다.
도 9a 내지 9d를 참조하면, 상기 제1 및 제2 전극층이 형성된 복수개의 커패시터(100)는 고정 테잎(310)에 접착됨과 동시에 고정 지그(jig)(320)에 고정되어 로딩 플레이트(loading plate)(300)에 최종적으로 고정되게 된다.
상기 복수개의 커패시터(100)는 제1 및 제2 전극층이 형성된 일단부가 고정 영역이 되며, 타단부가 가공 영역이 될 수 있다.
상기 고정된 복수개의 커패시터(100)는 가공기기(400)를 통하여 커패시터의 측면을 가공할 수 있다.
상기 가공기기(400)는 그라인딩(grinding), 랩핑(lapping), 폴리싱(polishing) 및 버핑(buffing)과 같은 기계적 가공 공정을 수행할 수 있는 기기일 수 있다.
상기 제2 전극층을 가공하는 단계에서, 상기 제2 전극층의 상기 커패시터 바디의 측면을 덮는 부분의 두께를 일부 제거할 수 있다. 이때, 상기 제2 전극층의 측면을 덮는 부분의 두께는 제1 전극층의 측면을 덮는 부분의 두께보다 작을 수 있다. 상기 제2 전극층의 측면을 덮는 부분의 두께를 감소시킴으로써, 커패시터의 ESR이 감소될 수 있으며, 크랙 발생을 방지시킬 수 있다.
상기 제2 전극층은 제조공정에 의하여, 상기 상하면에 배치된 부분이 곡면을 가지며, 상기 측면에 배치된 부분은 평평한 면을 가질 수 있다.
또한, 상기 제2 전극층을 가공하는 단계에서, 상기 제2 전극층의 상기 커패시터 바디의 측면을 덮는 부분을 제거하여, 제1 전극층이 측면을 덮는 부분이 노출될 수 있다.
즉, 상기 제2 전극층은 상기 커패시터 바디의 상하면 및 양단면에만 형성되어, 커패시터 바디 내의 도금액 침투를 방지할 수 있다.
상기 제1 전극층의 상기 커패시터 바디의 측면을 덮는 부분의 두께는 상기 제2 전극층의 상기 커패시터 바디의 상하면을 덮는 부분의 두께의 2배 이상일 수 있다.
이로 인해, 외부전극의 저항이 감소하여 커패시터의 ESR이 감소될 수 있으며. 이후 도금층 형성시 미도금 감소 및 도금층과의 계면 저항이 감소될 수 있다.
상기 가공기기(400)는 랩핑 플레이트(lapping plate) 또는 휠(wheel)일 수 있다.
랩핑 공정은 랩핑 플레이트 상부에 연마재를 배치하고, 가공하고자하는 제품을 상기 연마재의 상부에 배치시키고, 상기 제품의 상부에서 중량을 가하여, 상기 제품과 상기 연마재의 마찰력에 의해 연마면이 연삭되는 공정이다.
상기 제품 표면의 두께 및 거칠기는 연마재의 입도 및 롤링 속도에 의하여 조절될 수 있다.
상기 제2 전극층을 가공하는 단계에서, 상기 랩핑 공정으로 진행할 경우, 에지(edge) 및 측면 제1 전극층의 훼손없이 측면을 덮는 부분만 선택적으로 가공할 수 있다. 또한, 제2 전극층의 측면에 금속이 노출되는 효과를 기대할 수 있다.
그라인딩 공정은 그라인딩 휠(grinding wheel)과 제품의 마찰력에 의하여 연삭되는 공정이다.
상기 그라인딩 공정으로 진행하는 경우, 그라인딩 휠 의 회전 속도에 의해 두께 및 표면 특성의 정확도가 결정될 수 있다.
상기 공정에 의하여, 도 9b와 같이 커패시터(100)의 타측면의 제2 전극층의 일부가 제거될 수 있다.
이후에, 도 9c 및 9d를 참조하면, 제2 전극층이 가공된 면이 고정 영역이 되며, 커패시터(100)의 일단부가 가공영역이 되어, 최종적으로 제2 전극층의 커패시터의 양 측면이 가공된 커패시터를 얻을 수 있다.
상기 가공하는 단계 이후에, 제2 전극층의 표면에 금속의 도금으로 제3 전극층을 형성할 수 있다.
상기 금속은 니켈(Ni), 주석(Sn), 또는 이들의 합금일 수 있다.
상기 제1 전극층에서 상기 커패시터 바디의 측면을 덮는 부분의 일부가 노출된 경우, 상기 일부에 상기 제3 전극층이 형성될 수 있다.
상기 제2 전극층의 측면을 덮는 부분을 모두 제거할 경우, 커패시터의 측면을 덮는 부분에 제1 전극층이 노출되므로, 상기 제1 전극층의 표면 일부 및 제2 전극층의 표면에 제3 전극층이 형성될 수 있다. 도금층 형성 이전에 제1 전극층이 노출되는 면적이 증가하므로 도금 특성이 개선될 수 있으며, 상기 측면을 덮는 부분에 저항이 낮아짐으로 인하여 커패시터의 ESR이 감소될 수 있다.
본 개시는 상술한 실시형태 및 첨부된 도면에 의해 제한되는 것이 아니며 첨부된 청구범위에 의해 제한하고자 한다.
따라서, 청구범위에 기재된 본 개시의 기술적 사상을 벗어나지 않는 범위 내에서 당 기술분야의 통상의 지식을 가진 자에 의해 다양한 형태의 치환, 변형 및 변경이 가능할 것이며, 이 또한 본 개시의 범위에 속한다고 할 것이다.
100, 200: 커패시터
110, 210: 커패시터 바디
111, 211: 유전체층
121, 221: 제1 내부전극
122, 222; 제2 내부전극
131, 131: 제1 외부전극
132, 232: 제2 외부전극
31, 32: 제1 전극층
33, 34: 제2 전극층
35, 36: 제3 전극층
110, 210: 커패시터 바디
111, 211: 유전체층
121, 221: 제1 내부전극
122, 222; 제2 내부전극
131, 131: 제1 외부전극
132, 232: 제2 외부전극
31, 32: 제1 전극층
33, 34: 제2 전극층
35, 36: 제3 전극층
Claims (16)
- 상하면 및 이를 연결하는 측면을 갖는 커패시터 바디; 및
상기 커패시터 바디의 표면에 배치되며, 제1 전극층, 제2 전극층 및 제3 전극층을 갖는 외부전극;을 포함하며,
상기 제2 전극층은 금속 및 수지를 포함하여 상기 제1 및 제3 전극층 사이에 배치되며, 상기 커패시터 바디의 측면을 덮는 부분이 상기 제1 전극층의 상기 커패시터 바디의 측면을 덮는 부분보다 두께가 작은 커패시터.
- 제1항에 있어서,
상기 제2 전극층의 상기 커패시터 바디의 측면을 덮는 부분의 일부는 제3 전극층과 접하는 커패시터.
- 제1항에 있어서,
상기 커패시터 바디는 양단면을 가지며,
상기 제2 전극층은 상기 커패시터 바디의 상하면 및 양단면에만 배치되는 커패시터.
- 제1항에 있어서,
상기 제3 전극층은 상기 제1 전극층의 표면 일부 및 상기 제2 전극층의 표면에 형성된 커패시터.
- 제1항에 있어서,
상기 제1 전극층의 상기 커패시터 바디의 측면을 덮는 부분의 두께는 상기 제2 전극층의 상기 커패시터 바디의 상하면을 덮는 부분의 두께의 2배 이상인 커패시터.
- 제1항에 있어서,
상기 제2 전극층은 상기 커패시터 바디의 측면을 덮는 부분이 상기 커패시터 바디의 상하면을 덮는 부분보다 얇게 형성된 커패시터.
- 제1항에 있어서,
상기 제2 전극층은 상기 상하면에 배치된 부분이 곡면을 가지며, 상기 측면에 배치된 부분은 평평한 면을 가진 커패시터.
- 제1항에 있어서,
상기 제2 전극층의 금속은 상기 제1 전극층과 동일한 재료인 커패시터.
- 제1항에 있어서,
상기 제3 전극층은 Ni 및 Sn 도금층인 커패시터.
- 상하면과 이를 연결하는 측면을 갖는 커패시터 바디의 표면에 제1 도전성 페이스트를 도포하여 제1 전극층을 형성하는 단계;
상기 제1 전극층의 표면에 도전성 수지 조성물을 도포하여 제2 전극층을 형성하는 단계;
상기 제2 전극층의 상기 커패시터 바디의 측면을 덮는 부분을 가공하는 단계; 및
상기 제2 전극층의 표면에 제3 전극층을 형성하는 단계를 포함하며,
상기 제2 전극층은 상기 커패시터 바디의 측면을 덮는 부분이 상기 제1 전극층의 상기 커패시터 바디의 측면을 덮는 부분보다 두께가 작은 커패시터의 제조방법.
- 제10항에 있어서,
상기 제1 전극층에서 상기 커패시터 바디의 측면을 덮는 부분의 일부는 제3 전극층과 접하는 커패시터의 제조방법
- 제10항에 있어서,
상기 제3 전극층은 상기 제1 전극층의 표면 일부 및 상기 제2 전극층의 표면에 형성된 커패시터의 제조방법.
- 제10항에 있어서,
상기 제1 전극층의 상기 커패시터 바디의 측면을 덮는 부분의 두께는 상기 제2 전극층의 상기 커패시터 바디의 상하면을 덮는 부분 두께의 2배 이상인 커패시터의 제조방법.
- 제10항에 있어서,
상기 제2 전극층을 가공하는 단계에서, 상기 제2 전극층은 상기 커패시터 바디의 측면을 덮는 부분이 제거되는 커패시터의 제조방법.
- 제10항에 있어서,
상기 제2 전극층은 그라인딩 공정 또는 랩핑 공정을 수행하여 가공하는 커패시터의 제조방법.
- 제10항에 있어서,
상기 제2 전극층은 상기 상하면에 배치된 부분이 곡면을 가지며, 상기 측면에 배치된 부분은 평평한 면을 가진 커패시터의 제조방법.
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| A201 | Request for examination | ||
| E902 | Notification of reason for refusal | ||
| E902 | Notification of reason for refusal | ||
| E701 | Decision to grant or registration of patent right | ||
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