JP7003889B2 - 積層セラミック電子部品およびその実装構造 - Google Patents
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Description
すなわち、半田喰われとは、半田溶融時にNi層及び下地電極のCu又はAgが、半田溶液中に溶解し、外部電極の一部または外部電極の全てが消失する現象を言う。溶融している半田に金属が接触すると、半田溶液の温度が金属の融点以下であっても合金を作って溶融半田液中に金属が溶解する。Niは、比較的半田溶液中への溶解が小さいが、溶液の温度が高いと溶解が激しくなり、Ni層の厚さが薄い部分が消失して半田が下地電極層に接触し、Ag、Cu等を溶解する。また、Ni層が緻密でない場合は、溶融半田が粒界を通して下地電極層に浸入して半田喰われを引き起こす。また、Ni層にピンホールのある場合、Ni層と下地電極層もしくは下地電極層と素体間で剥離が発生している場合は、下地電極層を構成する金属と溶融状態の半田が直接接触するので、ピンホール部もしくは剥離部の周辺に大きな半田喰われが発生する。
また、この発明にかかる積層セラミック電子部品の実装構造は、積層セラミック電子部品が回路基板上に実装された積層セラミック電子部品の実装構造であって、複数の積層されたセラミック層と、セラミック層上に積層された複数の内部電極層とを有し、積層方向に相対する第1の主面および第2の主面と、積層方向に直交する長さ方向に相対する第1の端面および第2の端面と、積層方向および長さ方向に直交する幅方向に相対する第1の側面および第2の側面を有する積層体と、第1の端面および第2の端面上に位置する外部電極と、を有し、外部電極は、積層体側から少なくともPd層、Ni層、Sn層の順に形成される金属層を含み、金属層は外部電極の最表面に位置し、Pd層の厚みは、0.540μm以上0.625μm以下であり、Ni層の厚みは、0.704μm以上1.130μm以下であり、回路基板上のランド電極に鉛フリー半田によって実装される積層セラミック電子部品の実装構造である。
この発明の積層セラミック電子部品の例として、積層セラミックコンデンサについて説明する。図1は、この発明にかかる積層セラミックコンデンサの一例を示す外観斜視図である。図2(a)は、この発明にかかる積層セラミックコンデンサを示す図1のII-II線における断面図であり、図2(b)は、図2(a)における外部電極およびその近傍の拡大図である。図3は、この発明にかかる積層セラミックコンデンサを示す図1のIII-III線における断面図である。
また、積層体14に、半導体セラミックを用いた場合、積層セラミック電子部品は、サーミスタ素子として機能する。半導体セラミック材料の具体例としては、たとえば、スピネル系セラミック材料などが挙げられる。
また、積層体14に、磁性体セラミックを用いた場合、積層セラミック電子部品は、インダクタ素子として機能する。また、インダクタ素子として機能する場合は、内部電極層18は、コイル状の導体となる。磁性体セラミック材料の具体例としては、たとえば、フェライトセラミック材料などが挙げられる。
第2の内部電極層16bは、第1の内部電極層16aと対向する第2の対向電極部18bと、第2の内部電極層16bの一端側に位置し、第2の対向電極部18bから積層体12の第2の端面12fまでの第2の引出電極部20bを有する。第2の引出電極部20bは、その端部が第2の端面12fに引き出され、露出している。
第1の内部電極層16aの第1の引出電極部20aと第2の内部電極層16bの第2の引出電極部20bの形状は、特に限定されないが、矩形状であることが好ましい。もっとも、コーナー部が丸められていたり、コーナー部が斜めに(テーパー状)形成されていたりしてもよい。
第1の内部電極層16aの第1の対向電極部18aの幅と第1の内部電極層16aの第1の引出電極部20aの幅とは、同じ幅に形成されていてもよく、どちらか一方が狭く形成されてもよい。同様に、第2の内部電極層16bの第2の対向電極部18bの幅と第2の内部電極層16bの第2の引出電極部20bの幅とは、同じ幅に形成されていてもよく、どちらか一方が狭く形成されてもよい。
第1の外部電極24aは、積層体12の第1の端面12eの表面に配置され、第1の端面12eから延伸して第1の主面12a、第2の主面12b、第1の側面12cおよび第2の側面12dのそれぞれの一部分を覆うように形成される。この場合、第1の外部電極24aは、第1の内部電極層16aの第1の引出電極部20aと電気的に接続される。なお、第1の外部電極24aは、積層体12の第1の端面12eのみに形成されていてもよい。
第2の外部電極24bは、積層体12の第2の端面12fの表面に配置され、第2の端面12fから延伸して第1の主面12a、第2の主面12b、第1の側面12cおよび第2の側面12dのそれぞれの一部分を覆うように形成される。この場合、第2の外部電極24bは、第2の内部電極層16bの第2の引出電極部20bと電気的に接続される。なお、第2の外部電極24bは、積層体12の第2の端面12fのみに形成されていてもよい。
金属層26は、第1の金属層26aおよび第2の金属層26bを含む。
第2の金属層26bは、第2の外部電極24bの最表面に位置する。言い換えると、第2の金属層26bは、第2の外部電極24bの最表面から、第2のSn層32、第2のNi層30、第2のPd層28の順番で配置される。
また、第1の主面12aおよび第2の主面12b、ならびに第1の側面12cおよび第2の側面12d上に第1のPd層28aおよび第2のPd層28bを設ける場合には、第1の主面12aおよび第2の主面12b、第1の側面12cおよび第2の側面12d上に位置する長さ方向zの中央部における第1のPd層28aおよび第2のPd層28bの厚みは、0.04μm以上であることが好ましい。
また、第1の主面12aおよび第2の主面12b、ならびに第1の側面12cおよび第2の側面12d上に第1のPd層28aおよび第2のPd層28bを設ける場合には、第1の主面12aおよび第2の主面12b、第1の側面12cおよび第2の側面12d上に位置する長さ方向zの中央部における第1のPd層28aおよび第2のPd層28bの厚みは、5μm以上40μm以下であることが好ましい。
また、第1の主面12aおよび第2の主面12b、ならびに第1の側面12cおよび第2の側面12d上に第1のNi層30aおよび第2のNi層30bを設ける場合には、第1の主面12aおよび第2の主面12b、第1の側面12cおよび第2の側面12d上に位置する長さ方向zの中央部における第1のNi層30aおよび第2のNi層30bの厚みは、0.6μm以上程度であることが好ましい。
Ni層30の厚みが0.6μmよりも薄い場合は、Pd層28上のNi/Sn化合物層の形成が不十分であるため、200℃の高温環境下では半田のSnがPdを喰い、その下に配置される、後述する下地電極34に下地電極喰われが生じる。
また、Ni層30の厚みは、特に限定はされないが、積層セラミックコンデンサ10のサイズ制限の観点から、10μm以下とされることが好ましい。
また、第1の主面12aおよび第2の主面12b、ならびに第1の側面12cおよび第2の側面12d上に第1のSn層32aおよび第2のSn層32bを設ける場合には、第1の主面12aおよび第2の主面12b、第1の側面12cおよび第2の側面12d上に位置する長さ方向zの中央部における第1のSn層32aおよび第2のSn層32bの厚みは、2μm以上10μm以上程度であることが好ましい。
なお、下地電極層34は、必ずしも積層体12上に配置されなくてもよい。
第2の下地電極層34bは、積層体12の第2の端面12fの表面に配置される。なお、第2の下地電極層34bは、第2の端面12fから延伸して第1の主面12a、第2の主面12b、第1の側面12cおよび第2の側面12dのそれぞれの一部分を覆うように形成されていてもよい。
下地電極層34は、導電性金属およびガラス成分を含む。下地電極層34の導電性金属としては、たとえば、Cu、Ni、Ag、Pd、Ag-Pd合金、Au等から選ばれる少なくとも1つを含む。また、下地電極層34のガラス成分としては、B、Si、Ba、Mg、AlおよびLi等から選ばれる少なくとも1つを含む。下地電極層34は、複数層であってもよい。下地電極層34は、ガラスおよび金属を含む導電性ペーストを積層体12に塗布して焼き付けたものであり、セラミック層14および内部電極層16と同時に焼成したものでもよく、セラミック層14および内部電極層16を焼成した後に焼き付けたものでもよい。
また、第1の主面12aおよび第2の主面12b、ならびに第1の側面12cおよび第2の側面12dの表面に下地電極層を設ける場合には、第1の主面12aおよび第2の主面12b、ならびに第1の側面12cおよび第2の側面12dの表面に位置する第1の下地電極層34aおよび第2の下地電極層34bである長さ方向zの中央部におけるそれぞれの厚みは、5μm以上40μm以下程度であることが好ましい。
導電性樹脂層は、焼付け層上に焼付け層を覆うように配置されるか、積層体12上に直接配置されてもよい。
導電性樹脂層は、熱硬化性樹脂および金属を含む。
導電性樹脂層は、熱硬化性樹脂を含むため、たとえば、めっき膜や導電性ペーストの焼成物からなる導電層よりも柔軟性に富んでいる。このため、積層セラミックコンデンサ(積層セラミック電子部品)に物理的な衝撃や熱サイクルに起因する衝撃が加わった場合であっても、導電性樹脂層が緩衝層として機能し、積層セラミックコンデンサ(積層セラミック電子部品)へのクラックを防止することができる。
導電性樹脂層に含まれる金属の平均粒径は、特に限定されない。導電性フィラーの平均粒径は、たとえば、0.3μm以上10μm以下程度であってもよい。
また、導電性樹脂層には、熱硬化性樹脂とともに、硬化剤を含むことが好ましい。ベース樹脂としてエポキシ樹脂を用いる場合、エポキシ樹脂の硬化剤としては、フェノール系、アミン系、酸無水物系、イミダゾール系など公知の種々の化合物を使用することができる。
また、第1の主面12aおよび第2の主面12b、ならびに第1の側面12cおよび第2の側面12dの表面に下地電極層34を設ける場合には、第1の主面12aおよび第2の主面12b、ならびに第1の側面12cおよび第2の側面12dの表面に位置する第1の下地電極層34aおよび第2の下地電極層34bである長さ方向zの中央部におけるそれぞれの導電性樹脂層の厚みは、5μm以上40μm以下程度であることが好ましい。
積層セラミックコンデンサ10の寸法は、長さ方向zのL寸法が0.4mm以上6.1mm以下、幅方向yのW寸法が0.2mm以上5.4mm以下、積層方向xのT寸法が0.2mm以上3.0mm以下であることが好ましい。
次に、本発明にかかる積層セラミックコンデンサの製造方法について説明する。
次に、この発明の実施の形態に係る積層セラミック電子部品の実装構造について、図5に基づいて説明する。なお、ここでは図1に示す積層セラミックコンデンサ10を基板42に実装する場合を例にして説明する。図5は、この発明にかかる積層セラミック電子部品の実装構造の一例を示す断面図である。なお、図5(a)に記載の積層セラミックコンデンサ10は、図1ないし図3、ならびに図4に記載の積層セラミックコンデンサ10と同一の構造とされる。
また、CuやAlからなるリードフレームを配線とし、異なるリードフレーム間を橋渡しをするように、積層セラミックコンデンサを半田実装することもできる。
また、たとえば、175℃や200℃のような高温環境下では、Ni層30およびSn層32は、化合物化されていることが好ましい。
より具体的には、外部電極24の最表面に位置する金属層26を積層体12側っから表面に向かって順番に、Pd層28、Ni層30、Sn層32に形成することで、半田融点以上になった際に、まず、SnがNiを取り込み、Ni/Snの金属間化合物化し、その化合物がPd層28に接触する構造としている。通常、Pd層28は、Snに対しては、高温環境下では強いバリア層として働かないが、金属間化合物化したNi/Sn合金に対しては、強力なバリア層として働く効果を持つ。また、長時間高温に晒された際にも、Niが半田中に拡散することなくPd表面に存在しようとするために、経時的にもPd層、Ni/Snの金属間化合物層が半田に対する優れたバリア層として維持することができる。
これらの作用により、図5に示す積層セラミック電子部品の実装構造40で、たとえば、175℃あるいは200℃を超えるような使用環境下においても、短時間の半田喰われおよび経時的に生じる半田喰われを抑制することが可能となる。その結果、機械的・電気的な接合性不良も防止することができる。
次に、上述した本発明にかかる積層セラミック電子部品およびその実装構造の効果を確認するために、本発明の製造方法に基づき、積層セラミック電子部品として積層セラミックコンデンサを製造し、高温負荷試験を行った試料に対して、積層体の断面におけるボイドの発生の有無の確認と、横押しの固着力限界試験を行い、破断面が外部電極内部にまで及んだか否かの確認とを行った。
実施例1ないし実施例4は、前述の積層セラミック電子部品の製造方法に従って、後に記載の仕様の積層セラミックコンデンサを作製した。
実施例1ないし実施例4では、Pd層は、電解めっきにより形成し、Ni層およびSn層も、電解めっきにより形成した。金属層を構成するPd層、Ni層およびSn層の厚みは、めっき条件を制御することにより調整した。Ni層の厚みについて、実施例1は0.4μm、実施例2は0.6μm、実施例3は0.8μm、実施例4は1.0μmとなるようにそれぞれ制御した試料である。実施例1ないし実施例4の各試料数は、それぞれ10個とした。
比較例1および比較例2では、Pd層は、電解めっきにより形成し、Ni層およびSn層も、電解めっきにより形成した。金属層を構成するPd層、Ni層およびSn層の厚みは、めっき条件を制御することにより調整した。比較例1は、Ni層を形成しなかった。Niの厚みについて、比較例2は、Ni層の厚みについて、0.3μmとなるように制御した試料である。比較例1および比較例2の各試料数は、それぞれ10個とした。
・積層セラミックコンデンサのサイズ(設計値):長さ×幅×高さ=1.0mm×0.5mm×0.5mm
・容量:0.01μF
・定格電圧:50V
・セラミック層の材料:BaTiO3
・外部電極の構造
下地電極層+金属層
下地電極層の厚み:
・1/2W位置における積層体の断面における第1の端面および第2の端面に位置す る高さ方向中央部における厚み:50μm
・1/2W位置における積層体の端面における第1の主面および第2の主面、ならび に第1の側面および第2の側面上に位置する長さ方向の中央部における厚み:14μm
金属層の厚み:表1ないし表3を参照
高耐熱BN-LX基板にJIS準拠のランド電極を作製した。パターン電極はCu箔の上にAuめっきを形成した。
試料である積層セラミックコンデンサと基板のパターン電極とは、半田で接続した。半田は、千住金属工業株式会社製の鉛フリー半田であるSAC305(Sn-3.0Ag-0.5Cu)とした。半田の印刷に使用するメタルマスクの厚みは、150μmとした。リフローにより基板に試料を実装する際のトップ温度は、250℃とした。
各実施例および各比較例の10個の試料に対して、Pd層、Ni層、Sn層の各層を形成した時点の試料をそれぞれ取り出し、蛍光X線膜厚計を使用して膜厚の測定を実施した。測定箇所は、外部電極面中央部のスポットサイズφ100μmとした。
(a)評価方法1
上述した仕様の実施例および比較例の試料である積層セラミックコンデンサを基板に実装した状態で、200℃で1000時間放置した(以下、高温放置試験という)後、試料である積層セラミックコンデンサの主面もしくは側面と平行になるように1/2Wもしくは1/2Tの位置まで断面研磨して、半田が下地電極層を侵食し、半田と金属層と下地電極層の間にボイドが形成されているか否かを観察した。そして、半田が下地電極層を侵食し、半田と金属層と下地電極層の間にボイドが形成されている数をカウントした。評価方法1による実験結果を表4に示す。
上述した仕様の実施例および比較例の試料である積層セラミックコンデンサを基板に実装した状態で、高温放置試験前と高温放置試験後について、横押しの固着力限界試験を実施し、破壊限界値を測定した上で、破断面が下地電極層内部にまで及んだか否かを観察した。破断面が及んでいる場合は×とし、及んでいなければ○とした。評価方法2による各実施例の10個の試料に対する破壊限界の平均値(ave)、最大値(max)、最小値(min)および標準偏差(σ)の結果、ならびに破断面の観察結果を評価方法2による実験結果を表5に示す。また、評価方法2による各比較例の10個の試料に対する破壊限界の平均値(ave)、最大値(max)、最小値(min)および標準偏差(σ)の結果、ならびに破断面の観察結果を評価方法2による実験結果を表6に示す。
まず、評価方法1に対する実験結果について述べる。
表4に示すように、実施例1に用いた試料は、Pd層が形成されており、Ni層の厚みが0.4μmであるため、半田溶融時に生成するNi/Snの金属間化合物がPd層の上に形成されており、10個中9個について半田が下地電極層にまで侵食せず、半田と金属層と下地電極層との間にボイドが形成されていなかった。
また、実施例2ないし実施例4に用いた試料は、いずれもPd層が形成されており、そして、Ni層の厚みがいずれも0.4μm以上であるので、半田溶融時に生成するNi/Snの金属間化合物がPd層の上に十分に形成されていたことから、半田が下地電極層にまで侵食せず、半田と金属層と下地電極層との間にボイドが形成されていなかった。
比較例2では、Ni層の厚みが0.3μmであり、半田溶融時に生成するNi/Snの金属間化合物がPd層の上に十分に形成されないことから、比較例2では10個中9個に対して半田が下地電極層にまで侵食し、半田と金属層と下地電極層との間にボイドが形成された。
表5に示すように、実施例1は、Ni層の厚みが0.4μmであり、半田溶融時に生成するNi/Snの金属間化合物がPd層の上に形成されていたことから、10個中7個の試料において、破断面が下地電極層の内部にまで及んでいなかった。また、高温放置試験前の破壊限界の平均値が21.23Nであり、高温放置試験後の破壊限界の平均値が17.49Nであり、半田の劣化による低下と考えられ、大きな破壊限界の低下は見られなかった。
実施例2は、Ni層の厚みが0.6μmであり、半田溶融時に生成するNi/Snの金属間化合物がPd層の上に十分に形成されていたことから、10個中10個の試料において、破断面が下地電極層の内部にまで及んでいなかった。また、高温放置試験前の破壊限界の平均値が22.28Nであり、高温放置試験後の破壊限界の平均値が18.78Nであり、半田の劣化による低下と考えられ、大きな破壊限界の低下は見られなかった。
実施例3は、Ni層の厚みが0.8μmであり、半田溶融時に生成するNi/Snの金属間化合物がPd層の上に十分に形成されていたことから、10個中10個の試料において、破断面が下地電極層の内部にまで及んでいなかった。また、高温放置試験前の破壊限界の平均値が22.26Nであり、高温放置試験後の破壊限界の平均値が18.64Nであり、半田の劣化による低下と考えられ、大きな破壊限界の低下は見られなかった。
実施例4は、Ni層30の厚みが1.0μmであり、半田溶融時に生成するNi/Snの金属間化合物がPd層の上に十分に形成されていたことから、10個中10個の試料において、破断面が下地電極層の内部にまで及んでいなかった。また、高温放置試験前の破壊限界の平均値が21.87Nであり、高温放置試験後の破壊限界の平均値が18.78Nであり、半田の劣化による低下と考えられ、大きな破壊限界の低下は見られなかった。
比較例2は、Ni層の厚みが0.3μmであり、半田溶融時に生成するNi/Snの金属間化合物がPd層の上に十分に形成されないことから、10個中8個の試料において、破断面が下地電極層の内部にまで及んでいた。また、高温放置試験前の破壊限界の平均値が21.43Nであり、高温放置試験後の破壊限界の平均値が11.42Nであり、大きく固着力が劣化した。
したがって、これらの作用により、実施例にかかる積層セラミックコンデンサおよびその実装構造によれば、たとえば、200℃を超えるような使用環境下においても、短時間の半田喰われおよび経時的に生じる半田喰われを抑制することが可能となることが確認された。
すなわち、本発明の技術的思想及び目的の範囲から逸脱することなく、以上説明した実施の形態に対し、機序、形状、材質、数量、位置又は配置等に関して、様々の変更を加えることができるものであり、それらは、本発明に含まれるものである。
12 積層体
12a 第1の主面
12b 第2の主面
12c 第1の側面
12d 第2の側面
12e 第1の端面
12f 第2の端面
14 セラミック層
14a 外層部
14b 内層部
16 内部電極層
16a 第1の内部電極層
16b 第2の内部電極層
16c 浮き内部電極層
18a 第1の対向電極部
18b 第2の対向電極部
18c 対向電極部
20a 第1の引出電極部
20b 第2の引出電極部
22a 側部(Wギャップ)
22b 端部(Lギャップ)
24 外部電極
24a 第1の外部電極
24b 第2の外部電極
26 金属層
26a 第1の金属層
26b 第2の金属層
28 Pd層
28a 第1のPd層
28b 第2のPd層
30 Ni層
30a 第1のNi層
30b 第2のNi層
32 Sn層
32a 第1のSn層
32b 第2のSn層
34 下地電極層
34a 第1の下地電極層
34b 第2の下地電極層
40 積層セラミック電子部品の実装構造
42 基板
44 コア材
46 ランド電極
46a 第1のランド電極
46b 第2のランド電極
50 半田
x 積層方向
y 幅方向
z 長さ方向
Claims (7)
- 複数の積層されたセラミック層と、前記セラミック層上に積層された複数の内部電極層とを有し、積層方向に相対する第1の主面および第2の主面と、積層方向に直交する長さ方向に相対する第1の端面および第2の端面と、前記積層方向および前記長さ方向に直交する幅方向に相対する第1の側面および第2の側面を有する積層体と、
前記第1の端面および前記第2の端面上に位置する外部電極と、
を有する積層セラミック電子部品であって、
前記外部電極は、前記積層体側から少なくともPd層、Ni層、Sn層の順に形成される金属層を含み、前記金属層は外部電極の最表面に位置し、
前記Pd層の厚みは、0.540μm以上0.625μm以下であり、
前記Ni層の厚みは、0.704μm以上1.130μm以下である、積層セラミック電子部品。 - 前記外部電極は、前記内部電極に接続され前記積層体に接触し、前記積層体と前記金属層との間に配置される下地電極層をさらに含む、請求項1に記載の積層セラミック電子部品。
- 前記金属層は、めっき層である、請求項1または請求項2に記載の積層セラミック電子部品。
- 積層セラミック電子部品が回路基板上に実装された積層セラミック電子部品の実装構造であって、
複数の積層されたセラミック層と、前記セラミック層上に積層された複数の内部電極層とを有し、積層方向に相対する第1の主面および第2の主面と、積層方向に直交する長さ方向に相対する第1の端面および第2の端面と、前記積層方向および前記長さ方向に直交する幅方向に相対する第1の側面および第2の側面を有する積層体と、
前記第1の端面および前記第2の端面上に位置する外部電極と、
を有し、
前記外部電極は、前記積層体側から少なくともPd層、Ni層、Sn層の順に形成される金属層を含み、前記金属層は外部電極の最表面に位置し、
前記Pd層の厚みは、0.540μm以上0.625μm以下であり、
前記Ni層の厚みは、0.704μm以上1.130μm以下であり、
前記回路基板上のランド電極に鉛フリー半田によって実装される積層セラミック電子部品の実装構造。 - 前記外部電極は、前記内部電極に接続され前記積層体に接触し、前記積層体と前記金属層との間に配置される下地電極層をさらに含む、請求項4に記載の積層セラミック電子部品の実装構造。
- 前記金属層は、めっき層である、請求項4ないし請求項5のいずれかに記載の積層セラミック電子部品の実装構造。
- 前記Ni層およびSn層は、化合物として存在する、請求項4ないし請求項6のいずれかに記載の積層セラミック電子部品の実装構造。
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