KR102139753B1 - 세라믹 전자 부품 및 이의 제조방법 - Google Patents

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Abstract

본 발명은, 세라믹 본체, 상기 세라믹 본체 내부에 구비되는 내부전극, 상기 세라믹 본체의 외부면에 구비되고, 상기 내부전극과 전기적으로 접속하는 외부전극, 그리고 상기 외부전극 상에 형성된 주석 도금층을 포함하는 세라믹 전자 부품을 제시한다.

Description

세라믹 전자 부품 및 이의 제조방법{CERAMIC ELECTRONIC COMPONENT AND METHOD OF MANUFACTURING THE SAME}
본 발명은 전자 부품에 관한 것으로, 보다 상세하게는 세라믹 소재로 이루어지는 세라믹 전자 부품 및 이의 제조 방법에 관한 것이다.
일반적으로, 커패시터, 인턱터, 압전체 소자, 바리스터, 또는 서미스터 등의 전자 부품은 세라믹 재료로 이루어진 세라믹 본체, 본체 내부에 형성된 내부전극 및 상기 내부전극과 접속되도록 세라믹 본체 표면에 설치된 외부전극을 구비한다.
세라믹 전자 부품 중 적층 세라믹 커패시터는 적층된 복수의 유전체층, 일 유전체층을 사이에 두고 대향 배치되는 내부전극, 상기 내부전극에 전기적으로 접속된 외부전극을 포함한다.
이러한 적층 세라믹 커패시터는 소형이면서도 고용량이 보장되고 실장이 용이하다는 장점으로 인하여 컴퓨터, PDA, 휴대폰 등의 이동 통신장치의 부품으로서 널리 사용되고 있다. 최근에는 전자제품이 소형화 및 다기능화됨에 따라 칩 부품 또한 소형화 및 고기능화되는 추세이므로, 적층 세라믹 커패시터도 그 크기가 작으면서 용량이 큰 고용량 제품이 요구되고 있다.
일반적으로, 적층 세라믹 커패시터의 제조방법은 세라믹 그린시트를 제조하고, 세라믹 그린시트 상에 도전성 페이스트를 인쇄하여 내부전극을 형성한다. 그 다음, 내부전극이 형성된 세라믹 그린시트를 수십 내지 수백층까지 겹쳐 쌓아 올려 그린 세라믹 적층체를 만든 후 그린 세라믹 적층체를 고온 및 고압으로 압착하여 딱딱한 그린 세라믹 적층체를 만들고, 절단 공정을 거쳐 그린 칩을 제조한다. 이후 그린 칩을 가소, 소성, 연마하고, 외부전극을 형성하여 적층 세라믹 커패시터를 완성한다.
이와 같이 완성된 적층 세라믹 커패시터는 배선기판에 실장된 상태로 사용되는데, 실장 용이성을 위하여 외부 전극의 표면에 니켈, 주석 등의 도금처리를 실시한다.
특히, 특허문헌 1에 의한 제조 방법에서는, 구리(Cu)를 이용하여 외부전극을 형성하고 그 위에 니켈 도금층을 형성하고, 니켈 도금층 상에 주석 도금층을 형성한다. 여기서, 니켈 도금층은, 외부전극을 구성하는 구리 금속이 주석 도금층으로 확산되는 것을 방지하고 내열성을 높이기 위한 수단으로서 구비된다.
이러한 니켈 도금층은 일반적으로 전해 도금(Electric Deposition)을 통해 형성되는데, 이 경우 도금액이 칩 내부로 침투하거나 도금시 발생하는 수소 가스로 인하여 전자 부품의 신뢰성이 저하되는 문제가 있다. 이에 따라, 제품의 신뢰성 향상과 공정의 간략화를 위해서 도금 공정을 생략한 제조 방법의 개발이 강하게 요구되고 있는 실정이다.
일본 공개특허공보 특개2002-203736호
본 발명은 상기 문제를 해결하기 위해 안출된 것으로, 니켈 도금층의 형성 과정을 생략하고 주석 도금층을 외부전극 상에 직접 형성하더라도 열화가 발생하지 않는 세라믹 전자 부품 및 이의 제조방법을 제공하는 것을 발명의 목적으로 한다.
상기와 같은 목적을 달성하기 위하여 창안된 본 발명은, 내부전극이 내설된 세라믹 본체의 외부면에 상기 내부전극과 전기적으로 접속되도록 구비되는 외부전극에 있어서, 상기 외부전극은 도전성 수지로 이루어지고, 상기 외부전극 상에 주석 도금층이 형성된 세라믹 전자 부품을 제공한다.
여기서, 상기 도전성 수지는 니켈(Ni), 알루미늄(Al), 구리(Cu), 금(Au), 은(Ag), 주석(Sn), 팔라듐(Pd), 백금(Pt) 또는 이들의 합금으로 이루어지는 금속 분말을 포함할 수 있으며, 이중 가장 바람직한 재질로는 상기 주석 도금층과 동일 재질인 주석을 사용할 수 있다.
상기 목적을 달성하기 위한 또 다른 실시예로서 본 발명은, 세라믹 본체와, 상기 세라믹 본체 내부에 구비되는 내부전극과, 상기 세라믹 본체의 외부면에 접하도록 구비되는 금속층과, 상기 금속층을 복개하도록 상기 세라믹 본체의 외부면에 구비되는 외부전극, 그리고 상기 외부전극 상에 형성된 주석 도금층을 포함하는 세라믹 전자 부품을 제공한다.
본 발명에 따르면, 도전성 수지로 이루어지는 외부전극을 사용함으로써 외부 환경으로부터 세라믹 본체를 보호하는 동시에 니켈 도금층의 형성없이 주석 도금층 만으로 외부전극의 외층을 형성할 수 있어 도금 공정 시간을 단축시킬 수 있다. 이에 따라, 칩 내부로의 도금액 침투를 방지함으로써 내습성을 향상시킬 수 있으며, 제조 단가를 낮출 수 있다.
도 1은 본 발명에 따른 세라믹 전자 부품의 사시도
도 2는 도 1의 Ⅰ-Ⅰ'선의 단면도
도 3은 도 2의 A영역의 SEM 사진
도 4는 본 발명의 세라믹 전자 부품 제조 방법을 순서대로 나타낸 공정도
본 발명의 이점 및 특징, 그리고 그것들을 달성하는 기술 등은 첨부되는 도면들과 함께 상세하게 후술되어 있는 실시예를 참조하면 명확해질 것이다. 그러나 본 발명은 이하에서 개시되는 실시예에 한정되는 것이 아니라 서로 다른 다양한 형태로 구현될 수 있다. 본 실시예는 본 발명의 개시가 완전하도록 함과 더불어, 본 발명이 속하는 기술분야에서 통상의 지식을 가진 자에게 발명의 범주를 완전하게 알려주기 위해 제공될 수 있다. 명세서 전문에 걸쳐 동일 참조 부호는 동일 구성 요소를 지칭한다.
본 명세서에서 사용된 용어들은 실시예를 설명하기 위한 것이며 본 발명을 제한하고자 하는 것은 아니다. 본 명세서에서, 단수형은 문구에서 특별히 언급하지 않는 한 다수형도 포함한다. 명세서에서 사용되는 '포함한다(comprise)' 및 '포함하는(comprising)'은 언급된 구성요소, 단계, 동작 및 소자는 하나 이상의 다른 구성요소, 단계, 동작 및 소자의 존재 또는 추가를 배제하지 않는다.
이하에서는 첨부된 도면을 참조하여 본 발명의 구성 및 작용효과를 더욱 상세하게 설명한다.
도 1은 본 발명에 따른 세라믹 전자 부품의 사시도이고, 도 2는 도 1의 Ⅰ-Ⅰ'선의 단면도, 그리고 도 3은 도 2의 A영역의 SEM 사진이다.
도 1 내지 도 3을 참조하면, 본 발명에 따른 세라믹 전자 부품(100)은, 세라믹 본체(110)와, 상기 세라믹 본체(110) 내부에 적층되어 구비되는 내부전극(121,122), 세라믹 본체(110)의 외부면에 구비되는 외부전극(131,132), 그리고 주석 도금층(140)을 포함한다.
상기 세라믹 본체(110)는, 높은 유전율을 갖는 세라믹 재료 예컨대, 티탄산바륨(BaTiO3)계 재료, 납 복합 페로브스카이트계 재료 또는 티탄산스트론튬(SrTiO3)계 재료 등으로 이루어지는 유전체 시트를 복수 개 적층시킨 후 소정의 조건 하에 소결시킨 세라믹 기체로서, 인접하는 유전체 시트끼리는 그 사이의 경계가 구분되지 않을 정도로 일체화되어 있다.
여기서, 상기 외부전극(131,132)이 구비되는 방향을 '길이 방향(도 1에서의 L 방향)', 내부전극(121,122)이 적층되는 방향을 '두께 방향(T 방향)', 그리고 길이 및 두께 방향에 수직하는 방향을 '폭 방향(W 방향)'이라고 할 때, 상기 세라믹 본체(110)는 길이가 두께 및 폭보다 크고, 두께와 폭은 서로 동일한 직육면체, 예컨대 2012(2.0mm×1.2mm×1.2mm), 1005(1.0mm×0.5mm×0.5mm), 0603(0.6mm×0.3mm×0.3mm), 0402(0.4mm×0.2mm×0.2mm) 등의 사이즈로 형성될 수 있다.
상기 내부전극(121,122)은 적어도 하나의 유전체 시트를 사이에 두고 적층되며, 전기전도성이 우수한 은(Ag), 팔라듐(Pd), 알루미늄(Al), 니켈(Ni), 티타늄(Ti), 금(Au), 구리(Cu) 또는 백금(Pt)으로 이루어지는 군에서 선택되는 적어도 1 종 이상의 금속으로 이루어질 수 있다.
상기 내부전극(121,122)의 형상 및 연결 구조에 따라 본 발명의 세라믹 전자 부품은 그 기능이 달라질 수 있다. 예컨대, 상기 내부전극(121,122)이 박막 형태인 경우 본 발명의 세라믹 전자 부품은 내부전극(121,122) 사이에 정전 용량이 발생하는 커패시터로서 기능할 수 있다. 이와 달리, 상기 내부전극(121,122)이 나선상으로 주회하는 코일 형상인 경우 본 발명의 세라믹 전자 부품은 인덕터로서 기능할 수 있다. 이외에도 본 발명의 세라믹 전자 부품은 압전체 소자, 바리스터, 칩 저항 또는 서미스터 등이 될 수 있으며, 하기에서는 일 예로서 적층 세라믹 커패시터에 관하여 설명하기로 한다.
본 발명의 세라믹 전자 부품(100)이 커패시터로서 기능하는 경우, 상기 내부전극(121,122)은 평면 형상이 대략 직사각형인 금속 박막이 되며, 서로 다른 전기 극성이 부여되는 제1 내부전극(121)과 제2 내부전극(122)으로 구성된다.
여기서, 상기 제1 내부전극(121)의 단부와 제2 내부전극(122)의 단부는 세라믹 본체(110)의 외부면, 구체적으로 길이 방향의 단면에 교대로 노출되도록 형성된다. 예컨대, 제1 내부전극(121)의 단부는 세라믹 본체(110)의 좌측 단면에 노출되고, 제2 내부전극(122)의 단부는 세라믹 본체(110)의 우측 단면에 노출되도록 형성된다.
상기 외부전극(131,132)은 내부전극(121,122)이 노출된 세라믹 본체(110)의 외부면에 구비되어 내부전극(121,122)과 전기적으로 연결된다. 이러한 연결 구조에 따라 외부에서 제공되는 전류는 상기 외부전극(131,132)을 통해 내부전극(121,122)으로 인가된다.
이때, 상기 외부전극(131,132)은 제1 내부전극(121)과 제2 내부전극(122)에 대해 각각 반대의 전기 극성을 부여해야 하므로, 제1 내부전극(121)과 전기적으로 접속하는 제1 외부전극(131)과, 제2 내부전극(122)과 전기적으로 접속하는 제2 외부전극(132)으로 구성된다.
상기 제1 외부전극(131)과 제2 외부전극(132)은 세라믹 본체(110)의 좌측 단면과 우측 단면에 각각 구비되며, 이에 따라, 제1 외부전극(131)은 세라믹 본체(110)의 좌측 단면에 노출된 제1 내부전극(121)과 전기적으로 접속하여 (+)극성 또는 (-)극성을 부여하고, 제2 외부전극(132)은 세라믹 본체(110)의 우측 단면에 노출된 제2 내부전극(122)과 전기적으로 접속하여 제1 외부전극(131)과 반대의 극성을 부여한다.
여기서, 상기 외부전극(131,132)은 고분자 수지(131a,132a)에 금속분말(131b,132b)이 분산된 도전성 수지로 이루어진다. 상기 금속분말(131b,132b)로는 니켈(Ni), 알루미늄(Al), 구리(Cu), 금(Au), 은(Ag), 주석(Sn), 팔라듐(Pd), 백금(Pt) 또는 이들의 합금으로 이루어진 그룹 중에서 선택된 어느 하나를 사용할 수 있으나 반드시 이에 한정되는 것은 아니고, 도전성을 부여하는 것이면 특별히 제한되지 않는다.
그리고, 상기 고분자 수지(131a,132a)로는 열경화성의 에폭시(Epoxy)계 수지를 사용할 수 있다. 이외에도 상기 외부전극(131,132)에 탄성을 부여하는 것이면 다른 종류의 고분자 중합체, 예컨대 PE, ABS, PA와 같은 열가소성 수지를 등을 사용할 수도 있다. 다만, 열가소성 수지의 경우 소자 실장 시 리플로우 온도가 대략 300도 정도인 점을 고려하여 300도 이상의 온도에서도 변화가 없는 수지를 사용하는 것이 바람직하다.
이와 같이, 상기 외부전극(131,132)이 탄성을 갖는 도전성 수지로 형성되는 경우, 유전체의 압전 현상으로 인한 진동이 실장 기판 쪽으로 전달되는 것을 차단하여 음향 노이즈(acoustic noise)를 저감시킬 수 있다. 또한, 소성, 연마 등의 공정이나 기판 실장 시 가해지는 외부 충격으로부터 세라믹 본체(110)를 보호함으로써 디라미네이션(Delamination)이나 크랙(Crack)의 발생을 억제하는 등 제품의 내구성을 높일 수 있다.
상기 주석 도금층(140)은 외부전극(131,132)의 외표면에 따라 도금되어 형성된다.
전자 부품을 기판에 실장 시 일반적으로 외부전극을 실장 기판의 랜드 상에 솔더링(soldering) 하므로, 상기 주석 도금층(140)은 납땜성 및 전기적 접속을 확보하기 위한 수단으로서 구비된다. 주석(Sn)은 다른 금속에 비해 내열성이 우수하여 리플로우 솔더링(reflow soldering)이나 플로우 솔더링(flow soldering) 등에 의해 결함이 쉽게 발생되지 않기 때문이다.
종래 구리(Cu)로 형성되는 외부전극 상에 주석을 도금하는 경우 구리와 주석의 반응성으로 인해 Cu6Sn5 등과 같은 합금이 형성되고, 이는 납땜성을 저하시키는 요인으로 작용한다. 따라서, 종래에는 이를 방지할 목적으로 주석 도금 전 니켈을 외부전극 상에 선(先)도금하였으나, 본 발명의 세라믹 전자 부품(100)은 도전성 수지로 형성되는 외부전극(131,132)을 사용하므로 니켈 도금층의 형성을 생략할 수 있다.
즉, 상기 외부전극(131,132)의 구성 재질이 되는 도전성 수지는 고분자 수지(131a,132a)에 금속분말(131b,132b)이 분산된 형태이므로, 상기 외부전극(131,132)과 접하는 주석 도금층(140)의 대부분은 고분자 수지(131a,132a)와 접촉하고, 그 결과, 종래 두 금속간의 반응성으로 인한 합금의 발생을 막을 수 있다.
여기서 상기 고분자 수지(131a,132a)에 분산된 금속분말(131b,132b)은, 전술한 바와 같이 전기전도성이 우수한 금속이면 어떠한 것이든 사용 가능하나, 상기 주석 도금층(140)으로의 확산을 방지하기 위해 주석 도금층(140)과 동일한 금속 즉, 주석을 사용하는 것이 바람직하다.
한편, 상기 세라믹 본체(110) 외부로 노출되는 내부전극(121,122)의 단부면은 그 면적이 극히 작기 때문에 금속분말(131b,132b)과의 전기적 연결성이 문제될 수 있다. 이를 해결하기 위해 본 발명은, 상기 외부전극(131,132)이 형성된 세라믹 본체(110)의 외부면 즉, 좌측 단면 및 우측 단면에 접하도록 구비됨으로써 외부로 노출된 상기 내부전극(121,122)의 단부와 직접 연결되는 금속층(150)을 더 포함할 수 있다.
상기 금속층(150)은 외부전극(131,132)이 구비된 영역에 따라 형성될 수 있다. 즉, 상기 외부전극(131,132)은 세라믹 본체(110)의 좌측 단면(또는 우측 단면)을 포함한 두께 방향 및 너비 방향의 4면에 연장되어 구비되므로, 상기 금속층(150) 역시 세라믹 본체(110)의 좌측 단면(또는 우측 단면) 및 이와 인접하는 4면에 연장되어 형성될 수 있다.
상기 금속층(150)이 이와 같은 구조로 형성됨에 따라 금속분말(131b,132b)에 대한 접촉 면적이 증가하여 전기적 연결성이 확보된다. 또한, 상기 금속층(150)은 내부전극(121,122)의 노출면을 모두 복개하므로 도금액의 침투를 방지할 있고, 이에 따라 제품의 내습성이 향상된다.
이제, 본 발명의 세라믹 전자 부품 제조 방법에 대해 살펴보기로 한다.
도 4는 본 발명의 세라믹 전자 부품 제조 방법을 순서대로 나타낸 공정도이다.
도 4를 참조하면, 본 발명의 세라믹 전자 부품(100)을 제조하기 위한 첫 번째 단계로서 먼저, 상기 세라믹 본체(110)의 구성이 되는 유전체 시트를 제조하는 단계를 진행한다(S100).
상기 유전체 시트는, 티탄산바륨(BaTiO3) 등과 같은 고율전율의 세라믹 분말에 에탄올과 바인더 등의 첨가제를 혼합 후 볼 밀링하여 세라믹 분말이 고르게 분산된 세라믹 슬러리를 제조하고, 닥터 블레이드 방법을 이용하여 캐리어 필름 상에 상기 세라믹 슬러리를 도포 및 건조 후 소결 과정을 거쳐 제조될 수 있다.
이와 같이 완성된 유전체 시트 위에 금속 분말과 바인더를 포함하는 내부 전극 페이스트를 소정 패턴으로 인쇄하는 인쇄법이나, 도금이나 증착, 혹은 스퍼터링 등을 사용하여 내부전극(121,122)을 형성한다(S110). 여기서, 제조하고자 하는 전자 부품은 적층 세라믹 커패시터이므로 상기 내부전극(121,122)은 박막 형태로서 형성될 수 있다.
그 다음, 상기 내부전극(121,122)이 형성된 유전체 시트를 복수 개 적층한 적층체를 등압 압축 성형한 후 절단 공정을 거쳐 일정 크기의 세라믹 본체(110)를 준비한다(S120).
그 다음, 상기 세라믹 본체(110)를 도전성 페이스트에 디핑(dipping) 후 건조하여 세라믹 본체(110)의 외부면에 금속층(150)을 형성한다(S130). 이와 같이, 도금액이 사용하지 않고 디핑 공정을 통해 금속층(150)을 형성함으로써 도금액 침투에 의한 열화를 방지할 수 있다.
그 다음, 상기 금속층(150)이 형성된 세라믹 본체(110)를 소정 조건의 환원 분위기 하에서 소성하여 금속층(150)과 내부전극(121,122)을 동시 소성한 후, 디핑 공정을 통해 상기 금속층(150)을 복개하도록 주석-에폭시의 도전성 수지 페이스트를 세라믹 본체(110)의 외부면에 도포하여 외부전극(131,132)을 형성한다(S140).
여기서, 외부전극(131,132)을 형성하는 방법으로는 디핑 외에도 페인팅(painting) 공법이나 프린팅(printing) 공법 등의 다양한 방법을 사용할 수 있다.
또한, 도전성 수지 페이스트의 구성 재질인 주석-에폭시는 하나의 예시일 뿐이고, 예컨대 PE, ABS, PA 등 탄성을 가지는 고분자 수지(131a,132a)에 전기전도성이 우수한 금속분말(131b,132b)을 혼합하여 제조한 것이면 어느 것이든 사용 가능하다. 다만, 전술한대로 주석 도금층(140)으로의 확산을 방지하기 위해서는 상기 금속분말(131b,132b)로서 주석을 사용하는 것이 가장 바람직하다.
상기 외부전극(131,132)이 형성되면, 마지막으로 전해 도금을 통해 외부전극(131,132) 상에 주석 도금층(140)을 형성함으로써 본 발명의 세라믹 전자 부품(100)을 최종 완성한다(S150).
이처럼, 본 발명은 니켈 도금층 형성을 위한 도금 공정 없이 주석 도금층(140)을 외부전극(131,132) 상에 곧바로 형성함으로써 도금에 소요되는 시간을 단축할 수 있고, 그 결과 칩 내부로의 도금액 침투를 방지하여 제품의 신뢰성을 향상시킬 수 있다. 또한, 니켈 도금 공정의 생략에 따라 제조 단가를 절감시킬 수 있으며 공정 수율을 개선시킬 수 있다.
이상의 상세한 설명은 본 발명을 예시하는 것이다. 또한 전술한 내용은 본 발명의 바람직한 실시 형태를 나타내고 설명하는 것에 불과하며, 본 발명은 다양한 다른 조합, 변경 및 환경에서 사용할 수 있다. 즉, 본 명세서에 개시된 발명의 개념의 범위, 저술한 개시 내용과 균등한 범위 및 당업계의 기술 또는 지식의 범위 내에서 변경 또는 수정이 가능하다.
전술한 실시예들은 본 발명을 실시하는데 있어 최선의 상태를 설명하기 위한 것이며, 본 발명과 같은 다른 발명을 이용하는데 당업계에 알려진 다른 상태로의 실시, 그리고 발명의 구체적인 적용 분야 및 용도에서 요구되는 다양한 변경도 가능하다. 따라서, 이상의 발명의 상세한 설명은 개시된 실시 상태로 본 발명을 제한하려는 의도가 아니다. 또한 첨부된 청구범위는 다른 실시 상태도 포함하는 것으로 해석되어야 한다.
100: 본 발명의 세라믹 전자 부품
110: 세라믹 본체
121,122: 내부전극
131,132: 외부전극
140: 주석 도금층
150: 금속층

Claims (12)

  1. 세라믹 본체;
    상기 세라믹 본체 내부에 구비되는 내부전극;
    상기 세라믹 본체의 외부면에 구비되고, 상기 내부전극과 전기적으로 접속하며, 금속 분말을 포함하는 도전성 수지로 이루어지는 외부전극; 및
    상기 외부전극 상에 형성된 주석 도금층;을 포함하고,
    상기 주석 도금층과, 상기 도전성 수지에 포함된 금속 분말은 동일 성분인 세라믹 전자 부품.
  2. 삭제
  3. 제1 항에 있어서,
    상기 도전성 수지는 니켈(Ni), 알루미늄(Al), 구리(Cu), 금(Au), 은(Ag), 주석(Sn), 팔라듐(Pd), 백금(Pt) 또는 이들의 합금으로 이루어지는 금속 분말을 포함하는 세라믹 전자 부품.
  4. 삭제
  5. 제1 항에 있어서,
    상기 외부전극이 형성된 상기 세라믹 본체의 외부면에 접하도록 구비되는 금속층을 더 포함하는 세라믹 전자 부품.
  6. 제5 항에 있어서,
    상기 금속층은 상기 외부전극이 구비된 영역에 따라 형성되는 세라믹 전자 부품.
  7. 제5 항에 있어서,
    상기 금속층은 니켈(Ni), 알루미늄(Al), 구리(Cu), 금(Au), 은(Ag), 주석(Sn), 팔라듐(Pd), 백금(Pt) 또는 이들의 합금으로 이루어지는 세라믹 전자 부품.
  8. 제1 항에 있어서,
    상기 내부전극은 교대로 적층된 제1 내부전극과 제2 내부전극으로 구성되고, 상기 외부전극은 상기 제1 내부전극과 전기적으로 접속하는 제1 외부전극과, 상기 제2 내부전극과 전기적으로 접속하는 제2 외부전극으로 구성되는 세라믹 전자 부품.
  9. 유전체 시트 상에 내부전극을 형성하는 단계;
    상기 유전체 시트를 복수 개 적층한 세라믹 본체의 외부면에 금속 분말을 포함하는 도전성 수지로 이루어지는 외부전극을 형성하는 단계; 및
    상기 외부전극 상에 주석 도금층을 형성하는 단계;를 포함하고,
    상기 주석 도금층과, 상기 도전성 수지에 포함된 금속 분말은 동일 성분인 세라믹 전자 부품 제조방법.
  10. 제9 항에 있어서,
    상기 외부전극 형성 전 상기 세라믹 본체의 외부면에 금속층을 형성하는 단계를 더 포함하는 세라믹 전자 부품 제조방법.
  11. 제10 항에 있어서,
    상기 금속층은, 상기 세라믹 본체를 도전성 페이스트에 디핑(dipping) 후 건조를 통해 형성되는 세라믹 전자 부품 제조방법.
  12. 제9 항에 있어서,
    상기 외부전극은, 고분자 수지와 금속분말이 혼합된 도전성 수지 페이스트를 사용하여 형성하는 세라믹 전자 부품 제조방법.
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