KR101532149B1 - 적층 세라믹 커패시터, 그 제조방법 및 적층 세라믹 커패시터의 실장 기판 - Google Patents

적층 세라믹 커패시터, 그 제조방법 및 적층 세라믹 커패시터의 실장 기판 Download PDF

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Abstract

본 발명의 일 실시형태에 의하면 복수의 유전체 층을 포함하고, 서로 마주보는 제1 단면 및 제2 단면을 갖는 세라믹 본체; 상기 유전체 층 상에 형성되고 상기 제2 단면으로 노출되는 제1 절연부를 포함하며 상기 제1 단면으로 노출되는 제1 내부전극; 상기 유전체 층을 사이에 두고 상기 제1 내부전극과 대향하여 배치되며, 상기 제1 단면 및 제2 단면으로 노출되는 제2 내부전극; 및 상기 제2 내부전극의 상기 제1 단면으로 노출된 단부에 형성된 제2 절연부; 를 포함하는 적층 세라믹 커패시터를 제공할 수 있다.

Description

적층 세라믹 커패시터, 그 제조방법 및 적층 세라믹 커패시터의 실장 기판{Multi-layered ceramic capacitor, manufacturing method thereof and board having the same mounted thereon}
본 발명은 적층 세라믹 커패시터, 그 제조방법 및 적층 세라믹 커패시터의 실장 기판에 관한 것이다.
세라믹 전자부품 중 적층 세라믹 커패시터는 적층된 복수의 유전체층, 유전체층을 사이에 두고 대향 배치되는 내부 전극, 상기 내부 전극에 전기적으로 접속된 외부 전극을 포함한다.
적층 세라믹 커패시터는 소형이면서도 고용량이 보장되고 실장이 용이하다는 장점으로 인하여 컴퓨터, PDA, 휴대폰 등의 이동 통신장치의 부품으로서 널리 사용되고 있다.
최근에는 전자제품이 소형화 및 다기능화됨에 따라 칩 부품 또한 소형화 및 고기능화되는 추세이므로, 적층 세라믹 커패시터도 그 크기가 작으면서 용량이 큰 고용량 제품이 요구되고 있다.
대한민국 등록특허공보 제10-0586962호
본 발명은 적층 세라믹 커패시터, 그 제조방법 및 적층 세라믹 커패시터의 실장 기판을 제공하고자 한다.
본 발명의 일 실시형태에 의하면 복수의 유전체 층을 포함하고, 서로 마주보는 제1 단면 및 제2 단면을 갖는 세라믹 본체; 상기 유전체 층 상에 형성되고 상기 제2 단면으로 노출되는 제1 절연부를 포함하며 상기 제1 단면으로 노출되는 제1 내부전극; 상기 유전체 층을 사이에 두고 상기 제1 내부전극과 대향하여 배치되며, 상기 제1 단면 및 제2 단면으로 노출되는 제2 내부전극; 및 상기 제2 내부전극의 상기 제1 단면으로 노출된 단부에 형성된 제2 절연부; 를 포함하는 적층 세라믹 커패시터를 제공할 수 있다.
상기 제1 내부전극은 제1 금속을 포함하고, 상기 제2 내부전극은 제2 금속을 포함하며, 상기 제1 금속과 제2 금속은 반응성이 서로 다를 수 있다.
상기 제1 내부전극은 제1 금속을 포함하고, 상기 제2 내부전극은 상기 제1 금속보다 반응성이 작은 제2 금속을 포함할 수 있다.
상기 제1 내부전극은 제1 금속을 포함하고, 상기 제2 내부전극은 제2 금속을 포함하며, 상기 제1 금속은 상기 제2 금속보다 산화가 더 잘될 수 있다.
상기 제1 내부전극은 제1 금속을 포함하고, 상기 제2 내부전극은 상기 제1 금속보다 반응성이 작은 제2 금속을 포함하며, 상기 제1 절연부는 상기 제1 금속의 산화물을 포함할 수 있다.
상기 제1 내부전극은 제1 금속을 포함하고, 상기 제2 내부전극은 상기 제1 금속보다 반응성이 작은 제2 금속을 포함하며, 상기 제2 절연부는 상기 제1 금속보다 반응성이 큰 제3 금속의 산화물을 포함할 수 있다.
상기 제1 절연부의 길이는 2μm 내지 50μm일 수 있다.
상기 제2 절연부의 길이는 2μm 내지 50μm일 수 있다.
본 발명의 다른 일 실시형태는 길이 방향으로 서로 마주보는 제1 단면 및 제2 단면을 가지며, 유전체 층, 상기 유전체 층 상에 형성되고 길이방향 양 단부가 상기 제1 단면 및 제2 단면으로 노출되는 제1 내부전극 및 상기 유전체 층을 사이에 두고 상기 제1 내부전극과 대향하여 배치되며 길이방향 양 단부가 상기 제1 단면 및 제2 단면으로 노출되는 제2 내부전극을 포함하는 세라믹 본체를 마련하는 단계; 상기 제2 단면으로 노출된 상기 제1 내부전극의 단부를 산화시켜 제1 절연부를 형성하는 단계; 상기 제1 단면으로 노출된 상기 제2 내부전극의 단부에 도금부를 형성하는 단계; 및 상기 도금부를 산화시켜 제2 절연부를 형성하는 단계; 를 포함하는 적층 세라믹 커패시터의 제조방법을 제공할 수 있다.
상기 제1 내부전극은 제1 금속을 포함하고, 상기 제2 내부전극은 제2 금속을 포함하며, 상기 제1 금속과 제2 금속은 반응성이 서로 다를 수 있다.
상기 제1 내부전극은 제1 금속을 포함하고, 상기 제2 내부전극은 상기 제1 금속보다 반응성이 작은 제2 금속을 포함할 수 있다.
상기 제1 내부전극은 제1 금속을 포함하고, 상기 제2 내부전극은 제2 금속을 포함하며, 상기 제1 금속은 상기 제2 금속보다 산화가 더 잘 될 수 있다.
상기 제1 내부전극은 제1 금속을 포함하고, 상기 제2 내부전극은 상기 제1 금속보다 반응성이 작은 제2 금속을 포함하며, 상기 도금부는 상기 제1 금속보다 반응성이 큰 제3 금속을 포함할 수 있다.
상기 제1 절연부의 길이는 2μm 내지 50μm일 수 있다.
상기 제2 절연부의 길이는 2μm 내지 50μm일 수 있다.
상기 세라믹 본체를 마련하는 단계는 복수의 세라믹 그린시트를 마련하는 단계; 상기 세라믹 그린시트에 제1 내부전극 패턴 및 제2 내부전극 패턴을 형성하는 단계; 상기 세라믹 그린시트를 사이에 두고 상기 제1 내부전극 패턴 및 상기 제2 내부전극 패턴이 대향하도록 상기 세라믹 그린 시트를 적층하여 적층체를 마련하는 단계; 및 상기 제1 내부전극 패턴 및 제2 내부전극 패턴의 길이방향 양 단부가 상기 세라믹 그린시트의 길이방향 양 단부와 일치하도록 상기 적층체를 절단 후 소성하는 단계; 를 포함할 수 있다.
본 발명의 또 다른 일 실시형태는 상부에 제1 및 제2 전극 패드를 갖는 인쇄회로기판; 및 상기 인쇄회로기판 위에 설치된 적층 세라믹 커패시터;를 포함하며, 상기 적층 세라믹 커패시터는 복수의 유전체 층을 포함하고, 서로 마주보는 제1 단면 및 제2 단면을 갖는 세라믹 본체, 상기 유전체 층 상에 형성되고 상기 제2 단면으로 노출되는 제1 절연부를 포함하며 상기 제1 단면으로 노출되는 제1 내부전극, 상기 유전체 층을 사이에 두고 상기 제1 내부전극과 대향하여 배치되며, 상기 제1 단면 및 제2 단면으로 노출되는 제2 내부전극 및 상기 제2 내부전극의 상기 제1 단면으로 노출된 단부에 형성된 제2 절연부를 포함하는 적층 세라믹 커패시터의 실장 기판을 제공할 수 있다.
본 발명의 실시형태에 의하면 고 용량의 적층 세라믹 커패시터, 그 제조방법 및 적층 세라믹 커패시터의 실장 기판을 제공할 수 있다.
도 1은 본 발명의 일 실시형태에 따른 적층 세라믹 커패시터를 나타내는 사시도이다.
도 2는 도 1의 A-A' 단면도이다.
도 3은 도 2의 B-B' 단면도이다.
도 4는 도 2의 C-C' 단면도이다.
도 5는 도 2의 P영역에 대한 확대도이다.
도 6은 도 2의 Q영역에 대한 확대도이다.
도 7은 본 발명 다른 일 실시형태에 따른 적층 세라믹 커패시터의 제조방법을 나타내는 제조 공정도이다.
도 8은 본 발명 다른 일 실시형태에 따른 적층 세라믹 커패시터가 실장된 기판에 관한 개략적인 사시도이다.
도 9는 도 8의 D-D' 단면도이다.
본 발명의 실시형태는 여러 가지 다른 형태로 변형될 수 있으며, 본 발명의 범위가 이하 설명하는 실시형태로 한정되는 것은 아니다. 또한, 본 발명의 실시형태는 당업계에서 평균적인 지식을 가진 자에게 본 발명을 더욱 완전하게 설명하기 위해서 제공되는 것이다. 따라서, 도면에서의 요소들의 형상 및 크기 등은 보다 명확한 설명을 위해 과장될 수 있으며, 도면상의 동일한 부호로 표시되는 요소는 동일한 요소이다.
명세서 전체에서, 어떤 부분이 어떤 구성요소를 "포함"한다고 할 때, 이는 특별히 반대되는 기재가 없는 한 다른 구성요소를 제외하는 것이 아니라 다른 구성요소를 더 포함할 수 있는 것을 의미한다.
또한 명세서 전체에서, "상에" 형성된다고 하는 것은 직접적으로 접촉하여 형성되는 것을 의미할 뿐 아니라, 사이에 다른 구성요소를 더 포함할 수 있는 것을 의미한다.
그리고 도면에서 본 발명을 명확하게 설명하기 위해서 설명과 관계없는 부분은 생략하고, 여러 층 및 영역을 명확하게 표현하기 위하여 두께를 확대하여 나타내었으며, 명세서 전체를 통하여 유사한 부분에 대해서는 유사한 도면 부호를 붙이도록 한다.
이하, 첨부된 도면을 참조하여 본 발명의 바람직한 실시형태를 설명한다.
도 1은 본 발명의 일 실시형태에 따른 적층 세라믹 커패시터(100)를 나타내는 사시도이고, 도 2는 도 1의 A-A' 단면도이다.
도 1 및 도 2를 참조하면, 본 발명의 일 실시형태에 따른 적층 세라믹 커패시터(100)는 세라믹 본체(110); 및 외부전극(131, 132)을 포함한다.
상기 세라믹 본체(110)는 커패시터의 용량 형성에 기여하는 부분으로서의 액티브층과, 상하 마진부로서 액티브층의 상하부에 각각 형성된 상부 및 하부 커버층을 포함할 수 있다. 상기 액티브층은 유전체층(111)과 내부전극(121,122)을 포함하며, 유전체층(111)을 사이에 두고 복수의 제1 및 제2 내부전극(121,122)이 교대로 형성될 수 있다.
본 발명의 일 실시형태에서, 세라믹 본체(110)는 형상에 있어 특별히 제한은 없지만, 실질적으로 육면체 형상일 수 있다. 칩 소성 시 세라믹 분말의 소성 수축과 내부전극 패턴 존부에 따른 두께차이 및 세라믹 본체 모서리부의 연마로 인하여, 세라믹 본체(110)는 완전한 육면체 형상은 아니지만 실질적으로 육면체에 가까운 형상을 가질 수 있다.
본 발명의 실시 예들을 명확하게 설명하기 위해 육면체의 방향을 정의하면, 도면 상에 표시된 L, W 및 T는 각각 길이 방향, 폭 방향 및 두께 방향을 나타낸다. 여기서, 두께 방향은 유전체층이 적층된 적층 방향과 동일한 개념으로 사용될 수 있다. 본 발명의 일 실시형태에서, 상기 세라믹 본체의 길이 방향으로 마주보는 2개의 외부면은 제1 단면 및 제2 단면으로 정의될 수 있다.
상기 유전체층(111)의 두께는 적층 세라믹 커패시터의 용량 설계에 맞추어 임의로 변경할 수 있으며, 바람직하게 1 층의 두께는 소성 후 0.1 내지 10 ㎛이 되도록 구성할 수 있으나, 본 발명이 이에 한정되는 것은 아니다.
또한, 유전체층(111)은 고유전률을 갖는 세라믹 분말, 예를 들어 티탄산바륨(BaTiO3)계 또는 티탄산스트론튬(SrTiO3)계 분말을 포함할 수 있으며, 본 발명이 이에 한정되는 것은 아니다.
상부 및 하부 커버층은 내부 전극을 포함하지 않는 것을 제외하고는 유전체층(111)과 동일한 재질 및 구성을 가질 수 있다. 상부 및 하부 커버층은 단일 유전체층 또는 2 개 이상의 유전체층을 액티브층의 상하면에 각각 상하 방향으로 적층하여 형성된 것으로 볼 수 있으며, 기본적으로 물리적 또는 화학적 스트레스에 의한 제1 및 제2 내부 전극(121,122)의 손상을 방지하는 역할을 수행할 수 있다.
상기 내부전극은 제1 및 제2 내부전극(121,122)으로 이루어지며 제1 및 제2 내부전극은 상기 유전체층(111)을 사이에 두고 서로 대향하도록 배치될 수 있다. 제1 및 제2 내부 전극(121, 122)은 서로 다른 극성을 갖는 한 쌍의 전극으로서, 유전체층(111) 상에 소정의 두께로 전도성 금속을 포함하는 전도성 페이스트를 인쇄하여 형성될 수 있으며, 중간에 배치된 유전체층(111)에 의해 서로 전기적으로 절연될 수 있다.
이러한 제1 및 제2 내부 전극(121, 122)의 두께는 용도에 따라 결정될 수 있는데, 예를 들어 세라믹 본체(110)의 크기를 고려하여 0.2 내지 1.0 ㎛의 범위 내에 있도록 결정될 수 있으며, 본 발명이 이에 한정되는 것은 아니다.
상기 외부전극은 제1 외부전극(131) 및 제2 외부전극(132)으로 이루어지며, 상기 제1 외부전극(131)은 상기 세라믹 본체의 제1 단면에 배치되고 상기 제2 외부전극(132)은 상기 세라믹 본체의 제2 단면에 배치될 수 있다.
상기 제1 및 제2 외부전극(131, 132)은 전도성 금속을 포함할 수 있으며, 상기 전도성 금속은 니켈(Ni), 구리(Cu), 팔라듐(Pd), 은(Ag), 크롬(Cu), 마그네슘(Mg), 아연(Zn), 알루미늄(Al) 또는 이들의 합금일 수 있으며 본 발명이 이에 한정되는 것은 아니다.
본 발명의 일 실시형태에 의하면 상기 제1 및 제2 내부전극(121, 122)은 세라믹 본체(110)의 양 단면으로 노출될 수 있다. 즉 상기 제1 내부전극(121)은 상기 세라믹 본체의 제1 단면 및 제2 단면으로 노출되며, 상기 제2 내부전극(122)은 상기 세라믹 본체의 제1 단면 및 제2 단면으로 노출될 수 있다. 다시 말해 상기 제1 내부전극 및 제2 내부전극의 길이방향 양 단부는 상기 제1 단면 및 제2 단면으로 노출될 수 있다.
본 발명의 일 실시형태에 의하면 상기 제1 및 제2 내부전극(121, 122)은 유전체층(111)을 형성하는 그린시트와 내부전극(121, 122)을 형성하는 전극 패이스트의 소성 수축률 차이에 의해 세라믹 본체의 제1 및 제2 단면에서 다소 함몰된 상태로 노출될 수 있다.
본 발명의 일 실시형태에 의하면 상기 제1 및 제2 내부전극(121, 122)의 길이와 상기 유전체층(111)의 길이는 소성 시 수축률 차이에 의한 오차 범위 내에서 실질적으로 동일할 수 있다.
도 3은 도 2의 B-B' 단면도이고, 도 4는 도 2의 C-C' 단면도이다.
도 2 및 도 3을 참조하면, 본 발명의 일 실시형태에 따른 제1 내부전극(121)은 제1 절연부(141)를 포함할 수 있으며, 상기 제1 절연부(141)는 상기 세라믹 본체의 제2 단면으로 노출될 수 있다. 즉, 상기 제2 단면으로 노출되는 상기 제1 내부전극의 단부는 제1 내부전극(121)에 포함된 제1 금속이 산화되어 형성된 제1 절연부(141)일 수 있다.
즉, 상기 제1 내부전극(121)은 상기 제1 절연부(141)를 포함하며, 상기 제1 절연부를 포함한 상기 제1 내부전극은 상기 세라믹 본체의 제1 단면 및 제2 단면으로 노출될 수 있다.
다시 말해 상기 제1 절연부(141)를 포함한 상기 제1 내부전극(121)의 길이는 상기 유전체층(111)의 길이와 동일할 수 있다. 상기 제1 절연부(141)는 상기 제1 내부전극(121)과 제2 외부전극(132)을 전기적으로 절연시킴으로써, 제1 내부전극(121)과 제2 내부전극(122)의 통전으로 인한 단락(Short) 발생을 방지할 수 있다.
본 발명의 일 실시형태에 따르면 상기 제1 내부전극(121)은 제1 금속을 포함하고, 상기 제2 내부전극(122)은 상기 제1 금속과 반응성이 다른 제2 금속을 포함할 수 있다.
구체적으로 상기 제1 금속은 상기 제2 금속보다 반응성이 커 산화가 더 잘될 수 있다. 따라서 제1 내부전극과 제2 내부전극이 노출된 제2 단면을 제1 내부전극이 산화되고 제2 내부전극은 산화되지 않는 조건에 두어 제2 단면으로 노출된 제1 내부전극의 단부를 산화시켜 제1 절연부를 형성할 수 있다. 즉, 상기 제1 절연부는 상기 제1 내부전극에 포함된 제1 금속의 산화물을 포함할 수 있다.
본 발명의 일 실시형태에 따르면, 도 2 및 도 4를 참조할 때, 상기 제1 단면으로 노출된 상기 제2 내부전극(122)의 단부에는 제2 절연부(142)가 형성될 수 있다. 상기 제2 절연부(142)는 제2 내부전극(122)에 포함되는 구성이 아닌 별도의 구성으로 볼 수 있다. 즉, 상기 제2 내부전극은 상기 제1 단면 및 제2 단면으로 노출될 수 있으며, 제2 내부전극(122)의 길이와 상기 유전체층(111)의 길이는 동일 할 수 있다.
상기 제2 절연부(142)는 상기 제2 내부전극(122)과 제1 외부전극(131)을 전기적으로 절연시킴으로써, 제1 내부전극(121)과 제2 내부전극(122)의 통전으로 인한 단락(Short) 발생을 방지할 수 있다.
상기 제1 절연부는 상기 세라믹 본체의 내부에 형성된 것으로 볼 수 있으나, 상기 제2 절연부는 상기 제1 단면으로 노출된 제2 내부전극의 단부에 형성되므로 상기 세라믹 본체의 외부에 형성된 것으로 볼 수 있다.
후술할 제조방법에서 자세히 설명하겠지만, 상기 제2 절연부(142)는 상기 제1 단면으로 노출된 제2 내부전극의 단부에 형성된 별도의 금속(도금부)이 산화되어 형성될 수 있다. 상기 제2 절연부(142)는 상기 제1 단면으로 노출된 상기 제2 내부전극(122)의 단부에 상기 제1 내부전극에 포함된 제1 금속보다 반응성이 큰 제3 금속을 도금한 뒤 상기 제3 금속을 산화시켜 형성할 수 있다.
다시 말해, 제1 금속을 포함하는 제1 내부전극과 제2 금속을 포함하는 제2 내부전극을 모두 제2 단면으로 노출한 다음 제2 단면으로 노출된 제2 내부전극의 단부에 제1 금속보다 반응성이 큰 제3 금속을 도금하여 도금부를 형성한다. 다음으로 제3 금속이 산화되고 제1 내부전극은 산화되지 않는 조건에서 상기 도금부를 산화시켜 제2 절연부를 형성할 수 있다.
본 발명의 일 실시형태에 따르면, 상기 제1 금속은 제2 금속보다 반응성이 크며, 상기 제3 금속은 상기 제1 금속보다 반응성이 클 수 있다. 이에 한정되는 것은 아니나, 상기 제1 내지 제3 금속은 각각 니켈(Ni), 구리(Cu), 팔라듐(Pd), 구리-아연(Cu-Zn)합금, 구리-알루미늄(Cu-Al)합금, 구리-마그네슘(Cu-Mg)합금, 니켈-알루미늄(Ni-Al)합금, 니켈-마크네슘(Ni-Mn)합금, 니켈-텅스텐(Ni-W)합금, 니켈-크롬(Ni-Cr)합금 중 하나 이상을 을 포함할 수 있으며 제1 금속은 제2 금속보다 반응성이 크고 제3 금속은 제1 금속보다 반응성이 크도록 선택될 수 있다.
본 발명의 일 실시형태에 따르면 제1 내부전극(121)은 제1 절연부(141)에 의해 제2 외부전극(132)과 전기적으로 절연되며, 제2 내부전극(122)은 제2 절연부(142)에 의해 제1 외부전극(131)과 전기적으로 절연될 수 있다.
따라서 상기 제1 외부전극(131)은 상기 제1 내부전극(121)과 전기적으로 연결되며, 상기 제2 외부전극(132)은 상기 제2 내부전극(122)과 전기적으로 연결될 수 있다.
상기 제1 및 제2 외부 전극(131, 132)에 전압을 인가하면 서로 대향하는 제1 및 제2 내부 전극(121, 122) 사이에 전하가 축적되고, 이때 적층 세라믹 커패시터(100)의 정전 용량은 제1 및 제2 내부 전극(121, 122)의 서로 중첩되는 영역의 면적과 비례하게 된다.
도 5는 도 2의 P영역을 확대하여 도시한 모식도이다. 도 5를 참조하면, 본 발명의 일 실시형태에 따른 상기 제1 절연부(141)의 길이(d1)는 2μm 이상일 수 있다. 상기 제1 절연부가 2μm 미만으로 형성되는 경우 제1 내부전극과 제2 외부전극의 전기적 절연성이 확보되지 않아 전기적 단락(short)이 발생하는 문제가 발생할 수 있다.
또한 바람직하게 상기 제1 절연부의 길이는 50μm 이하일 수 있다. 상기 제1 절연부의 길이가 가 50μm를 초과하는 경우, 내부전극 산화로 인한 부피 증가로 세라믹 본체에 균열(crack)이 발생할 수 있다.
도 6은 도 2의 Q영역을 확대하여 도시한 모식도이다. 도 6을 참조하면, 본 발명의 일 실시형태에 따른 상기 제2 절연부(142)의 길이(d2)는 2μm 이상일 수 있다. 상기 제2 절연부가 2μm 미만으로 형성되는 경우 제2 내부전극과 제1 외부전극의 전기적 절연성이 확보되지 않아 전기적 단락(short)이 발생하는 문제가 발생할 수 있다.
또한 바람직하게 상기 제2 절연부(142)의 길이(d2)는 50μm 이하일 수 있다. 상기 제2 절연부의 길이가 가 50μm를 초과하는 경우 제1 외부전극 방향으로 돌출된 제2 절연부(142)의 크기 증가로 제1 외부전극과 제2 외부전극의 대칭성이 구현되기 어려운 문제가 있다. 제1 외부전극과 제2 외부전극의 대칭성이 구현되지 않는 경우 기판 실장 시 리플로우 후 적층 세라믹 커패시터의 한쪽 전극이 상부를 향해 들떠있는 툼스톰(Tombstone) 불량이 발생할 수 있다.
나아가 이에 제한되는 것은 아니나 용량 개선의 측면에서 상기 제1 및 제2 절연부(141, 142)의 길이는 50μm 이하로 형성되는 것이 바람직하다.
본 발명의 일 실시형태에 의하면 별도의 길이방향 마진부를 형성하지 않음으로써, 제1 및 제2 내부전극의 중첩면적을 최대화하여 고용량의 적층 세라믹 커패시터를 제공할 수 있으며, 길아 방향 마진에 단차 발생이 없으므로 단차에 의한 전극 휘어짐이 발생하지 않아 적층 세라믹 커패시터의 신뢰성을 개선할 수 있다.
적층 세라믹 커패시터의 제조방법
도 7은 본 발명 다른 일 실시형태에 따른 적층 세라믹 커패시터의 제조방법을 나타내는 제조 공정도이다.
도 7을 참조하면 본 실시형태에 따른 적층 세라믹 커패시터의 제조방법은 길이 방향으로 서로 마주보는 제1 단면 및 제2 단면을 가지며, 유전체 층, 상기 유전체 층 상에 형성되고 길이방향 양 단부가 상기 제1 단면 및 제2 단면으로 노출되는 제1 내부전극 및 상기 유전체 층을 사이에 두고 상기 제1 내부전극과 대향하여 배치되며 길이방향 양 단부가 상기 제1 단면 및 제2 단면으로 노출되는 제2 내부전극을 포함하는 세라믹 본체를 마련하는 단계(S1); 상기 제2 단면으로 노출된 상기 제1 내부전극의 단부를 산화시켜 제1 절연부를 형성하는 단계(S2); 상기 제1 단면으로 노출된 상기 제2 내부전극의 단부에 도금부를 형성하는 단계(S3); 및 상기 도금부를 산화시켜 제2 절연부를 형성하는 단계(S4); 를 포함할 수 있다.
이하에서는 본 발명의 일 실시형태에 따른 적층 세라믹 커패시터의 제조방법에 대하여 설명하나, 이에 제한되는 것은 아니다.
또한 본 실시형태의 적층 세라믹 커패시터의 제조방법에 관한 설명 중 상술한 적층 세라믹 커패시터와 중복되는 설명은 생략하도록 한다.
본 발명의 일 실시형태에 따른 적층 세라믹 커패시터의 제조방법은 우선, 티탄산바륨(BaTiO3) 등의 파우더를 포함하여 형성된 슬러리를 캐리어 필름(carrier film)상에 도포 및 건조하여 복수 개의 세라믹 그린 시트를 마련하며, 이로써 유전체 층 및 커버층을 형성할 수 있다.
상기 세라믹 그린시트는 세라믹 분말, 바인더, 용제를 혼합하여 슬러리를 제조하고, 상기 슬러리를 닥터 블레이드 법으로 수 μm의 두께를 갖는 시트(sheet)형으로 제작할 수 있다.
다음으로, 제1 금속을 포함하는 제1 내부전극용 전도성 페이스트와 제2 금속을 포함하는 제2 내부전극용 전도성 페이스트를 마련할 수 있다.
상기 그린시트 상에 상기 제1 및 제2 내부전극용 전도성 페이스트를 도포하여 제1 내부전극패턴 및 제2 내부전극패턴을 형성한 후 상기 세라믹 그린시트를 사이에 두고 상기 제1 내부전극 패턴 및 상기 제2 내부전극 패턴이 대향하도록 내부전극패턴이 인쇄된 세라믹 그린시트를 복수 층 적층하고 상하면에 내부전극패턴이 인쇄되지 않은 그린시트를 복수 적층하여 적층체를 마련할 수 있다.
다음으로 상기 적층체를 소성하여 세라믹 본체를 형성할 수 있다.
만일 상기 적층체에서 제1 내부전극 패턴 및 제2 내부전극패턴의 길이가 상기 세라믹 그린시트의 길이와 일치하지 않는 경우 제1 내부전극패턴, 제2 내부전극패턴 및 세라믹 그린시트의 길이가 일치하도록 상기 적층체를 절단하는 공정을 거친 후 소성하여 세라믹 본체를 형성할 수 있다. 즉, 상기 제1 내부전극 패턴 및 제2 내부전극 패턴의 길이방향 양 단부가 상기 세라믹 그린시트의 길이방향 양 단부와 일치하도록 상기 적층체를 절단한 다음 소성하여 세라믹 본체를 만들 수 있다.
상기 세라믹 본체는 내부전극(121,122), 유전체층(111) 및 커버층을 포함하며, 상기 유전체층은 내부전극이 인쇄된 그린시트가 소성되여 형성된 것이며, 상기 커버층은 내부전극이 인쇄되지 않은 그린시트가 소성되어 형성된 것이다.
본 발명의 일 실시형태에 따르면 상기 제1 내부전극(121)은 제1 금속을 포함하고, 상기 제2 내부전극(122)은 상기 제1 금속과 반응성이 다른 제2 금속을 포함할 수 있다.
구체적으로 상기 제1 금속은 상기 제2 금속보다 반응성이 크며, 산화가 더 잘될 수 있다. 따라서 제1 내부전극을 산화시키고 제2 내부전극을 산화시키지 않는 제1 산화제가 포함된 용액에 제1 내부전극과 제2 내부전극의 단부가 노출된 제2 단면을 담그게 되면 제2 단면에 인접한 제1 내부전극의 일부가 산화되어 제1 절연부(141)가 형성될 수 있다. 즉 상기 제1 산화제는 제1 금속은 산화시키고 제2 금속은 산화시키지 않는 수준의 산화력을 가진 물질 일 수 있다.
다음으로 상기 제1 면으로 노출된 상기 제2 내부전극의 단부에 도금부를 형성한다. 제1 절연부의 형성으로 상기 제1 내부전극은 제2 단면으로 노출된 단부가 절연된 상태이나, 상기 제2 내부전극은 제1 단면과 제2 단면으로 노출된 단부가 전기적으로 도통가능한 상태이므로 상기 제1 내부전극이 제1 단면으로 노출된 단부에 도금부를 형성하지 않으면서 상기 제2 내부전극이 제1 단면으로 노출된 단부에 도금부를 형성할 수 있다. 즉 상기 제1 단면을 도금액에 담그고 제2 단면을 통해 세라믹 본체의 내부전극에 전류를 흘려주면 제2 단면으로 노출된 단부가 절연되지 않은 제2 내부전극에만 전류가 흐르게 되어 상기 제2 단면으로 노출된 제2 내부전극의 단부에 도금부를 형성할 수 있다.
상기 도금부는 제3 금속을 도금하여 형성할 수 있으며, 상기 제3 금속은 제1 금속보다 반응성이 클 수 있다. 다시 말해 상기 제3 금속은 제1 금속보다 산화가 더 잘되는 금속을 포함할 수 있다.
다음으로, 상기 도금부를 산화시키고 상기 제1 내부전극을 산화시키지 않는 제2 산화제가 포함된 용액에 상기 도금부가 형성된 세라믹 본체의 제1 단면을 담그게 되면, 상기 도금부가 산화되어 제2 절연부(142)가 형성될 수 있다. 즉 상기 제2 산화제는 제3 금속은 산화시키고 제1 금속은 산화시키지 않는 수준의 산화력을 가진 물질일 수 있다.
본 발명의 일 실시형태에 따르면, 상기 제1 금속은 제2 금속보다 반응성이 크며, 상기 제3 금속은 상기 제1 금속보다 반응성이 클 수 있다. 이에 한정되는 것은 아니나, 상기 제1 내지 제3 금속은 니켈(Ni), 구리(Cu), 팔라듐(Pd), 구리-아연(Cu-Zn)합금, 구리-알루미늄(Cu-Al)합금, 구리-마그네슘(Cu-Mg)합금, 니켈-알루미늄(Ni-Al)합금, 니켈-마크네슘(Ni-Mn)합금, 니켈-텅스텐(Ni-W)합금, 니켈-크롬(Ni-Cr)합금 중 하나 이상을 을 포함할 수 있으며 제1 금속은 제2 금속보다 반응성이 크고 제3 금속은 제1 금속보다 반응성이 크도록 선택될 수 있다.
따라서 제1 내부전극의 제2 단면으로 노출된 영역은 제1 절연부에 의해 제2 외부전극과 전기적으로 절연되며, 제2 내부전극의 제1 단면으로 노출된 영역은 제2 절연부에 의해 제1 외부전극과 전기적으로 절연될 수 있고, 상기 제1 외부전극(131)은 상기 제1 내부전극(121)과 전기적으로 연결되며, 상기 제2 외부전극(132)은 상기 제2 내부전극(122)과 전기적으로 연결될 수 있다.
상기 제1 절연부의 형성과정에서 상기 제1 절연부의 길이가 2μm 내지 50μm가 되도록 제1 내부전극을 산화시킬 수 있다.
상기 도금부는 산화 후 형성되는 제2 절연부의 길이가 2μm 내지 50μm가 되도록 형성될 수 있다.
다음으로 상기 세라믹 본체의 제1 단면에 제1 외부전극(131)을, 상기 세라믹 본체의 제2 단면에 제2 외부전극(132)을 형성할 수 있다. 상기 제1 및 제2 외부전극은 전도성 금속 및 글라스를 포함하는 페이스트의 소성에 의해 형성될 수 있다.
상기 전도성 금속은 특별히 제한되는 것은 아니나, 예를 들어 구리(Cu), 은(Ag), 니켈(Ni) 및 이들의 합금으로 이루어진 군으로부터 선택된 하나 이상일 수 있다.
본 발명의 일 실시형태에 의하면 제1 및 제2 내부전극의 중첩면적을 최대화하여 고용량의 적층 세라믹 커패시터를 제공할 수 있다.
적층 세라믹 커패시터의 실장 기판
도 8은 본 발명 다른 일 실시형태에 따른 적층 세라믹 커패시터가 실장된 기판에 관한 개략적인 사시도이고, 도 9는 도 8의 D-D' 단면도이다.
도 8 및 도 9을 참조하면 본 실시형태에 따른 적층 세라믹 커패시터가 실장된 기판(200)은 상부에 제1 및 제2 전극 패드(221, 222)를 갖는 인쇄회로기판(210); 및 상기 인쇄회로기판 위에 설치된 적층 세라믹 커패시터(100);를 포함하며 상기 적층 세라믹 커패시터는 복수의 유전체 층을 포함하고, 서로 마주보는 제1 단면 및 제2 단면을 갖는 세라믹 본체, 상기 유전체 층 상에 형성되고 상기 제2 단면으로 노출되는 제1 절연부를 포함하며 상기 제1 단면으로 노출되는 제1 내부전극, 상기 유전체 층을 사이에 두고 상기 제1 내부전극과 대향하여 배치되며, 상기 제1 단면 및 제2 단면으로 노출되는 제2 내부전극 및 상기 제2 내부전극의 상기 제1 단면으로 노출된 단부에 형성된 제2 절연부를 포함할 수 있다.
상기 적층 세라믹 커패시터는 제1 내부전극(121)과 연결되는 제1 외부전극(131) 및 제2 내부전극(122)과 연결되는 제2 외부전극(132)을 포함할 수 있으며, 제1 및 제2 외부전극은 각각 상기 제1 및 제2 전극 패드(221, 222)와 연결되도록 실장될 수 있다.
상기의 적층 세라믹 커패시터의 실장 기판에 관한 내용 중 상술한 본 발명 일 실시형태에 따른 적층 세라믹 커패시터와 동일한 사항은 설명의 중복을 피하기 위해 여기에서는 생략하도록 한다.
실험 예
본 실험 예에서 제1 내부전극은 니켈(Ni)를 포함한 페이스트로 형성되었으며, 제2 내부전극은 구리(Cu)를 포함한 페이스트로 형성되었다. 제1 절연부는 제1 내부전극의 일단부를 산화시켜 형성하였으며, 제2 절연부는 제2 내부전극의 일단부에 구리-알루미늄(Cu-Al)합금으로 도금부를 형성한 다음 이를 산화시켜 형성하였다.
하기 표 1은 제1 절연부의 두께에 따른 단락(short) 발생률 및 균열 발생 여부에 관한 크랙 불량을 조사한 결과를 나타낸다.
단락 발생률은 구리를 포함하는 외부전극 형성 후 외부전극에 120Hz의 전압을 0.5V로 인가하여 측정 전기적 단락(쇼트) 발생 여부를 측정하였고, 균열 발생은 적층 세라믹 커패시터의 세라믹 본체에 균열이나 깨짐 발생 여부를 조사하여 평가하였다.
샘플 제1 절연부의 두께(μm) 단락 발생률(%) 균열 발생
1 0 100 OK
2 1 78 OK
3 2 24 OK
4 3 20 OK
5 4 19 OK
6 6 18 OK
7 10 18 OK
8 20 15 OK
9 30 16 OK
10 40 13 OK
11 50 14 OK
12 60 12 NG
13 70 10 NG
상기 표 1에 의하면 제1 절연부의 두께가 2μm 미만인 경우 단락 발생률이 70%를 초과하여 매우 높게 나타나는 문제가 있으며, 제1 절연부의 두께가 50μm를 초과하는 경우 세라믹 본체에 균열이 발생하는 것을 확인할 있다.
하기 표 2는 제2 절연부의 두께에 따른 단락(short) 발생률 및 툼스톤(Tombstone) 불량 여부를 평가한 결과를 나타낸다.
툼스톰(Tombstone) 불량은 적층 세라믹 커패시터의 기판 실장 시 리플로우(reflow) 후 적층 세라믹 커패시터의 한쪽 전극이 상부를 향해 들떠있는 현상을 의미하며, 500개의 커패시터에 대해 리플로우(reflow)후 툼스톤(tombstone)이 발생한 수를 확인하였다.
샘플 제2 절연부의 두께(μm) 단락 발생률(%) 툼스톤(tombstone) 발생
1 0 100 0/500
2 1 81 0/500
3 2 24 0/500
4 3 22 0/500
5 4 18 0/500
6 6 18 0/500
7 10 17 0/500
8 20 15 0/500
9 30 14 0/500
10 40 14 0/500
11 50 13 0/500
12 60 11 12/500
13 70 10 24/500
상기 표 2에 의하면 제2 절연부의 두께가 2μm 미만인 경우 단락 발생률이 70%를 초과하여 매우 높게 나타나는 문제가 있으며, 제1 절연부의 두께가 50μm를 초과하는 경우 툼스톤 불량 발생수가 증가하는 문제가 있음을 확인할 수 있다.
이상에서 본 발명의 실시 형태에 대하여 상세하게 설명하였지만 본 발명의 권리 범위는 이에 한정되는 것은 아니고, 청구 범위에 기재된 본 발명의 기술적 사항을 벗어나지 않는 범위 내에서 다양한 수정 및 변형이 가능 하다는 것은 당 기술 분야의 통상의 지식을 가진 자에게는 자명할 것이다.
100 : 적층 세라믹 커패시터
110 : 세라믹 본체
111 : 유전체층
121, 122 : 제1 및 제2 내부전극
131, 132 : 제1 및 제2 외부전극
141, 142 : 제1 및 제2 절연부

Claims (17)

  1. 복수의 유전체 층을 포함하고, 서로 마주보는 제1 단면 및 제2 단면을 갖는 세라믹 본체;
    상기 유전체 층 상에 형성되고 상기 제2 단면으로 노출되는 제1 절연부를 포함하며 상기 제1 단면으로 노출되는 제1 내부전극;
    상기 유전체 층을 사이에 두고 상기 제1 내부전극과 대향하여 배치되며, 상기 제1 단면 및 제2 단면으로 노출되는 제2 내부전극; 및
    상기 제2 내부전극의 상기 제1 단면으로 노출된 단부에 형성된 제2 절연부; 를 포함하며,
    상기 제1 내부전극은 제1 금속을 포함하고, 상기 제2 내부전극은 상기 제1 금속보다 반응성이 작은 제2 금속을 포함하며, 상기 제2 절연부는 상기 제1 금속보다 반응성이 큰 제3 금속의 산화물인 적층 세라믹 커패시터.
  2. 제1항에 있어서,
    상기 제1 내부전극은 제1 금속을 포함하고, 상기 제2 내부전극은 제2 금속을 포함하며, 상기 제1 금속과 제2 금속은 반응성이 서로 다른 적층 세라믹 커패시터.
  3. 제1항에 있어서,
    상기 제1 내부전극은 제1 금속을 포함하고, 상기 제2 내부전극은 상기 제1 금속보다 반응성이 작은 제2 금속을 포함하는 적층 세라믹 커패시터.
  4. 제1항에 있어서,
    상기 제1 내부전극은 제1 금속을 포함하고, 상기 제2 내부전극은 제2 금속을 포함하며, 상기 제1 금속은 상기 제2 금속보다 산화가 더 잘되는 적층 세라믹 커패시터.
  5. 제1항에 있어서,
    상기 제1 내부전극은 제1 금속을 포함하고, 상기 제2 내부전극은 상기 제1 금속보다 반응성이 작은 제2 금속을 포함하며, 상기 제1 절연부는 상기 제1 금속의 산화물을 포함하는 적층 세라믹 커패시터.
  6. 제1항에 있어서,
    상기 제1 내부전극은 제1 금속을 포함하고, 상기 제2 내부전극은 상기 제1 금속보다 반응성이 작은 제2 금속을 포함하며, 상기 제2 절연부는 상기 제1 금속보다 반응성이 큰 제3 금속의 산화물인 적층 세라믹 커패시터.
  7. 제1항에 있어서,
    상기 제1 절연부의 길이는 2μm 내지 50μm인 적층 세라믹 커패시터.
  8. 제1항에 있어서,
    상기 제2 절연부의 길이는 2μm 내지 50μm인 적층 세라믹 커패시터.
  9. 길이 방향으로 서로 마주보는 제1 단면 및 제2 단면을 가지며, 유전체 층, 상기 유전체 층 상에 형성되고 길이방향 양 단부가 상기 제1 단면 및 제2 단면으로 노출되는 제1 내부전극 및 상기 유전체 층을 사이에 두고 상기 제1 내부전극과 대향하여 배치되며 길이방향 양 단부가 상기 제1 단면 및 제2 단면으로 노출되는 제2 내부전극을 포함하는 세라믹 본체를 마련하는 단계;
    상기 제2 단면으로 노출된 상기 제1 내부전극의 단부를 산화시켜 제1 절연부를 형성하는 단계;
    상기 제1 단면으로 노출된 상기 제2 내부전극의 단부에 도금부를 형성하는 단계; 및
    상기 도금부를 산화시켜 제2 절연부를 형성하는 단계;
    를 포함하는 적층 세라믹 커패시터의 제조방법.
  10. 제9항에 있어서,
    상기 제1 내부전극은 제1 금속을 포함하고, 상기 제2 내부전극은 제2 금속을 포함하며, 상기 제1 금속과 제2 금속은 반응성이 서로 다른 적층 세라믹 커패시터의 제조방법.
  11. 제9항에 있어서,
    상기 제1 내부전극은 제1 금속을 포함하고, 상기 제2 내부전극은 상기 제1 금속보다 반응성이 작은 제2 금속을 포함하는 적층 세라믹 커패시터의 제조방법.
  12. 제9항에 있어서,
    상기 제1 내부전극은 제1 금속을 포함하고, 상기 제2 내부전극은 제2 금속을 포함하며, 상기 제1 금속은 상기 제2 금속보다 산화가 더 잘되는 적층 세라믹 커패시터의 제조방법.
  13. 제9항에 있어서,
    상기 제1 내부전극은 제1 금속을 포함하고, 상기 제2 내부전극은 상기 제1 금속보다 반응성이 작은 제2 금속을 포함하며, 상기 도금부는 상기 제1 금속보다 반응성이 큰 제3 금속을 포함하는 적층 세라믹 커패시터의 제조방법.
  14. 제9항에 있어서,
    상기 제1 절연부의 길이는 2μm 내지 50μm인 적층 세라믹 커패시터의 제조방법.
  15. 제9항에 있어서,
    상기 제2 절연부의 길이는 2μm 내지 50μm인 적층 세라믹 커패시터의 제조방법.
  16. 제9항에 있어서,
    상기 세라믹 본체를 마련하는 단계는
    복수의 세라믹 그린시트를 마련하는 단계;
    상기 세라믹 그린시트에 제1 내부전극 패턴 및 제2 내부전극 패턴을 형성하는 단계;
    상기 세라믹 그린시트를 사이에 두고 상기 제1 내부전극 패턴 및 상기 제2 내부전극 패턴이 대향하도록 상기 세라믹 그린 시트를 적층하여 적층체를 마련하는 단계; 및
    상기 제1 내부전극 패턴 및 제2 내부전극 패턴의 길이방향 양 단부가 상기 세라믹 그린시트의 길이방향 양 단부와 일치하도록 상기 적층체를 절단 후 소성하는 단계;
    를 포함하는 적층 세라믹 커패시터의 제조방법.
  17. 상부에 제1 및 제2 전극 패드를 갖는 인쇄회로기판; 및
    상기 인쇄회로기판 위에 설치된 적층 세라믹 커패시터;를 포함하며,
    상기 적층 세라믹 커패시터는 복수의 유전체 층을 포함하고, 서로 마주보는 제1 단면 및 제2 단면을 갖는 세라믹 본체, 상기 유전체 층 상에 형성되고 상기 제2 단면으로 노출되는 제1 절연부를 포함하며 상기 제1 단면으로 노출되는 제1 내부전극, 상기 유전체 층을 사이에 두고 상기 제1 내부전극과 대향하여 배치되며, 상기 제1 단면 및 제2 단면으로 노출되는 제2 내부전극 및 상기 제2 내부전극의 상기 제1 단면으로 노출된 단부에 형성된 제2 절연부를 포함하며,
    상기 제1 내부전극은 제1 금속을 포함하고, 상기 제2 내부전극은 상기 제1 금속보다 반응성이 작은 제2 금속을 포함하며, 상기 제2 절연부는 상기 제1 금속보다 반응성이 큰 제3 금속의 산화물인 적층 세라믹 커패시터의 실장 기판.
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