KR20200050522A - 적층 세라믹 커패시터 - Google Patents

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Abstract

본 발명은 과전압 보호 기능을 가지면서도 향상된 공정 수율 및 소형화 구현이 가능한 적층 세라믹 커패시터를 제공할 수 있다.

Description

적층 세라믹 커패시터{MULTI-LAYERED CERAMIC CAPACITOR}
본 발명은 적층 세라믹 커패시터에 관한 것이다.
일반적으로 적층 세라믹 커패시터(Multi-Layered Ceramic Capacitor: MLCC)는 이동통신 단말기, 노트북, 컴퓨터, 개인 휴대용 단말기(PDA) 등의 여러 전자제품의 인쇄회로기판에 장착되어 전기를 충전 또는 방전시키는 중요한 역할을 하는 칩 형태의 콘덴서이며, 그 사용 용도 및 용량에 따라 다양한 크기 및 적층 형태를 취하고 있다.
전자 제품들의 소형화 추세에 따라, 적층 세라믹 커패시터 역시 소형화되고, 대용량화될 것이 요구되고 있다. 이에 따라 유전체와 내부전극의 박막화, 다층화가 다양한 방법으로 시도되고 있으며, 근래에는 유전체층의 두께가 얇아지면서 적층수가 늘어나는 적층 세라믹 커패시터들이 제조되고 있다.
이러한 적층 세라믹 커패시터에 과전압이 인가되는 경우 복수의 유전체층의 절연 성능이 파괴되어 절연 저항이 낮아지고 단락이 발생하는 등의 문제가 발생한다. 이를 해결하기 위해 적층 세라믹 커패시터에 바리스터(varistor)를 접합하는 등의 방법이 제시되어 왔으나, 소형화의 한계 및 공정 수율이 낮은 문제점이 있다.
본 발명의 목적은, 과전압 보호 기능을 가지는 적층 세라믹 커패시터를 제공하는 것이다.
본 발명은 적층 세라믹 커패시터에 관한 것이다. 본 발명에 따른 적층 세라믹 커패시터는 제 1 내부 전극, 제 2 내부 전극, 유전체층, 및 과전압 보호층을 포함하는 세라믹 바디; 상기 세라믹 바디의 양 말단에 배치된 외부 전극을 포함하고, 상기 과전압 보호층은 제 1 내부 전극 및 제 2 내부 전극 사이에 접하여있을 수 있다.
본 발명의 적층 세라믹 커패시터는 또한, 내부 전극, 유전체층 및 과전압 보호층을 포함하는 세라믹 바디; 및 상기 세라믹 바디의 양 말단에 배치된 외부 전극;을 포함하고, 상기 과전압 보호층의 과전압 인가 시의 절연 저항은, 과전압 인가 시의 유전체층의 절연 저항보다 낮을 수 있다.
본 발명은 과전압 보호 기능을 가지면서도 향상된 공정 수율 및 소형화 구현이 가능한 적층 세라믹 커패시터를 제공할 수 있다.
도 1은 본 발명이 적용되는 적층 세라믹 커패시터의 사시도를 개략적으로나타낸 것이다.
도 2는 본 발명의 일 실시예에 따른 적층 세라믹 커패시터의 단면도이다.
도 3은 본 발명의 일 실시예에 따른 적층 세라믹 커패시터의 단면도이다.
도 4는 본 발명의 일 실시예에 따른 적층 세라믹 커패시터의 단면도이다.
도 5는 본 발명의 일 실시예에 따른 적층 세라믹 커패시터의 단면도이다.
도 6은 본 발명의 일 실시예에 따른 적층 세라믹 커패시터의 단면도이다.
도 7은 본 발명의 일 실시예에 따른 적층 세라믹 커패시터의 단면도이다.
본 발명의 실시형태는 여러 가지 다른 형태로 변형될 수 있으며, 본 발명의 범위가 이하 설명하는 실시형태로 한정되는 것은 아니다. 또한, 본 발명의 실시형태는 당 업계에서 평균적인 지식을 가진 자에게 본 발명을 더욱 완전하게 설명하기 위해서 제공되는 것이다. 따라서, 도면에서의 요소들의 형상 및 크기 등은 보다 명확한 설명을 위해 과장될 수 있으며, 도면상의 동일한 부호로 표시되는 요소는 동일한 요소이다.
명세서 전체에서, 어떤 부분이 어떤 구성요소를 "포함"한다고 할 때, 이는 특별히 반대되는 기재가 없는 한 다른 구성요소를 제외하는 것이 아니라 다른 구성요소를 더 포함할 수 있는 것을 의미한다.
또한 명세서 전체에서, "상에" 형성된다고 하는 것은 직접적으로 접촉하여 형성되는 것을 의미할 뿐 아니라, 사이에 다른 구성요소를 더 포함할 수 있는 것을 의미한다.
그리고 도면에서 본 발명을 명확하게 설명하기 위해서 설명과 관계없는 부분은 생략하고, 여러 층 및 영역을 명확하게 표현하기 위하여 두께를 확대하여 나타내었으며, 명세서 전체를 통하여 유사한 부분에 대해서는 유사한 도면 부호를 붙이도록 한다.
또한, 이하 사용되는 제 1, 제 2 등과 같은 용어는 동일 또는 상응하는 구성 요소들을 구별하기 위한 식별 기호에 불과하며, 동일 또는 상응하는 구성 요소들이 제 1, 제 2 등의 용어에 의하여 한정되는 것은 아니다.
이하, 첨부된 도면을 참조하여 본 발명의 바람직한 실시형태를 설명한다.
도 1은 본 발명이 적용되는 적층 세라믹 커패시터의 사시도를 개략적으로 나타낸 도면이고, 도 2는 본 발명의 일 실시예에 따른 것으로, 도 1의 선 I-I'를 따라 절단한 단면도이다.
도 1 및 도 2를 참조하면, 본 발명이 적용되는 적층 세라믹 커패시터(100)는, 제 1 내부 전극(121), 제 2 내부 전극(122), 유전체층(111) 및 과전압 보호층(140)을 포함하는 세라믹 바디(110)와, 상기 세라믹 바디(110)의 양 말단에 배치된 외부 전극(131, 132)을 포함할 수 있다. 상기 과전압 보호층(140)은 제 1 내부 전극(121) 및 제 2 내부 전극(122)의 사이에 접하여 있을 수 있다. 상기 과전압 보호층(140)이 제 1 내부 전극(121) 및 제 2 내부 전극(122) 사이에 접하여 있다는 것은, 과전압 보호층(140)의 일면이 제 1 내부 전극(121)과 접하여 배치되어 있고, 과전압 보호층(140)의 다른 일면이 제 2 내부 전극(122)과 접하여 배치되어 있는 것을 의미할 수 있다. 상기 구조는 제 1 내부 전극(121), 과전압 보호층(140) 및 제 2 내부 전극(122)이 순차 적층되어 있는 구조를 의미할 수 있다. 상기 과전압 보호층(140)이 제 1 내부 전극(121)과 제 2 내부 전극(122) 사이에 접하여 배치되어 있어, 적층 세라믹 커패시터에 과전압 인가시 유전체층(111)과 내부 전극(120)의 손상을 방지할 수 있으면서도, 커패시터의 소형화가 가능할 수 있다.
유전체층(111)은 고유전률을 갖는 세라믹 재료를 포함할 수 있으며, 예를 들어 티탄산바륨(BaTiO3)계 또는 티탄산스트론튬(SrTiO3)계 물질을 포함할 수 있지만, 충분한 정전 용량을 얻을 수 있는 한 당 기술 분야에서 알려진 다른 물질도 사용 가능하다. 상기 유전체층(111)은 세라믹 재료가 판상의 시트(Sheet) 형태로 제작된 세라믹 그린 시트일 수 있으나, 이에 제한되는 것은 아니다.
유전체층(111)의 두께는 커패시터의 용량 설계에 맞추어 임의로 변경할 수 있으며, 예를 들어, 소성 후 유전체층(111)의 두께는 1층당 0.1㎛ 이상일 수 있으나, 이에 제한되는 것은 아니다.
한편, 유전체층(111)에는 상기 세라믹 재료와 함께, 세라믹 첨가제, 유기용제, 가소제, 결합제 및 분산제 등이 더 첨가될 수 있다. 상기 세라믹 첨가제는, 예를 들어 전이금속 산화물, 탄화물, 희토류 원소, 마그네슘(Mg), 알루미늄(Al), 나트륨(Na), 지르코늄(Zr), 칼슘(Ca) 또는 2가 양이온 화합물 중 적어도 하나를 사용할 수 있다.
도 2에 도시된 바와 같이, 제 1 및 제 2 내부 전극(121, 122)은 유전체층(111)을 형성하는 세라믹 시트 상에 형성되어 두께 방향으로 적층된 다음, 소성에 의하여 하나의 유전체층(111)을 사이에 두고 세라믹 바디(110) 내부에 번갈아 배치된다.
이러한 제 1 및 제 2 내부 전극(121, 122)은 서로 다른 극성을 갖는 전극으로서, 유전체층(111)의 적층 방향에 따라 서로 대향되게 배치되며, 중간에 배치된 유전체층(111)에 의해 서로 전기적으로 절연될 수 있다.
제 1 및 제 2 내부 전극(121, 122)은 그 일단이 세라믹 바디(110)의 길이 방향의 을 통하여 각각 노출된다. 이렇게 세라믹 바디(110)의 길이 방향의 양 면을 통해 번갈아 노출된 제 1 및 제 2 내부 전극(121, 122)의 단부는 세라믹 바디(110)의 길이 방향의 양 측면에서 외부전극(131, 132)과 각각 접속되어 전기적으로 연결될 수 있다.
이하에서는 외부 전극(131, 132)을 제 1 외부 전극(131)과 제 2 외부 전극(132)으로 나누어 지칭하도록 한다.
이때, 제 1 및 제 2 내부 전극(121, 122)은 도전성 메탈로 형성되며, 예를 들어 니켈(Ni), 구리(Cu), 팔라듐(Pd), 은(Ag) 또는 니켈(Ni) 합금 등의 재료를 사용할 수 있으나, 본 발명이 이에 한정되는 것은 아니다.
제 1 및 제 2 내부 전극(121, 122)의 두께는 용도 등에 따라 적절히 결정할 수 있으며 특별히 제한되는 것은 아니나, 예를 들면 0.1 내지 5㎛ 또는 0.1 내지 2.5㎛일 수 있다.
제 1 및 제 2 외부 전극(131, 132)은 양호한 전기 특성을 가지면서 우수한 내히트 사이클성과 내습성 등의 고신뢰성을 제공하기 위해, 구리(Cu)를 포함하는 외부 전극용 도전성 페이스트의 소성에 의하여 형성될 수 있으며, 본 발명이 이에 한정되는 것은 아니다.
한편, 제 1 및 제 2 외부 전극(131, 132) 상에는 도금층(미도시)이 형성될 수 있다.
상기 도금층은 일 예로서, 제 1 및 제 2 외부 전극(131, 132) 상에 각각 형성된 제 1 및 제 2 니켈(Ni) 도금층과, 상기 제 1 및 제 2 니켈 도금층 상에 각각 형성된 제 1 및 제 2 주석(Sn) 도금층을 포함할 수 있다.
상기 제 1 및 제 2 외부 전극(131, 132)의 두께는 용도 등에 따라 적절히 결정할 수 있으며 특별히 제한되는 것은 아니나, 예를 들면 10 내지 50㎛ 일 수 있다.
세라믹 바디(110)의 형상에 특별히 제한은 없지만, 일반적으로 육면체 형상일 수 있다. 칩 소성 시 세라믹 분말의 소성 수축과 내부전극 패턴 존부에 따른 두께차이 및 세라믹 바디 모서리부의 연마로 인하여, 세라믹 바디(110)는 완전한 육면체 형상은 아니지만 실질적으로 육면체에 가까운 형상을 가질 수 있다. 또한, 그 치수도 특별히 제한은 없고, 용도에 따라 적절한 치수로 할 수 있고, 예를 들면 (0.6∼5.6mm)*(0.3∼~5.0mm)*(0.3∼~1.9mm)일 수 있다. 또한, 세라믹 바디(110)의 유전체층(111)의 적층 수는 적층 세라믹 커패시터의 사용 목적 등에 따라 적절한 수로 조절할 수 있으며, 예를들어 100층 이상, 200층 이상 또는 500층 이상일 수 있으나, 이제 제한되는 것은 아니다.
본 발명의 실시 예들을 명확하게 설명하기 위해 육면체의 방향을 정의하면, 도면 상에 표시된 L, W 및 T는 각각 길이 방향, 폭 방향 및 두께 방향을 나타낸다. 여기서, 두께 방향은 유전체층이 적층된 적층 방향과 동일한 개념으로 사용될 수 있다. 본 명세서에서 상기 길이 방향은 제 1 방향을 의미할 수 있고, 상기 폭 방향은 제 2 방향을 의미할 수 있으며, 제 3 방향은 두께 방향을 지칭하는 의미로 사용될 수 있다.
본 발명의 일 실시예에서, 본 발명에 따른 적층 세라믹 커패시터는 2 이상의 과전압 보호층이 인접하여 있을 수 있다. 도 3은 상기 실시예를 개략적으로 나타낸 단면도이다. 도 3을 참조하면, 과전압 보호층(140)은 세라믹 바디(110) 내부에 2 이상 배치되어 있을 수 있으며, 2 이상의 과전압 보호층(140)이 서로 인접하여 배치될 수 있다. 본 발명에 따른 적층 세라믹 커패시터가 과전압 보호층(140)을 2 이상 포함하는 경우, 과전압 인가 시 입력 전류를 효율적으로 우회시킬 수 있다.
본 발명의 다른 실시예에서, 본 발명에 따른 적층 세라믹 커패시터는 제 1 내부 전극(121), 과전압 보호층(140); 제 2 내부 전극(122); 및 분리층(150)이 순차 적층되어 있을 수 있다. 도 4는 분리층이 적용된 적층 세라믹 커패시터를 개략적으로 나타낸 단면도이다. 도 4를 참조하면, 과전압 보호층(140)과 유전체층(111) 사이에 분리층(150)이 배치되어 있을 수 있으며, 분리층(150)은 유전체층(111)과 과전압 보호층(140)이 직접 접촉하지 않도록 배치되어 있을 수 있다. 상기 분리층(150)은 전술한 유전체층(111)과 동일한 유전물질로 만들어 질 수 있으며, 이를 통해 유전체층(111)과 과전압 보호층(140)의 동시 소성이 가능할 수 있다.
또한 본 발명에 따른 분리층(150)은 2 이상이 인접하여 배치되어 있을 수 있다. 도 5는 2 이상의 분리층(150)이 인접하여 배치된 적층 세라믹 커패시터를 개략적으로 나타낸 단면도이다. 도 5를 참조하면, 과전압 보호층(140)은 분리층(150)을 통해 유전체층(111)과 이격되어 배치될 수 있으며, 유전체층(111)과 과전압 보호층(140) 사이에 동일 극성으로 전극을 형성하여, 과전압 인가 시 유전체층(111)이 손상되는 것을 효과적으로 방지할 수 있다.
본 발명의 일례에서, 본 발명에 따른 적층 세라믹 커패시터는 제 1 내부 전극, 과전압 보호층, 유전체층 및 제 2 내부 전극이 순차 적층되어 있을 수 있다. 도 6은 세라믹 바디(110) 내에 제 1 내부 전극(121), 과전압 보호층(140), 유전체층(111) 및 제 2 내부 전극(122)이 순차 적층된 적층 세라믹 커패시터를 개략적으로 도시한 단면도이다. 도 6을 참조하면, 과전압 보호층(140)은 내부 전극 상에 배치되어 있을 수 있으며, 실질적으로 과전압 보호층(140)이 내부 전극(120)에 부착되어 있을 수 있다. 도 6은 적층 세라믹 커패시터의 두께 방향을 기준으로 과전압 보호층(140)이 내부 전극(120)의 상부에 배치되어 있는 것으로 도시되어 있으나, 내부 전극(120)의 하부에 배치되어 있는 것 또한 동일한 구조를 의미할 수 있으며, 과전압 보호층(140)이 내부 전극(120)에 부착되어 있는 모든 형태의 구조를 의미할 수 있다.
본 발명의 다른 실시예에서, 본 발명에 따른 적층 세라믹 커패시터는, 제 1 내부 전극, 유전체층, 과전압 보호층, 유전체층, 및 제 2 내부 전극이 순차 적층되어 있을 수 있다. 도 7은 본 실시예를 개략적으로 나타낸 단면도이다. 도 7을 참조하면, 과전압 보호층(140)은 유전체층(111)의 사이에 배치되어 있을 수 있으며, 유전체층(111)을 통해 내부 전극(121, 122)와 이격되어 배치되어 있을 수 있다.
본 발명의 다른 예시에서, 본 발명에 따른 적층 세라믹 커패시터는 내부 전극, 유전체층 및 과전압 보호층을 포함하는 세라믹 바디; 및 상기 세라믹 바디의 양 말단에 배치된 외부 전극;을 포함하고, 상기 과전압 보호층의 과전압 인가 시의 절연 저항은, 과전압 인가 시의 유전체층의 절연 저항보다 낮을 수 있다. 본 명세서에서 절연 저항(Insulation Resistance, IR)은 동일한 조건에서 측정된 절연 저항의 수치를 의미할 수 있다. 과전압 인가 시 과전압 보호층(140)의 절연 저항이 유전체층(111)의 절연 저항 보다 낮다는 것은, 동일한 조건에서 측정한 과전압 보호층(140)의 절연 저항의 값이 유전체층(111)의 절연 저항의 값 보다 낮은 것을 의미할 수 있다. 또한 본 명세서에서 과전압이란 본 발명에 따른 적층 세라믹 커패시터의 사용을 위한 정격 전압의 1.5배 이상, 2배 이상 또는 3배 이상의 전압을 의미할 수 있으며, 상한은 특별히 제한되지 않으나 예를들어 10000배 이하의 크기의 전압을 의미할 수 있으나, 이에 제한되는 것은 아니다. 본 발명에 따른 적층 세라믹 커패시터는 과전압 인가 시 제 1 유전체층(111)에 비해 낮은 절연 저항을 가지는 과전압 보호층(140)을 도입하여, 과전압 인가 시에 과전압 보호층(140)을 통해 전류가 흐르게 함으로써 제 1 유전체층(111)의 절연 성능 저하를 방지할 수 있다.
본 발명의 일례에서, 상기 과전압 보호층(140)은 정격 전압 인가시에는 유전체층(111)의 절연 저항과 동일 또는 유사한 절연 저항을 나타낼 수 있다. 상기 과전압 보호층(140)이 정격 전압 인가 시에 유전체층(111)과 동일 또는 유사한 절연 저항을 나타낸 다는 것은, 예를 들어, 정격 전압 인가 시 과전압 보호층(140)의 절연 저항(A)과 유전체층(111)의 절연 저항(B)의 비율(B/A)이 0.5 내지 10의 범위를 만족하는 것을 의미할 수 있으나, 이에 제한되는 것은 아니다. 상기 과전압 보호층(140)의 절연 저항은 정격 전압 인가 시, 예를 들어, 약 0.1 MΩ(mega Ω) 이상일 수 있으며 상한은 특별히 제한되는 것은 아니나 약 100 GΩ(giga Ω) 이하일 수 있으나, 이에 제한되는 것은 아니다. 본 발명에 따른 과전압 보호층은 정격 전압 인가시에는 유전체층과 동일 또는 유사한 절연 저항을 나타내나, 정격 전압 보다 높은 과전압이 인가되는 경우 절연 저항이 감소하여 인가되는 과전압으로 인한 전류를 통과시킬 수 있다. 이를 통해 과전압으로 인한 적층 세라믹 커패시터의 손상을 방지할 수 있다.
하나의 예시에서, 과전압 인가 시 과전압 보호층(140)의 절연 저항(A)과 유전체층(111)의 절연 저항(B)의 비율(B/A)은 102 내지 109의 범위 내일 수 있다. 상기 절연 저항의 비율(B/A)은, 예를 들어, 102 이상, 2×102 이상, 3×102 이상, 4×102 이상 5×102 이상, 6×102 이상, 7×102 이상, 8×102 이상, 9×102 이상 또는 103 이상일 수 있으나 이에 제한되는 것은 아니며, 상한은 특별히 제한되는 것은 아니나, 예를 들어 109 이하일 수 있으나, 이에 제한되는 것은 아니다. 과전압 인가 시 과전압 보호층(140)의 절연 저항(A)과 유전체층(111)의 절연 저항(B)의 비율(B/A)이 상기 범위를 만족하는 경우, 적층 세라믹 커패시터의 성능에 영향을 주지 않으면서도 인가된 과전압으로 인한 전류를 효율적으로 우회(bypass)시킬 수 있다. 이를 통해 적층 세라믹 커패시터에 과전압이 인가되어도 성능저하가 발생하지 않는 우수한 신뢰성을 나타낼 수 있다.
본 발명에 적용되는 과전압 보호층은, 세라믹 재료를 포함할 수 있으며, 예를 들어 티탄산바륨(BaTiO3)계 또는 티탄산스트론튬(SrTiO3)계 물질을 포함할 수 있다. 상기 과전압 보호층은 세라믹 재료가 판상의 시트(Sheet) 형태로 제작된 세라믹 그린 시트일 수 있으나, 이에 제한되는 것은 아니다. 과전압 보호층의 두께는 커패시터의 설계에 맞추어 임의로 변경할 수 있으며, 예를 들어, 소성 후 두께는 1층당 0.1㎛ 이상일 수 있으나, 이에 제한되는 것은 아니다.
상기 과전압 보호층을 형성하기 위해, 상기 세라믹 재료와 함께, 세라믹 첨가제, 유기용제, 가소제, 결합제 및 분산제 등이 더 첨가될 수 있다. 상기 세라믹 첨가제는, 예를 들어 전이금속 산화물, 바륨(Ba), 티타늄(Ti), 칼슘(Ca), 아연(Zn), 망간(Mn), 란타넘(La), 스트론튬(Sr), 규소(Si), 알루미늄(Al), 탄화물, 희토류 원소, 마그네슘(Mg), 나트륨(Na), 지르코늄(Zr) 또는 이들의 산화물이나, 2가 양이온 화합물 중 적어도 하나를 사용할 수 있다. 상기 세라믹 첨가제 중 나트륨(Na), 지르코늄(Zr), 칼슘(Ca) 또는 2가 양이온 화합물 등을 유전체층 형성 시와 비교하여 과량 함유하는 경우, 과전압 보호층이 전술한대로 정격 전압 인가 시 유전체층과 동일 또는 유사한 절연 저항을 가지면서도, 과전압 인가 시 유전체층 보다 낮은 절연 저항을 가지는 과전압 보호층을 형성할 수 있으며, 이를 통해 적층 세라믹 커패시터의 과전압 보호 기능을 확보할 수 있다.
상기 적층 세라믹 커패시터를 제조하는 방법은 특별히 제한되지 않는다. 예를들어, 전술한 세라믹 그린 시트 상에 내부전극용 전도성 페이스트를 스크린 인쇄공법으로 도포하여 내부전극을 형성하고, 전술한 과전압 보호층 형성용 세라믹 그린 시트를 적층한 후 소성하여 세라믹 바디를 제조할 수 있다. 제조된 세라믹 바디의 말단에 외부전극용 도전성 페이스트를 분무한 뒤 분무된 외부전극용 도전성 페이스트를 소성하는 방법을 사용할 수 있으나, 이에 제한되는 것은 아니다.
상술한 바와 같이, 본 발명의 실시예들에 따른 적층 세라믹 커패시터는 세라믹 바디의 내부에 과전압 보호층이 배치되어 과전압 인가 시에도 제품의 성능을 유지하면서도, 제품의 소형화가 가능하고, 별도의 패키지 공정 등이 필요하지 않아 공정 효율을 개선할 수 있다.
이상에서 본 발명의 실시 예에 대하여 상세하게 설명하였지만 본 발명은 상술한 실시 예 및 첨부된 도면에 의해 한정되는 것이 아니며, 첨부된 청구범위에 의해 한정하고자 한다.
따라서, 청구범위에 기재된 본 발명의 기술적 사상을 벗어나지 않는 범위 내에서 당 기술 분야의 통상의 지식을 가진 자에 의해 다양한 형태의 치환, 변형 및 변경이 가능할 것이며, 이 또한 본 발명의 범위에 속한다고 할 것이다.
100: 적층 세라믹 커패시터
110: 세라믹 바디
111: 유전체층
120: 내부전극
121: 제1 내부전극
122: 제2 내부전극
130: 외부 전극
131: 제 1 외부 전극
132: 제 2 외부 전극
140: 과전압 보호층
150: 분리층

Claims (8)

  1. 제 1 내부 전극, 제 2 내부 전극, 유전체층 및 과전압 보호층을 포함하는 세라믹 바디; 및
    상기 세라믹 바디의 양 말단에 배치된 외부 전극;을 포함하고,
    상기 과전압 보호층은 제 1 내부 전극 및 제 2 내부 전극 사이에 접하여있는 적층 세라믹 커패시터.
  2. 제 1 항에 있어서, 2 이상의 과전압 보호층이 인접하여 배치되어 있는 적층 세라믹 커패시터.
  3. 제 1 항에 있어서, 제 1 내부 전극; 과전압 보호층; 제 2 내부 전극; 및 분리층이 순차 적층되어 있는 적층 세라믹 커패시터.
  4. 제 3 항에 있어서, 2 이상의 분리층이 인접하여 배치되어 있는 적층 세라믹 커패시터.
  5. 제 1 항에 있어서, 제 1 내부 전극; 과전압 보호층; 유전체층; 및 제 2 내부 전극이 순차 적층되어 있는 적층 세라믹 커패시터.
  6. 제 1 항에 있어서, 제 1 내부 전극; 유전체층; 과전압 보호층; 유전체층; 및 제 2 내부 전극이 순차 적층되어 있는 적층 세라믹 커패시터.
  7. 내부 전극, 유전체층 및 과전압 보호층을 포함하는 세라믹 바디; 및
    상기 세라믹 바디의 양 말단에 배치된 외부 전극;을 포함하고,
    상기 과전압 보호층의 과전압 인가 시의 절연 저항은, 과전압 인가 시의 유전체층의 절연 저항보다 낮은 적층 세라믹 커패시터.
  8. 제 7 항에 있어서, 과전압 인가시 과전압 보호층의 절연 저항(A)과 유전체층의 절연 저항(B)의 비율(B/A)은 102 내지 109의 범위 내인 적층 세라믹 커패시터.
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