KR101792393B1 - 복합 전자 부품 - Google Patents

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Abstract

본 발명은 외측에 제1 및 제2 외부 전극이 배치되고, 유전체를 포함하는 바디; 상기 유전체의 내측에 배치되며, 상기 제1 및 제2 외부 전극과 각각 전기적으로 연결되는 복수의 제1 및 제2 전극; 상기 유전체의 상부에 배치되며, 상기 제1 및 제2 외부 전극과 각각 전기적으로 연결되는 제3 및 제4 전극; 상기 제3 및 제4 전극 사이에 배치되는 간극; 상기 간극의 하부에 배치되는 홈; 및 상기 간극에 배치되는 ESD 방전층;을 포함하는 복합 전자 부품에 관한 것이다.

Description

복합 전자 부품{Complex electronic component}
본 발명은 복합 전자 부품에 관한 것이다.
최근 휴대용 전자기기에서 전도성을 가지는 금속 소재의 케이스를 이용하는 경향이 높아지고 있으며, 이에 따라 전자기기의 내부 및 외부에의 전기적 충격을 차단의 필요성이 높아지고 있다.
특히, 심미성 및 강도 향상 등의 목적으로 인해 휴대용 전자기기의 전면을 금속 프레임을 이용하여 제조하는 경우가 증가하고 있는데, 외부의 정전기(ESD; Electrostatic discharge)로 인한 내부의 전자 부품 보호 또는 내부의 전원으로 인한 사용자의 감전을 방지하기 위한 수단의 필요성이 더욱 높아지고 있는 실정이다.
하지만, 휴대용 전자기기의 소형화 및 집적화로 인해, 별도의 ESD 보호 소자 또는 감전 보호 소자를 배치하기 어려워지고 있다.
대한민국 공개특허공보 제2015-0135909호
본 발명은 ESD 보호부를 가지며, 정전기에 대해 내구성이 뛰어난 복합 전자 부품을 제공하고자 한다.
본 발명의 일 실시예에 따른 복합 전자 부품은 외측에 제1 및 제2 외부 전극이 배치되고, 유전체를 포함하는 바디; 상기 유전체의 내측에 배치되며, 상기 제1 및 제2 외부 전극과 각각 전기적으로 연결되는 복수의 제1 및 제2 전극; 상기 유전체의 상부에 배치되며, 상기 제1 및 제2 외부 전극과 각각 전기적으로 연결되는 제3 및 제4 전극; 상기 제3 및 제4 전극 사이에 배치되는 간극; 상기 간극의 하부에 배치되는 홈; 및 상기 간극에 배치되는 ESD 방전층;을 포함한다.
본 발명의 다른 실시예에 따른 복합 전자 부품은 소자부 및 상기 소자부의 상부에 배치되는 ESD 보호부를 포함하고, 상기 ESD 보호부는, 간극을 가지도록 배치되는 제1 및 제2 방전 전극; 상기 간극의 하부에 배치되는 홈; 및 상기 간극 사이에 배치되는 ESD 방전층;을 포함한다..
본 발명의 일 실시예에 따른 복합 전자 부품은 ESD 보호부를 가지며, 제1 및 제2 방전 전극 사이에 ESD 방전층이 균일하게 배치되어 ESD 보호부의 정전기에 대한 내구성이 향상될 수 있다.
또한, 제1 및 제2 방전 전극 사이의 간극의 폭이 일정하여 정전기가 발생한 경우, 전류가 집중되는 것을 방지하여 ESD 보호부의 정전기에 대한 내구성을 더욱 향상될 수 있다.
도 1은 본 발명에 따른 복합 전자 부품의 사시도를 개략적으로 도시한 것이다.
도 2는 도 1의 I-I`의 단면도로서, 제1 실시예에 따른 복합 전자 부품의 단면도를 개략적으로 도시한 것이다.
도 3은 도 1의 I-I`의 단면도로서, 제2 실시예에 따른 복합 전자 부품의 단면도를 개략적으로 도시한 것이다.
도 4는 도 1의 I-I`의 단면도로서, 제3 실시예에 따른 복합 전자 부품의 단면도를 개략적으로 도시한 것이다.
도 5는 도 1의 II-II`의 평면도로서, 제1 및 제2 방전 전극이 배치된 층의 제4 실시예에 따른 복합 전자 부품의 평면도를 개략적으로 도시한 것이다.
도 6은 도 1의 II-II`의 평면도로서, 제1 및 제2 방전 전극이 배치된 층의 제5 실시예에 따른 복합 전자 부품의 평면도를 개략적으로 도시한 것이다.
이하, 첨부된 도면을 참조하여 본 발명의 바람직한 실시형태들을 설명한다.
그러나, 본 발명의 실시형태는 여러 가지 다른 형태로 변형될 수 있으며, 본 발명의 범위가 이하 설명하는 실시 형태로 한정되는 것은 아니다. 또한, 본 발명의 실시형태는 당해 기술 분야에서 평균적인 지식을 가진 자에게 본 발명을 더욱 완전하게 설명하기 위해서 제공되는 것이다. 따라서, 도면에서의 요소들의 형상 및 크기 등은 명확한 설명을 위해 과장될 수 있으며, 도면상의 동일한 부호로 표시되는 요소는 동일한 요소이다.
본 발명의 복합 전자 부품의 소자부는 커패시터, 인덕터 또는 써미스터일 수 있으나, 이에 제한되는 것은 아니다.
다만, 본 발명은 설명의 명확성을 위해, 커패시터를 예를 들어 설명하도록 한다.
도 1은 본 발명에 따른 복합 전자 부품(100)의 사시도를 개략적으로 도시한 것이다.
도 1을 참조하면, 본 발명에 따른 복합 전자 부품은 소자부(A)와 ESD 보호부(B)를 포함하는 바디(101)와 바디(101)의 외측에 배치되는 제1 및 제2 외부 전극(111, 112)를 포함한다.
제1 및 제2 외부 전극(111, 112)은 바디(101)의 길이 방향의 양 끝단에 배치된다.
제1 및 제2 외부 전극(111, 112)은 복수의 금속층을 포함할 수 있다.
예를 들어, Ag 또는 Ni 등을 포함하는 도전성 페이스트를 이용하여 형성되는 제1 금속층과 도금을 이용하여 형성되는 제2 및 제3 금속층을 포함할 수 있다.
제1 및 제2 외부 전극(111, 112)은 후술하는 제1 및 제2 전극(121, 122)과 전기적으로 연결되며, 제3 및 제4 전극(131, 132)와 전기적으로 연결된다.
도 2는 도 1의 I-I`의 단면도로서, 제1 실시예에 따른 복합 전자 부품의 단면도를 개략적으로 도시한 것이다.
도 2를 참조하면, 본 발명의 제1 실시예에 따른 복합 전자 부품(100)은 소자부(A) 및 ESD 보호부(B)를 포함한다.
소자부(A)는 유전체(102)와 유전체(102)의 내측에 배치되는 제1 및 제2 전극(121, 122)을 포함한다.
유전체(102)는 강유전 재료를 포함하는 복수의 유전층을 적층, 압착 및 소결한 것으로 각 층은 경계가 육안으로 확인되지 않을 정도로 일체화될 수 있다.
유전층은 강유전 재료인 BaTiO3와 같은 페로브스카이트(perovskite) 구조를 가지는 재료를 이용하여 형성될 수 있다. 다만, 소자부(A)가 인덕터인 경우에는 자성 재료를 이용할 수 있으며, 써미스터인 경우에는 온도에 따라 저항이 변화하는 특성을 가지는 재료를 이용할 수 있다.
유전체(102)의 내부에는 복수의 제1 및 제2 전극(121, 122)이 배치된다.
제1 및 제2 전극(121, 122)은 도전성 재료를 포함하는 도전성 페이스트를 유전층에 인쇄하여 형성될 수 있다. 다만, 인덕터의 경우에는 제1 및 제2 전극은 코일형상을 가지는 전극일 수 있다.
제1 및 제2 전극(121, 122)에 이용되는 도전성 재료는 Ni, Cu, Ag 등에서 선택되는 어느 하나일 수 있으나, 이에 제한되는 것은 아니다.
소자부(A)의 일면, 예를 들어 소자부(A)의 상면에는 ESD 보호부(B)가 배치된다.
ESD 보호부(B)는 ESD 방전층(150), 커버층(160), 제3 전극(131) 및 제4 전극(132)을 포함한다.
제3 전극(131)은 제1 방전 전극을 의미하며, 제4 전극(132)은 제2 방전 전극(132)을 의미한다.
제3 및 제4 전극(131, 132)은 Ag 또는 Cu를 포함하는 도전성 페이스트를 인쇄하여 형성될 수 있다.
다만, 도전성 페이스트를 이용하여 제3 및 제4 전극을 형성하는 경우, 복합 전자 부품(100)의 제조 공정 중 소성과정에서 700 ℃ 이상의 고온에서 제3 및 제4 전극(131, 132)이 손상될 수 있으므로 Ag-에폭시(Epoxy) 또는 Cu-에폭시(Epoxy)를 이용하여 형성될 수 있다. Ag-에폭시 또는 Cu-에폭시는 해당 도전성 분말을 포함하는 에폭시 수지를 의미한다.
제3 및 제4 전극(131, 132)의 사이에는 간극(135)이 배치된다.
간극(135)은 일자 형상의 도전성 패턴을 도전성 페이스트, Ag-에폭시 또는 Cu-에폭시 중 하나로 형성한 후에 레이저를 이용하여 도전성 패턴의 중앙부를 제거하여 제3 및 제4 전극(131, 132)으로 나눠지도록 하여 형성할 수 있다.
이에 따라, 제3 및 제4 전극(131, 132)의 단부는 서로 평행한 형태를 가지게 된다.
간극(135)의 하부에는 홈(145)이 배치된다.
홈(145)은 레이저를 이용하여 간극(135)을 형성하는 공정에서 레이저의 조사 시간 또는 강도를 조절하여 간극(135)과 함께 형성될 수 있다.
간극(135)의 사이에는 ESD 방전층(150)이 배치된다.
ESD 방전층(150)은 Ag, Cu, Ni 및 Pd 중 적어도 하나인 금속 입자와 SiO2 또는 ZnO 중 적어도 하나의 세라믹 재료가 혼합된 ESD용 페이스트를 이용하여 형성될 수 있다.
ESD 방전층(150)은 한계 전압 이하에서는 절연성을 가지지만, 한계 전압보다 높은 전압이 인가되는 경우에는 ESD 방전층(150)에 포함되는 금속 입자를 따라 전류가 흐를 수 있다.
한계 전압은 ESD 방전층(150)에 포함되는 금속 입자의 함량을 통해 조절할 수 있다.
즉, ESD 방전층(150)이 간극(135) 사이에 배치되어 한계 전압 이상의 정전기 또는 과전압이 인가된 경우에 제3 및 제4 전극(131, 132) 사이에 전류가 흘러 정전기 또는 과전압이 소자부(A)에 인가되어 소자부(A)가 손상되는 것을 예방할 수 있다.
정전기 또는 과전압에 대한 내구성 및 예민성을 향상시키기 위하여 간극(135)의 폭을 좁게 형성하는데, 간극(135)의 폭이 좁아짐에 따라 ESD 페이스트가 간극(135) 사이에 고르게 배치되지 않는다는 문제가 있다.
정전기 또는 과전압이 인가되면, ESD 방전층(150)을 통해 제3 및 제4 전극(131, 132)으로 전류가 흐르는데 ESD 방전층(150)이 간극(135) 사이에 고르게 형성되지 않으면 전류가 일부분으로 흐르게 된다.
과도한 전압을 가지는 전류가 제3 전극(131), 제4 전극(132) 또는 ESD 방전층(150)의 일부분으로만 흐르는 경우, 해당 부분에서 과열 또는 전기적 충격에 의해 제3 전극(131), 제4 전극(132) 또는 ESD 방전층(150)의 일부가 손상되는 문제가 발생한다. 나아가, 과열 또는 전기적 충격으로 인해 ESD 보호부(B)가 접하는 소자부(A)가 손상되고, 손상된 부분을 통해 전도성 이물질 등이 소자부(A) 내측으로 유입되어 소자부(A)의 신뢰성이 감소할 수 있다.
만약, 제3 전극(131), 제4 전극(132) 또는 ESD 방전층(150)의 일부분으로 정전기 또는 과전압이 흐르는 현상이 1회 발생하여 제3 전극(131), 제4 전극(132) 또는 ESD 방전층(150)이 정전기 또는 과전압을 견딜 수 있다 하더라도, 해당 현상이 수회 반복되는 경우에 결국 제3 전극(131), 제4 전극(132) 또는 ESD 방전층(150)이 손상된다.
즉, 제3 전극(131), 제4 전극(132) 또는 ESD 방전층(150)이 정전기 또는 과전압에 대해 수회 견딜 수 있는 능력을 내구성이라 할 수 있으며, 내구성을 향상시킬 필요가 있다.
본 발명의 일 실시예에 따른 복합 전자 부품(100)은 간극(135)의 하부에 홈(135)이 배치되기 때문에, ESD 방전층(150)이 간극(135)에 고르게 배치된다. 따라서, 본 발명의 일 실시예에 따른 복합 전자 부품(100)은 정전기 또는 과전압에 대한 내구성이 향상되고, 정전기 또는 과전압이 일부분으로 흐르는 현상을 예방하여 본 발명의 일 실시예에 따른 복합 전자 부품(100)이 손상되거나 소자부(A)가 손상되는 것을 예방하여 복합 전자 부품(100)의 신뢰성을 향상시킬 수 있다.
특히, ESD 방전층(150)을 형성하기 위해 이용되는 ESD 페이스트는 점도를 가지는 유체인데, 홈(135)이 모세관 현상을 유도하여 ESD 방전층(150)이 간극(135)에 고르게 배치되도록 할 수 있다.
즉, 홈(135)은 모세관 현상을 유도할 수 있을 정도의 폭을 가질 수 있으며, 이는 ESD 페이스트의 점도에 따라 변경될 수 있다.
제3 및 제4 전극(131, 132)의 상부에는 커버층(160)이 배치될 수 있다.
커버층(160)은 ESD 보호부(B)를 보호하는 역할을 수행할 수 있다.
도 3은 도 1의 I-I`의 단면도로서, 제2 실시예에 따른 복합 전자 부품의 단면도를 개략적으로 도시한 것이다.
이하, 제2 실시예를 및 다른 실시예에 있어서, 제1 실시예와 동일한 구성에 대해서는 설명을 생략하도록 한다.
제2 실시예에 따른 복합 전자 부품(200)은 보호층(240)을 더 포함한다.
도 3을 참조하면, 보호층(240)은 유전체(202)의 상부, 즉 제3 및 제4 전극(231, 232)과 유전체(202)의 사이에 배치된다. 따라서, 보호층(240)은 소자부(A)와 ESD 보호부(B) 사이에 위치한다.
보호층(240)은 에폭시(epoxy) 수지를 이용하여 형성될 수 있다. 제3 및 제4 전극이 Ag-에폭시 또는 Cu-에폭시인 경우, 보호층(240)을 에폭시 수지를 이용하여 접착성을 향상시켜 박리(delamination)을 막을 수 있다.
이 때, 보호층(240)에 홈(245)이 배치될 수 있다. 실시예 1에서 전술한 바와 같이, 홈(245)은 ESD 방전층(250)이 간극(235)에 고르게 배치되도록 유도하는 역할을 수행할 수 있다.
도 2와 같이, 홈(145)이 유전체(102)의 일면에 형성되는 경우에 홈(145)이 응력 집중부가 되어 크랙의 시작 지점이 될 위험이 있다.
하지만, 본 발명의 제2 실시예에 따른 복합 전자 부품(200)은 홈(245)이 보호층(240)에 배치되어 소자부(A)에 크랙이 형성 및 전파되는 것을 방지할 수 있다.
또한, 보호층(240)은 간극(235)을 레이저를 이용하여 형성할 때, 레이저에 의해 유전체(202)가 손상되는 것을 예방하는 역할을 수행할 수 있다.
홈(245)의 깊이는 보호층(240)의 두께의 10% 내지 50%가 될 수 있다. 홈(245)의 깊이가 보호층(240)의 두께의 10% 미만인 경우에는 ESD 방전층(250)이 간극(235) 사이에 고르게 배치되는 효과가 감소하며, 50%를 초과하는 경우에는 복합 전자 부품(200)에 외력이 인가된 경우에 크랙이 소자부(A)로 전파되는 것을 방지하는 역할을 수행하기 어렵다.
즉, 소자부(A)의 신뢰성을 유지하고, 동시에 ESD 보호부(B)의 내구성을 향상시키기 위하여 홈(245)의 깊이는 보호층(240)의 두께의 10% 내지 50%가 될 수 있다.
도 4는 도 1의 I-I`의 단면도로서, 제3 실시예에 따른 복합 전자 부품의 단면도를 개략적으로 도시한 것이다.
도 4를 참조하면, 제3 실시예에 따른 복합 전자 부품(300)의 보호층(340)은 유전체(302)의 일면을 전부 덮도록 배치된다. 예를 들어, 보호층(340)ds 유전체(302)의 상면을 전부 덮도록 배치될 수 있다.
과도한 전압을 가지는 전류가 제3 전극(331), 제4 전극(332) 또는 ESD 방전층(350)의 일부분으로만 흐르는 경우, 해당 부분에서 과열 또는 전기적 충격에 의해 제3 전극(331), 제4 전극(332) 또는 ESD 방전층(350)의 일부가 손상되는 문제가 발생한다. 나아가, 과열 또는 전기적 충격으로 인해 ESD 보호부(B)가 접하는 소자부(A)가 손상되고, 손상된 부분을 통해 전도성 이물질 등이 소자부(A) 내측으로 유입되어 소자부(A)의 신뢰성이 감소할 수 있다.
하지만, 본 발명의 제3 실시예에 따른 복합 전자 부품(300)의 보호층(340)은 유전체(302)의 일면, 예를 들어, 소자부(A)의 상면을 덮도록 배치되기 때문에, 과열 또는 전기적 충격으로 인해 ESD 보호부(B)가 접하는 소자부(A)가 손상되는 것을 예방하여 복합 전자 부품(300)의 신뢰성을 향상시킬 수 있다.
도 5는 도 1의 II-II`의 평면도로서, 제1 및 제2 방전 전극이 배치된 층의 제4 실시예에 따른 복합 전자 부품의 평면도를 개략적으로 도시한 것이다.
도 5 및 6은 제2 실시예의 변형 예를 도시한 것이지만, 이에 제한되는 것은 아니며, 제1 내지 제3 실시예에도 적용이 가능하다.
도 5를 참조하면, 본 발명의 제4 실시예에 따른 복합 전자 부품(400)의 제3 전극(431)과 제4 전극(432) 사이에는 직선 형태의 간극(435)이 배치된다.
간극(435)의 폭(G)은 1 ㎛ 내지 23 ㎛일 수 있다.
또한, 본 발명의 제4 실시예에 따른 복합 전자 부품(400)의 간극(435)의 폭의 변화율은 1% 미만이다.
발명의 제4 실시예에 따른 복합 전자 부품(400)의 간극(435)은 하나의 도전성 패턴을 형성한 후에 레이저를 이용하여 간극(435)을 형성시킴으로써 제3 및 제4 전극(431, 432)을 나누는 것이기 때문에, 간극(435)이 서로 평행하며 간극(435)의 폭(G)의 변화율이 간극(435)의 폭(G)에 대해 1 % 미만을 가질 수 있다.
간극(435)의 폭(G)이 일정하지 않은 경우, 간극(435)의 폭(G)이 가장 가까운 부분으로 정전기 또는 과전압을 가지는 전류가 흐르게 된다. 이에 따라, 해당 부분이 과열 되거나 전기적 충격에 의해 파괴되는 문제가 있다.
하지만, 본 발명을 제4 실시예에 따른 복합 전자 부품(400)의 간극(435)은 폭(G)의 변화율이 1 % 미만으로 일정하기 때문에 정전기 또는 과전압에 대한 전기적 내구성이 높다는 장점이 있다.
도 6은 도 1의 II-II`의 평면도로서, 제1 및 제2 방전 전극이 배치된 층의 제5 실시예에 따른 복합 전자 부품의 평면도를 개략적으로 도시한 것이다.
도 6을 참조하면, 본 발명의 제5 실시예에 따른 복합 전자 부품(500)의 간극(535)은 직선이 아닌 곡선 형태일 수 있다.
예를 들어 간극(535)은 도 6에 도시한 바와 같이 물결 무늬를 가지는 형태일 수 있으나, 이에 제한 되는 것은 아니다.
제5 실시예에 따른 복합 전자 부품(500)의 간극(535)의 길이(L)는 제3 전극(531) 또는 제4 전극(532)의 폭(W)보다 크도록 형성된다.
제4 실시예에서 설명한 바와 같이, 간극(535)의 폭(G)이 일정하면서 간극(535)의 길이(L)를 제3 전극(531) 또는 제4 전극(532)의 폭(W)보다 크도록 형성하여, 정전기 또는 과전압이 일정 부분으로 흐르는 것을 방지하는 것과 동시에 정전기 또는 과전압이 흐를 수 있는 면적을 증가시킬 수 있다.
이에 따라, ESD 방전층의 국소 부위에 과전류가 흐르는 것을 방지하여, ESD 방전층의 전기적 내구성을 향상시킬 수 있다.
100: 복합 전자 부품
101: 바디
102: 유전체
111: 제1 외부 전극
112: 제2 외부 전극
121: 제1 전극(제1 내부 전극)
122: 제2 전극(제2 내부 전극)
131: 제3 전극(제1 방전 전극)
132: 제4 전극(제2 방전 전극)
135: 간극
145: 홈
150: ESD 방전층
160: 커버층

Claims (13)

  1. 외측에 제1 및 제2 외부 전극이 배치되고, 유전체를 포함하는 바디;
    상기 유전체의 내측에 배치되며, 상기 제1 및 제2 외부 전극과 각각 전기적으로 연결되는 복수의 제1 및 제2 전극;
    상기 유전체의 상부에 배치되며, 상기 제1 및 제2 외부 전극과 각각 전기적으로 연결되는 제3 및 제4 전극;
    상기 제3 및 제4 전극 사이에 배치되는 간극;
    상기 간극의 하부에 배치되는 홈;
    상기 간극에 배치되는 ESD 방전층; 및
    상기 유전체와 상기 간극 사이에 배치되는 보호층;을 포함하는 복합 전자 부품.
  2. 삭제
  3. 제1항에 있어서,
    상기 홈은 상기 보호층의 상부에 배치되는 복합 전자 부품.
  4. 제1항에 있어서,
    상기 보호층은 상기 유전체의 상면을 전부 덮도록 배치되는 복합 전자 부품.
  5. 제1항에 있어서,
    상기 홈의 깊이는 상기 보호층 두께의 10% 내지 50%인 복합 전자 부품.
  6. 제1항에 있어서,
    상기 간극의 길이는 상기 제3 및 제4 전극의 폭보다 큰 복합 전자 부품.
  7. 제1항에 있어서,
    상기 간극의 폭의 변화율은 1% 미만인 복합 전자 부품.
  8. 제1항에 있어서,
    상기 홈의 폭은 모세관 현상을 발생시킬 수 있는 폭을 가지는 복합 전자 부품.
  9. 제1항에 있어서,
    상기 홈 및 상기 간극은 레이져를 이용하여 형성된 복합 전자 부품.
  10. 소자부 및 상기 소자부의 상부에 배치되는 ESD 보호부를 포함하고,
    상기 ESD 보호부는,
    간극을 가지도록 배치되는 제1 및 제2 방전 전극;
    상기 간극의 하부에 배치되는 홈;
    상기 간극 사이에 배치되는 ESD 방전층; 및
    상기 소자부와 상기 간극 사이에 배치되는 보호층;을 포함하는 복합 전자 부품.
  11. 삭제
  12. 제10항에 있어서,
    상기 홈은 상기 보호층에 배치되는 복합 전자 부품.
  13. 제10항에 있어서,
    상기 소자부는 커패시터, 인덕터 또는 써미스터인 복합 전자 부품.
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