KR102057914B1 - 적층 세라믹 커패시터 - Google Patents

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Abstract

본 발명은, 정전기의 의한 순간전류로부터 커패시터 소자를 보호하기 위하여, 일면에 1 내부전극이 형성된 세라믹 시트와 제2 내부전극이 형성된 세라믹 시트가 교대로 적층되어 이루어진 세라믹 본체; 및 상기 세라믹 본체의 일단부에 구비되어 상기 제1 내부전극과 연결된 제1 외부단자와, 상기 세라믹 본체의 타단부에 구비되어 상기 제2 내부전극과 연결된 제2 외부단자;를 포함하되, 상기 제1 내부전극 및/또는 제2 내부전극의 어느 일 측단에 써지(surge)부가 돌출 형성된, 적층 세라믹 커패시터를 제시한다.

Description

적층 세라믹 커패시터{MULTILAYER CERAMIC CAPACITOR}
본 발명은 적층 세라믹 커패시터에 관한 것으로, 보다 상세하게는 정전기로부터 보호가 가능한 적층 세라믹 커패시터적층 세라믹 커패시터에 관한 것이다.
일반적으로 커패시터, 인턱터, 압전체 소자, 바리스터, 또는 서미스터 등의 세라믹 재료를 사용하는 전자부품은 세라믹 재료로 이루어진 세라믹 본체, 본체 내부에 형성된 내부전극 및 상기 내부전극과 접속되도록 세라믹 본체 표면에 설치된 외부단자를 구비한다.
세라믹 전자부품 중 적층 세라믹 커패시터는 적층된 복수의 세라믹 시트, 일 세라믹 시트을 사이에 두고 대향 배치되는 내부전극, 상기 내부전극에 전기적으로 접속된 외부단자를 포함한다.
이러한 적층 세라믹 커패시터는 소형이면서도 고용량이 보장되고 실장이 용이하다는 장점으로 인하여 컴퓨터, PDA, 휴대폰 등의 이동 통신장치의 부품으로서 널리 사용되고 있다.
최근에는 전자제품이 소형화 및 다기능화됨에 따라 칩 부품 또한 소형화 및 고기능화되는 추세이므로, 적층 세라믹 커패시터도 그 크기가 작으면서 용량이 큰 고용량 제품이 요구되고 있다.
대한민국 특허출원 공개특허공보 제 10-2012-0023399호(이하, 선행 문헌)를 참조하면, 커패시터의 용량을 높이기 위해 유전체층의 두께(내부전극 사이의 간격)를 소정 범위로 한정하고 있다.
그러나, 선행 문헌처럼 고용량 구현을 위해 내부전극 사이의 간격 조절한다고 하더라도, 내부전극이 직사각형 패턴으로 제작됨에 따라 정전기에 의해 1000V 이상의 순간전류가 인가되면 내부전극의 끝단에 전하가 집중되어 내부전극의 끝단과 외부단자 사이의 유전체층에 도 1 또는 도 2와 같이 크랙(crack)이 발생하는 문제가 있다.
대한민국 특허출원 공개공보 제 10-2012-0023399호
본 발명은, 커패시터 소자에 순간전류가 흐르더라도 내부전극의 끝단에 집중되는 전하를 분산시킬 수 있는 수단을 마련함으로써, 정전기로부터 안정성이 확보되는 적층 세라믹 커패시터를 제공하는데 그 목적이 있다.
상기와 같은 목적을 달성하기 위하여 창안된 본 발명은, 일면에 1 내부전극이 형성된 세라믹 시트와 제2 내부전극이 형성된 세라믹 시트가 교대로 적층되어 이루어진 세라믹 본체; 및 상기 세라믹 본체의 일단부에 구비되어 상기 제1 내부전극과 연결된 제1 외부단자와, 상기 세라믹 본체의 타단부에 구비되어 상기 제2 내부전극과 연결된 제2 외부단자;를 포함하되, 상기 제1 내부전극 및/또는 제2 내부전극의 어느 일 측단에 써지(surge)부가 돌출 형성된, 적층 세라믹 커패시터를 제공한다.
또한, 상기 써지(surge)부의 끝단이 상기 세라믹 본체 외부로 노출 형성되는, 적층 세라믹 커패시터를 제공한다.
또한, 상기 써지(surge)부는 상기 제1 내부전극 및/또는 제2 내부전극의 장측단의 끝부분에 형성되는, 적층 세라믹 커패시터를 제공한다.
또한, 상기 제1 내부전극의 써지(surge)부와 상기 제2 외부단자 사이의 간격, 또는 상기 제2 내부전극의 써지(surge)부와 상기 제1 외부단자 사이의 간격은 100㎛ 내지 200㎛인, 적층 세라믹 커패시터를 제공한다.
또한, 상기 제1 내부전극의 써지(surge)부와 상기 제2 내부전극의 써지(surge)부가서로 다른 방향을 향하도록 돌출 형성된, 적층 세라믹 커패시터를 제공한다.
또한, 상기 제1 내부전극의 써지(surge)부와 상기 제2 내부전극의 써지(surge)부가같은 방향을 향하도록 돌출 형성된, 적층 세라믹 커패시터를 제공한다.
또한, 상기 써지(surge)부와 상기 제1 내부전극, 또는 상기 써지(surge)부와 상기 제1 내부전극은 일체로 형성되는, 적층 세라믹 커패시터를 제공한다.
또한, 상기 써지(surge)부는 Ni, Al, Fe, Cu, Ti, Cr, Au, Ag, Pd, Pt 중에서 선택되는 적어도 1 종류의 금속, 혹은 이들의 금속 화합물로 이루어지는, 적층 세라믹 커패시터를 제공한다.
또한, 상기 써지(surge)부의 너비는 20㎛ 내지 100㎛인, 적층 세라믹 커패시터를 제공한다.
본 발명에 따른 적층 세라믹 커패시터에 따르면, 정전기의 의한 순간전류가 본체 내부로 흐르더라도 써지(surge)부에 의해 전하가 분산되어 내부전극의 끝단에 전하가 집중되는 것을 방지할 수 있다.
도 1 및 도 2는 종래 커패시터 소자에서 정전기에 의해 발생된 크랙(crack) 현상을 예시한 도면
도 3은 본 발명에 따른 적층 세라믹 커패시터의 사시도
도 4는 도 3의 I-I'선의 종단면도
도 5a는 도 4의 II-II'선의 횡단면도
도 5b는 도 4의 Ⅲ-Ⅲ'선의 횡단면도
도 6은 정전기 전압에 따른 OVLD발생율을 나타낸 그래프
도 7은 본 발명에 포함된 써지(surge)부의 너비(D)에 따른 OVLD발생율을 나타낸 그래프
도 8a 및 도 8b는 본 발명의 다른 실시예에 따른 적층 세라믹 커패시터의 횡단면도
도 9는 본 발명의 다른 실시예에 따른 적층 세라믹 커패시터의 사시도
본 발명의 이점 및 특징, 그리고 그것들을 달성하는 기술 등은 첨부되는 도면들과 함께 상세하게 후술되어 있는 실시예를 참조하면 명확해질 것이다. 그러나 본 발명은 이하에서 개시되는 실시예에 한정되는 것이 아니라 서로 다른 다양한 형태로 구현될 수 있다. 본 실시예는 본 발명의 개시가 완전하도록 함과 더불어, 본 발명이 속하는 기술분야에서 통상의 지식을 가진 자에게 발명의 범주를 완전하게 알려주기 위해 제공될 수 있다. 명세서 전문에 걸쳐 동일 참조 부호는 동일 구성 요소를 지칭한다.
본 명세서에서 사용된 용어들은 실시예를 설명하기 위한 것이며 본 발명을 제한하고자 하는 것은 아니다. 본 명세서에서, 단수형은 문구에서 특별히 언급하지 않는 한 다수형도 포함한다. 명세서에서 사용되는 '포함한다(comprise)' 및 '포함하는(comprising)'은 언급된 구성요소, 단계, 동작 및 소자는 하나 이상의 다른 구성요소, 단계, 동작 및 소자의 존재 또는 추가를 배제하지 않는다.
이하에서는 첨부된 도면을 참조하여 본 발명의 구성 및 작용효과를 더욱 상세하게 설명한다.
도 3은 본 발명에 따른 적층 세라믹 커패시터의 사시도이고, 도 4는 도 3의 I-I'선의 단면도, 도 5a는 도 4의 II-II'선의 단면도, 그리고 도 5b는 도 4의 Ⅲ-Ⅲ'선의 단면도이다. 본 발명에 따른 적층 세라믹 커패시터의 평면도이다. 부가적으로, 도면의 구성요소는 반드시 축척에 따라 그려진 것은 아니고, 예컨대, 본 발명의 이해를 돕기 위해 도면의 일부 구성요소의 크기는 다른 구성요소에 비해 과장될 수 있다.
도 3 내지 도 5를 참조하면, 본 발명에 따른 적층 세라믹 커패시터(100)는, 세라믹 본체(110)와 상기 세라믹 본체(110) 양단부에 구비된 외부단자(121,122)를 포함할 수 있다.
상기 세라믹 본체(110)는 예를 들어, 티탄산 바륨(TiBa1)과 같은 강유전체 재료로 구성된 세라믹 시트가 복수 개 적층, 가압된 후 소결 공정을 통해 완성되는 것으로, 인접하는 세라믹 시트 사이는 그 경계를 구별할 수 없을 정도로 일체화되어 있다. 이에 따라 도면 상에서도 각각의 세라믹 시트의 구별없이 일체로 도시하였음을 밝혀둔다.
상기 세라믹 시트는 일면에 제1 내부전극(111)이 형성된 것과 제2 내부전극(112)이 형성된 것으로 구성되고, 따라서, 복수 개의 세라믹 시트 적층 시 상기 제1 내부전극(111)이 형성된 세라믹 시트와 상기 제2 내부전극(112)이 형성된 세라믹 시트를 교대로 적층되어 상기 세라믹 본체(110)를 형성할 수 있다.
상기 제1 및 제2 내부전극(111,112)은 세라믹 시트 상에 금속 페이스트를 소결시킨 금속 박막으로 이루어지며, 금속 페이스트로서는, 예컨대, Ni, Al, Fe, Cu, Ti, Cr, Au, Ag, Pd, Pt 중에서 선택되는 적어도 1 종류의 금속, 혹은 이들의 금속 화합물을 사용할 수 있다.
이러한 상기 제1 및 제2 내부전극(111,112)은 층간 방향을 달리하면서 일단이 상기 세라믹 본체(110) 외부로 노출되어 상기 한 쌍의 외부단자(121,122)와 교대로 연결될 수 있다.
예를 들어, 제1 내부전극(111)은 상기 한 쌍의 외부단자(121,122) 중 어느 하나, 즉 제1 외부단자(121)와 연결되어 (+)극성이 부여될 수 있고, 제2 내부전극(112)은 나머지 다른 하나, 즉 제2 외부단자(122)와 연결되어 (-)극성이 부여될 수 있다. 물론, 상기 제1 내부전극(111)과 상기 제2 외부단자(122), 그리고 상기 제2 내부전극(112)과 상기 제1 외부단자(121)가 서로 연결되거나, 상기 제1 내부전극(111)에 (-)극성이 부여되고 상기 제2 내부전극(112)에 (+)극성이 부여될 수도 있음은 물론이다.
본 발명은, 상기 제1 내부전극(111) 또는 제2 내부전극(112)의 어느 일 측단에 써지(surge)부(113)가 돌출 형성된 것을 특징으로 한다. 또는, 상기 제1 내부전극(111) 및 제2 내부전극(112) 모두에 상기 써지(surge)부(113)가 돌출 형성될 수 있다.
여기서, 상기 써지(surge)부(113)는 세라믹 시트상에 상기 제1 내부전극(111) 또는 제2 내부전극(112)과 함께 금속 페이스트를 소결시킴으로써 형성될 수 있다. 따라서, 상기 써지(surge)부(113)는 상기 제1,2 내부전극(111,112)과 마찬가지로, 예컨대, Ni, Al, Fe, Cu, Ti, Cr, Au, Ag, Pd, Pt 중에서 선택되는 적어도 1 종류의 금속, 혹은 이들의 금속 화합물로 이루어질 수 있고, 상기 써지(surge)부(113)와 상기 제1 내부전극(111) 또는 상기 제2 내부전극(112)은 일체로 형성될 수 있다.
그리고, 상기 써지(surge)부(113)의 끝단(113a)은 상기 세라믹 본체(110) 외부로 노출 형성될 수 있다. 이에 따라, 상기 써지(surge)부(113)의 끝단(113a)은 도 3에 도시된 것처럼 외부의 대기와 접촉하게 된다.
이와 같은 구조에 따라 본 발명의 적층 세라믹 커패시터(100)에서는, 상기 써지(surge)부(113)에 의해 상기 제1 또는 제2 내부전극(112)의 표면적이 증대하게 되어 전하의 분산 효과를 기대할 수 있으며, 또한, 상기 써지(surge)부(113)의 끝단(113a)이 외부로 노출됨으로써 상기 제1 또는 제2 내부전극(112) 끝단에 집중된 전하는 대기중의 (+)전하와 쌍을 이루면서 외부로 방출하게 된다.
이처럼, 본 발명은 상기 써지(surge)부(113)에 의한 전하의 분산 및 방출 효과로 인해 커패시터 내부로 정전기가 흐르게 되더라도 도 1 및 도 2와 같은 크랙 현상을 방지할 수 있다.
한편, 상기 써지(surge)부(113)는 상기 제1 내부전극(111) 또는 제2 내부전극(112)의 측단 중 어느 부위에 형성되어도 무방하나, 상기 써지(surge)부(113)의 끝단(113a)이 세라믹 본체(110) 외부로 노출되도록 하기 위해서는 상기 제1 내부전극(111) 또는 제2 내부전극(112)의 장측단(111a, 112a)에 형성되도록 하는 것이 바림직하며, 특히, 전하가 내부전극의 끝단에 형성됨을 고려해서 장측단 중에서도 그 끝부분에 형성되게 하는 것이 보다 바람직할 것이다.
이때, 상기 제1 내부전극(111)의 장측단 끝부분에 형성된 써지(surge)부(113)와 상기 제2 외부단자(122) 사이의 간격(L), 또는 상기 제2 내부전극(112)의 장측단 끝부분에 형성된 써지(surge)부(113)와 상기 제1 외부단자(121) 사이의 간격(L)이 너무 좁으면 쇼트(short) 우려가 있으므로, 상기 간격(L)은 최소 100㎛미만이 되지 않도록 한다. 다만, 반대로 상기 간격(L)이 너무 크면 그에 대응하여 상기 제1 내부전극(111) 또는 제2 내부전극(112)의 면적 또한 작아져 커패시턴스 용량이 저하되므로 상기 간격(L)은 200㎛를 초과하지 않도록 형성한다.
다만, 이러한 상기 간격(L)에 대한 수치범위는 0402사이즈의 커패시터 소자에서 쇼트 현상과 커패시턴스 용량을 고려하여 정한 적정값이므로, 적용되는 커패시터 소자의 사이즈에 따라 상기 수치범위는 얼마든지 달라질 수 있으며, 또한,본 발명의 목적에 벗어나지 않은 한 상기 수치범위를 벗어나는 값이라도 허용될 수 있음은 당업자 입장에서 자명할 것이다.
상기 써지(surge)부(113)의 너비(D)는 20㎛ 내지 100㎛가 되도록 설정한다. 상기 너비(D)가 너무 작으면 전술한 본 발명의 효과가 제대로 구현되기 힘들고, 반대로 너무 크면 제1 또는 제2 외부단자(121,122)와 쇼트가 발생할 수 있다. 다만, 이러한 상기 너비(D) 역시 0402사이즈의 커패시터 소자에서 정한 적정값이므로, 적용되는 커패시터 소자의 사이즈에 따라 그 범위는 얼마든지 달라질 수 있을 것이다.
도 6은 본 발명의 적층 세라믹 커패시터와 써지(surge)부가 없는 일반 직사각형 패턴의 내부전극을 사용하는 종래 커패시터에서 정전기 전압에 따른 OVLD발생율을 나타낸 그래프이다. 여기서, 측정에 사용된 소자는 모두 0402사이즈, COG, 100pF 기종으로 같고, 본 발명의 상기 써지(surge)부(113)는 60㎛의 너비를 갖는 것을 사용하였다.
도 6에서 보듯이, 써지(surge)부가 없는 종래 커패시터에서는 1200V의 정전기 전압이 인가되는 순간부터 OVLD가 발생하고, 정전기 전압이 점점 커질수록 OVLD발생율이 비례하여 증가하는 것을 알 수 있다. 그러나, 내부전극의 구조가 개선된 본 발명의 커패시터에서는 상기 써지(surge)부(113)에 의해 전하의 분산 및 방출이 이루어져 1800V의 정전기 전압에서도 OVLD가 발생하지 않는 것을 확인할 수 있다.
도 7은 본 발명의 적층 커패시터에서 상기 써지(surge)부(113)의 너비(D)에 따른 OVLD발생율을 나타낸 그래프이다. 정전기 전압은 도 6에서처럼 1000V를 시작으로 200V 단위로 높여가면서 측정하였고, 써지(surge)부(113)의 너비(D)은 전술한 수치범위, 즉 20㎛ 내지 100㎛ 범위내에서 20㎛단위로 측정하였다.
도 7에서 보듯이, 써지(surge)부(113)의 너비(D)가 커질수록 써지(surge)부(113)에 의한 전하의 분산 및 방출 효과가 증대하여 같은 정전기 전압에서 OVLD의 발생율이 낮은 것을 확인 수 있다. 다만, 전술한대로, 상기 써지(surge)부(113)의 너비(D)가 너무 크면 쇼트 우려가 있으며, 또한, 용량산포가 저하되어 커패시터 특성이 나빠질 수 있다.
한편, 도 3 내지 도 5에서는 상기 제1 내부전극(111)의 써지(surge)부(113)와 상기 제2 내부전극(112)의 써지(surge)부(113)가 서로 다른 방향을 향하도록 형성된 것을 예시하고 있으나, 도 8a,b에 도시된 것처럼, 상기 제1 내부전극(111)의 써지(surge)부(113)와 상기 제2 내부전극(112)의 써지(surge)부(113)가 같은 방향을 향하도록 형성할 수 있다.
이러한 경우, 도 9와 같이, 세라믹 본체(110)의 한 쪽 측면에만 써지(surge)부(113)의 끝단(113a)이 노출되고 반대편 측면에 대해서는 절연성이 확보되므로, 도 9와 같은 구조의 커패시터를 사용하는 경우 기판내 소자 배치에 있어 보다 높은 자유도를 가질 수 있게 된다.
이상의 상세한 설명은 본 발명을 예시하는 것이다. 또한 전술한 내용은 본 발명의 바람직한 실시 형태를 나타내고 설명하는 것에 불과하며, 본 발명은 다양한 다른 조합, 변경 및 환경에서 사용할 수 있다. 즉, 본 명세서에 개시된 발명의 개념의 범위, 저술한 개시 내용과 균등한 범위 및 당업계의 기술 또는 지식의 범위 내에서 변경 또는 수정이 가능하다. 전술한 실시예들은 본 발명을 실시하는데 있어 최선의 상태를 설명하기 위한 것이며, 본 발명과 같은 다른 발명을 이용하는데 당업계에 알려진 다른 상태로의 실시, 그리고 발명의 구체적인 적용 분야 및 용도에서 요구되는 다양한 변경도 가능하다. 따라서, 이상의 발명의 상세한 설명은 개시된 실시 상태로 본 발명을 제한하려는 의도가 아니다. 또한 첨부된 청구범위는 다른 실시 상태도 포함하는 것으로 해석되어야 한다.
100 : 적층 세라믹 커패시터 110 : 세라믹 본체
111 : 제1 내부전극 112 : 제2 내부전극
113 : 써지(surge)부 121 : 제1 외부단자
122 : 제2 외부단자

Claims (9)

  1. 일면에 제1 내부전극이 형성된 세라믹 시트와 제2 내부전극이 형성된 세라믹 시트가 교대로 적층되어 이루어진 세라믹 본체; 및
    상기 세라믹 본체의 일단부에 구비되어 상기 제1 내부전극과 연결된 제1 외부단자와, 상기 세라믹 본체의 타단부에 구비되어 상기 제2 내부전극과 연결된 제2 외부단자;를 포함하되,
    상기 제1 내부전극 및 제2 내부전극의 어느 일 측단에 써지(surge)부가 돌출 형성되며,
    상기 제1 내부전극의 써지(surge)부와 상기 제2 내부전극의 써지(surge)부가 서로 다른 방향을 향하도록 돌출 형성된 적층 세라믹 커패시터.
  2. 제 1 항에 있어서,
    상기 써지(surge)부의 끝단이 상기 세라믹 본체 외부로 노출 형성되는, 적층 세라믹 커패시터.
  3. 제 1 항에 있어서,
    상기 써지(surge)부는 상기 제1 내부전극 또는 제2 내부전극의 장측단의 끝부분에 형성되는, 적층 세라믹 커패시터.
  4. 제 3 항에 있어서,
    상기 제1 내부전극의 써지(surge)부와 상기 제2 외부단자 사이의 간격, 또는 상기 제2 내부전극의 써지(surge)부와 상기 제1 외부단자 사이의 간격은 100㎛ 내지 200㎛인, 적층 세라믹 커패시터.
  5. 삭제
  6. 삭제
  7. 제 1 항에 있어서,
    상기 써지(surge)부와 상기 제1 내부전극, 또는 상기 써지(surge)부와 상기 제2 내부전극은 일체로 형성되는, 적층 세라믹 커패시터.
  8. 제 1 항에 있어서,
    상기 써지(surge)부는 Ni, Al, Fe, Cu, Ti, Cr, Au, Ag, Pd, Pt 중에서 선택되는 적어도 1 종류의 금속, 혹은 이들의 금속 화합물로 이루어지는, 적층 세라믹 커패시터.
  9. 제 1 항에 있어서,
    상기 써지(surge)부의 너비는 20㎛ 내지 100㎛인, 적층 세라믹 커패시터.
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