JP5716092B2 - セラミックデバイス及びその製造方法 - Google Patents

Description

本発明は，バリスタ等のセラミックデバイスと，該セラミックデバイスの製造方法に関するものである。

高周波回路を静電放電による損傷から保護するためには，バリスタを使用することができる。このようなセラミックデバイスにおける抵抗値は電圧に応じて変化し，特定の閾値電圧を超過したときに急激に降下する。これにより，高電圧が印加された際に放電がバリスタを介して誘導される。

従来の積層バリスタは外部接点を備え，くし型内部電極が外部接点からセラミック基体内に向けて延在している。このような積層バリスタは，例えば特許文献１（ドイツ特許第19931056号明細書）に開示されている。

この種のセラミックデバイスは，容量を任意に低減させることができない。なぜなら，誘電率の高いセラミック基体の場合には，外部電極の総容量が比較的高くなるからである。更に，くし型内部電極を例えばスクリーン印刷で形成する場合には精度が制約されるため，セラミックデバイスの容量にバラツキが生ずる。また，セラミック積層体における各層をセラミックシートから製造する場合にもバラツキが生じる。

ドイツ特許第19931056号明細書

上述した背景技術に鑑み，容量を低減することができ，製造時のバラツキを十分に補償することができるセラミックデバイスを提供することが望ましい。更に，このようなセラミックデバイスの製造方法を提供することが望ましい。

本発明の実施形態において，セラミックデバイスは，２つの接点を設けた基体を備える。セラミックデバイスは更に，長手方向に向けて延在し，かつ，接点に接続された第１及び第２ビア電極を備える。第１及び第２ビア電極は，それぞれ長手方向投影面内で所定の投影輪郭面を有する。

セラミックデバイスの内部領域にビア電極を介して接続すれば，セラミックデバイスの容量を極めて低く抑えることが可能である。この場合，セラミックデバイスの容量は3 pF未満となる。

本発明の実施形態において，第１ビア電極及び第２ビア電極の投影輪郭面は，共通の長手方向投影面上で重なり合っている。特に，投影輪郭面が重なり合っている部分は，投影が重なり合っていない部分よりも大きな割合を占める。他の実施形態において，第１ビア電極の投影輪郭面は，共通の投影面上において，第２ビア電極の投影輪郭面よりも小さい。第１ビア電極の投影輪郭面は，投影面上において第２ビア電極の投影輪郭面内に収まっている。これにより，製造に伴うバラツキを補償することが可能となる。

本発明の実施形態において，セラミックデバイスの製造方法は，複数のセラミック層を積層して，セラミックデバイスの基体を構成する積層体を形成するステップを含む。この積層体においては，積層方向に直交するよう２個のビア電極を積層体内の対向する２つの側面間に形成する。更に，２つの接点を積層体に取り付けて，接点をビア電極に電気接続する。本発明の実施形態においては，積層体に打ち抜き加工を施して凹部を設け，この凹部に導電性材料を充填することによりビア電極を形成する。

上述した方法により，容量を低減することができ，製造時のバラツキを十分に補償することができるセラミックデバイスを製造することが可能である。

本発明の更なる利点，特徴及び構成は，図面を参照して後述する実施形態により明らかである。構成・機能が同一又は同種の要素は，同一参照符号を付して表わされている。図示の要素やその寸法比は必ずしも原寸どおりではない。即ち，個別的な要素，例えば層及び領域は，明瞭性を高めて理解を容易にする見地から，誇張して厚め又は大きめに示されている。

図１Ａ及び図１Ｂは，一実施形態に係るセラミックデバイスの略図である。 図２は，他の実施形態に係るセラミックデバイスの略図である。 図３は，他の実施形態に係るセラミックデバイスの略図である。 図４Ａ及び図４Ｂは，他の実施形態に係るセラミックデバイスの略図である。 図５Ａ及び図５Ｂは，他の実施形態に係るセラミックデバイスの略図である。 図６は，他の実施形態に係るセラミックデバイスの略図である。 図７は，一実施形態に係るセラミックデバイスの略図である。 図８は，４個の接点を備える実施形態としたセラミックデバイスの略図である。 図９は，８個の接点を備える実施形態としたセラミックデバイスの略図である。

図１Ａは，セラミックデバイス100の断面を示す。セラミックデバイス100は，複数のセラミック層を積層してなる基体101を備える。互いに対向する側面126, 127には，デバイス100に接続するための接点102, 103が設けられている。基体101内部には，ビア電極104が側面126を起点として長手方向に延在している。基体101内部には，他のビア電極105が側面127を起点として延在している。ビア電極104, 105は，例えばバリスタセラミックが配置された活性領域125まで達する。ビア電極104, 105は接点102, 103から離れた側の端部で互いに電気接続し，それぞれ長手方向に直交する面106, 107を有する。

基体101を構成するセラミック層は，積層体として配置されている。セラミック層は，図１のＹ方向で平坦に拡がり，Ｘ方向に積層されている。セラミック層は，平坦に拡がる接点102, 103に直交するよう互いに積層されるものである。ビア電極104, 105は，積層体の積層方向に直交するように延在する。ビア電極104, 105は複数のセラミック層，特に３枚以上のセラミック層を貫通する構成とする。

図１Ｂは，図１Ａに示すセラミックデバイスのＡ‐Ａ´面に沿う断面図を示す。投影輪郭面106, 107は，ビア電極の長手方向における投影面上で，例えばＡ‐Ａ´面上で重なり合う領域を有する。図１Ｂに示すように，投影輪郭面106, 107は互いに完全に重なり合うのが好適である。ビア電極104, 105の長手方向に直交する方向における直径115は，互いに同一である。

投影面上におけるビア電極104, 105の投影面積は，同一とされている。ビア電極104, 105の投影面積は，例えば約3500 μm²〜6500 μm²とする。投影形状が円形であれば，上述した投影面積の相当直径は約65 μm〜90 μmである。

ビア電極104, 105が円筒形状であれば，ビア電極の投影輪郭面は円形である。この場合，円筒形状の底面及び頂面は，ビア電極104の面106及び接点102に近い側の面にそれぞれ対応する。ビア電極は，本実施形態では円筒形状とされているが，他の形状，例えば楕円形又は矩形の底面形状を有するものでもよい。

セラミックデバイスの電気的機能，特にバリスタ機能に最も関連する領域125は，ビア電極104, 105の面106, 107の間に配置されている。これにより，例えばセラミックデバイスの容量のバラツキを低減することができ，そのバラツキは実質的に面106, 107間における間隔の変動にのみ左右される。

ビア電極は，セラミック層を積層した後に積層体内に形成する。ビア電極は，積層体に例えば打ち抜き加工を施した後，ペーストなどの導電性材料を充填することにより形成する。

図２は，セラミックデバイス100の他の実施形態を示す。図１Ａ及び１Ｂの実施形態とは異なり，ビア電極104, 105は直径115, 116が互いに異なっている。長手方向において，ビア電極105の投影輪郭面は，ビア電極104の投影輪郭面よりも大きい。好適には，ビア電極は互いに同軸的に配置する。この場合，より小さい投影輪郭面は，より大きな投影輪郭面内に完全に収まっている。少なくとも，ビア電極の重なり合う部分は，重なり合わない部分よりも大きい割合を占めている。

ビア電極105は，長手方向に直交する方向においてビア電極104よりも拡がっているため，ビア電極の相対変位に起因してセラミックデバイスの電気的特性に及ぼされる影響が低減される。また，ビア電極104, 105が長手方向に直交する方向に相対変位した場合でも，ビア電極104の投影輪郭面が長手方向においてビア電極105の投影輪郭面内に収まっている。この場合のセラミックデバイスの容量特性は，主として，長手方向に直交する方向への拡がりがより小さいビア電極104に基づいている。

図３は，セラミックデバイス100の他の実施形態を示す。この場合，セラミックデバイスは，上述した実施形態とは異なり，ビア電極104, 105の間に更なるビア電極108が配置されている。このビア電極108は，ビア電極104, 105に対して同軸的に配置するのが好適である。好適には，長手方向における３つのビア電極104, 105, 108の投影輪郭面は，互いに完全に重なり合う。ビア電極104の投影輪郭面106と，対向するビア電極108の投影輪郭面109との間に，バリスタセラミックを配置する。また，ビア電極105の投影輪郭面107と，対向するビア電極108の投影輪郭面110との間には，バリスタセラミックを含有する更なる層を配置する。

ビア電極104, 108間とビア電極108, 105間に２つの活性領域を並列配置することにより，セラミックデバイスの容量が低減される。

図４Ａ及び図４Ｂは，セラミックデバイス100の他の実施形態を示している。この場合のセラミックデバイスは，先に示した実施形態とは異なり，それぞれ２個のビア電極が接点に接続されている。接点102には，ビア電極104及び更なるビア電極111を電気接続し，接点103には，ビア電極105及び更なるビア電極112を電気接続している。

ビア電極104, 111又は105, 112は，各接点を起点として，長手方向において同一方向に，かつ，好適には平行に基体101内部の活性領域まで延在している。

図４Ｂは，図４ＡにおけるＡ‐Ａ´面に沿う断面を示す。Ａ‐Ａ´面上におけるビア電極105, 112の投影輪郭面は破線で表されている。ビア電極105, 112の投影輪郭面は，ビア電極104, 111の投影輪郭面を包囲している。ビア電極104, 105又は111, 112の投影輪郭面は，それぞれ完全に重なり合っている。面積がより小さいビア電極104, 111の投影輪郭面は，ビア電極105, 112の投影輪郭面内に完全に収まっている。

図５Ａ及び図５Ｂは，セラミックデバイス100の他の実施形態を示す。この場合のセラミックデバイスの基体は，互いに異なる誘電率を示す材料を含有している。

接点102に対向し，かつ，接点102と共に共通の接触面（側面126）を構成する基体の領域117は，接点102から離れた側の領域117に接続する基体の領域118よりも低い誘電率を有する。接点103に対向し，かつ，接点103と共に共通の接触面（側面127）を構成する基体の領域119は，やはり領域118よりも低い誘電率を有し，好適には領域117と同一の誘電率を有する。領域117, 119における材料120は，領域118における材料121よりも低い誘電率を有する。領域117, 119は，例えば誘電率ε_{r =} 5である。領域117, 119の誘電率が低いほど，セラミックデバイスの接点を介した容量が低減される。領域117乃至119は複数のセラミック層で構成することができる。領域117, 118, 119のセラミック層は，ビア電極の長手方向に直交するよう互いに積層されている。

接点に隣接する領域117, 119と，活性領域125及びビア電極104,105の端面106,107が位置する領域118とに誘電率の異なる材料を適用することにより，セラミックデバイス100は低容量を示し，特に5 pF未満，好適には3 pF未満の容量を示す。ビア電極104,105が領域117,119において低誘電率の材料120で包囲されているため，領域117,119における電気的散乱効果を抑制することができる。高誘電率及び低誘電率を有する層間における化学反応を抑制し，好適には回避するため，領域118はより厚く構成されている。特に，ビア電極の一部が領域118に配置されている。

図５Ｂは，図５ＡにおけるＡ‐Ａ´面に沿う断面図である。Ａ‐Ａ´面上において，ビア電極105が比較的低い誘電率を有する材料120により包囲されていることを示すものである。

図６は，セラミックデバイス100の他の実施形態を示す。この場合，セラミックデバイスのビア電極は，長手方向に直交する方向に異なる拡がりを有する。接点102, 103に隣接する領域117, 119において，材料120に包囲されているビア電極105の領域123は，ビア電極105に接続する領域124よりも，長手方向に直交する方向で大きな拡がりを有する。特に，領域124が直径115を有する場合，領域123は直径115よりも大きな直径122を有する。

比較的大きく拡がるビア電極104, 105の領域123により，ビア電極104, 105を各接点102, 103に良好に電気接続することができる。セラミックデバイスのシールド及び低容量化のため，領域123は材料120の範囲に設けるものである。材料120よりも誘電率の高い材料121を設ける領域118では，ビア電極を領域123におけるよりも小さな断面積として形成する。

図７は，セラミックデバイス100の斜視図である。セラミックデバイスは，バリスタセラミックスとして例えば二酸化ジルコニウム，ZnO-BI及び／又はZnO-PRを含有する。他の実施形態において，セラミックデバイスはコンデンサセラミックス，特にC0G型，X7R型，Z5U型，Y5V型及び／又はHQM型のコンデンサセラミックスを含有してもよい。

図８は，セラミックデバイス100の他の実施形態を示す斜視図である。この場合，セラミックデバイスの基体101には４つの接点が配置されている。基体101の側面127に２つの接点103を配置し，対向する側面126にも２つの接点102を配置している。各接点では，１つのビア電極が基体の一部を貫いて対向する接点に向けて延在している。図８に示すセラミックデバイス100は，例えば面積が5.12 mm²以下，好適には2.5 mm²である。

図９は，８つの接点102, 103を備える実施形態に係るセラミックデバイス100を示す。各側面126, 127には，４つの接点102, 103が配置されている。各接点では，１つのビア電極が基体101内部に延在している。他の実施形態においては，接点毎により多数，例えば２つのビア電極が基体101内部に配置されている。図９に示すセラミックデバイス100は，例えば面積が8 mm²以下，好適には5.12 mm²である。

図８及び図９の実施形態は，複数の個別バリスタを含むバリスタアレイとして構成されたものである。

本発明は，上述した実施形態に基づく記載に限定されるものではなく，特に，特許請求の範囲に記載した特徴の任意の組み合わせを包含する。この点は，特許請求の範囲又は実施形態に明示されていない特徴又はその組み合わせについても同様である。

Claims (8)

1. ２つの接点（102, 103）を設けた基体（101）と，
   長手方向に向けて延在し，かつ，前記接点（102, 103）に接続された第１及び第２ビア電極（104, 105）と，
   を備え，
   該第１及び第２ビア電極（104, 105）は，それぞれ長手方向投影面内で所定の投影輪郭面（106, 107）を有し、
   前記ビア電極（104, 105）が，第１直径（122）を有する第１領域（123）と，該第１直径（122）とは異なる第２直径（115）を有する第２領域（124）とを備え、
   前記基体（101）は，誘電率が互いに異なる２つの領域（117, 118）を有し、
   前記接点（102, 103）に対向する前記基体（101）の領域（117, 119）は，前記接点（102, 103）に対向する前記領域（117, 119）間に位置する領域（118）よりも誘電率が低く、
   前記第１直径（122）は前記第２直径（115）よりも大きく，また前記ビア電極（104, 105）の前記第１領域（123）は，誘電率がより低い前記基体（101）の前記領域（117, 119）に包囲され、
   前記ビア電極が、材料（120）よりも誘電率の高い材料（121）を有する前記領域（118）では、前記領域（123）よりも、小さな断面積で形成される、セラミックデバイス。
2. 請求項１に記載のセラミックデバイスであって，前記第１及び第２ビア電極（104, 105）の投影輪郭面が，少なくとも部分的に重なり合うセラミックデバイス。
3. 請求項１又は２に記載のセラミックデバイスであって，前記投影輪郭面（106, 107）が，互いに同一面積を有するセラミックデバイス。
4. 請求項１又は２に記載のセラミックデバイスであって，前記第１ビア電極（104）の投影輪郭面（106）が，前記第２ビア電極（105）の投影輪郭面（107）よりも小さい面積を
   有するセラミックデバイス。
5. 請求項１〜４の何れか一項に記載のセラミックデバイスであって，前記第１及び第２ビア電極（104, 105）は，円筒形状を有するセラミックデバイス。
6. 請求項１〜５の何れか一項に記載のセラミックデバイスであって，前記接点（102, 103）から離れた側における前記第１及び第２ビア電極（104, 105）の端部間に，更なるビア電極（108）が配置されているセラミックデバイス。
7. 請求項１〜６の何れか一項に記載のセラミックデバイスであって，前記第１及び第２ビア電極（104, 105）間にバリスタセラミックス（125）が配置されているセラミックデバイス。
8. セラミックデバイスを製造するに当たり，
   複数のセラミック層（117, 118, 119）を積層して，セラミックデバイスの基体（101）を構成する積層体を形成するステップと，
   ２つのビア電極（104, 105）を，前記積層体の対向する２つの側面間で積層方向に直交させて形成するステップと，
   ２個の接点（102, 103）を前記積層体に取り付け，前記接点（102, 103）を前記ビア電極（104, 105）に電気接続するステップと，
   を含む方法であり、
   前記ビア電極（104, 105）が，第１直径（122）を有する第１領域（123）と，該第１直径（122）とは異なる第２直径（115）を有する第２領域（124）とを備え、
   前記基体（101）は，誘電率が互いに異なる２つの領域（117, 118）を有し、
   前記接点（102, 103）に対向する前記基体（101）の領域（117, 119）は，前記接点（102, 103）に対向する前記領域（117, 119）間に位置する領域（118）よりも誘電率が低く、
   前記第１直径（122）は前記第２直径（115）よりも大きく，また前記ビア電極（104, 105）の前記第１領域（123）は，誘電率がより低い前記基体（101）の前記領域（117, 119）に包囲され、
   前記ビア電極が、材料（120）よりも誘電率の高い材料（121）を有する前記領域（118）では、前記領域（123）よりも、小さな断面積で形成される、セラミックデバイスを製造する方法。
   
   

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