JP2006245367A

JP2006245367A - バリスタおよびその製造方法

Info

Publication number: JP2006245367A
Application number: JP2005060126A
Authority: JP
Inventors: Hideaki Tokunaga; 英晃徳永; Tatsuya Inoue; 竜也井上
Original assignee: Matsushita Electric Industrial Co Ltd
Current assignee: Panasonic Holdings Corp
Priority date: 2005-03-04
Filing date: 2005-03-04
Publication date: 2006-09-14

Abstract

【課題】静電容量を低減させることができるバリスタおよびその製造方法を提供することを目的とする。
【解決手段】内部電極２，３を有するとともにバリスタ材料により構成される第１の層１と、この第１の層１の両側に配設されるとともに前記内部電極２，３に電気的に接続され、かつ前記バリスタ材料より低い誘電率を有する材料により構成される第２の層４および第３の層５とを備え、前記第２の層４と第３の層５に外部電極６，７を接続したものである。
【選択図】図１

Description

本発明は電子機器を静電気から保護するバリスタおよびその製造方法に関するものである。

近年、携帯電話等の電子機器の小型化、高性能化が急速に進み、それに伴い電子機器に用いられる電子部品の小型化も急速に進んでいる。しかしながら、その反面、この小型化に伴って電子機器や電子部品の耐圧は低下するもので、これにより、人体と電子機器の端子が接触した時に発生する静電気パルスによって機器内部の電気回路が破壊するのが増えてきている。

従来においては、このような静電気パルスへの対策として、バリスタ層と内部電極層とを交互に積層した積層バリスタが用いられていた。

なお、この出願の発明に関する先行技術文献情報としては、例えば、特許文献１が知られている。
特開平８−１６２３０３号公報

データの送受信の高容量化、高速化に伴い、信号は高周波数化が加速され、ＧＨｚレベルになってきているため、静電気対策部品は信号の挿入損失を低下させないように、できる限り低静電容量であることが望ましい。しかしながら、バリスタ層と内部電極層とを交互に積層した積層バリスタは、静電容量が最小でも２ｐＦであるため、ＧＨｚレベルの高周波帯では信号の伝送特性に悪影響を及ぼすという問題点を有していた。

本発明は上記従来の問題点を解決するもので、静電容量を低減させることができるバリスタおよびその製造方法を提供することを目的とするものである。

上記目的を達成するために、本発明は以下の構成を有するものである。

本発明の請求項１に記載の発明は、内部電極を有するとともにバリスタ材料により構成される第１の層と、この第１の層の両側に配設されるとともに前記内部電極に電気的に接続され、かつ前記バリスタ材料より低い誘電率を有する材料により構成される第２の層および第３の層とを備え、前記第２の層と第３の層に外部電極を接続したもので、この構成によれば、第１の層を構成するバリスタ材料より低い誘電率を有する材料により構成される第２の層と第３の層に外部電極を接続しているため、第２の層に接続される外部電極と第３の層に接続される外部電極との間およびこれらの外部電極と第１の層に設けられた内部電極との間に生じる浮遊容量を低減させることができ、これにより、従来のバリスタより静電気吸収効果は維持したまま静電容量を低減させることができるため、高速信号ラインにも適用可能な低容量のバリスタが得られるという作用効果を有するものである。

本発明の請求項２に記載の発明は、特に、外部電極が接続される第２の層と第３の層を構成する材料の誘電率を１００以下としたもので、この構成によれば、外部電極が接続される第２の層と第３の層を誘電率が１００以下の低い誘電率を有する材料で構成しているため、第２の層に接続される外部電極と第３の層に接続される外部電極間およびこれらの外部電極と第１の層に設けられた内部電極との間に生じる浮遊容量を低減させることができ、これにより、従来のバリスタより静電気吸収効果は維持したまま静電容量を低減させることができるため、高速信号ラインにも適用可能な低容量のバリスタが得られるという作用効果を有するものである。

本発明の請求項３に記載の発明は、バリスタ材料からなるセラミックシートに内部電極を設けるとともにビアホールを設け、かつこのビアホールに金属ペーストを充填して前記内部電極と電気的に接続されるビア導体を設けてなる第１の層を構成する工程と、前記バリスタ材料より低い誘電率を有する材料からなるセラミックシートにビアホールを設け、かつこのビアホールに金属ペーストを充填してビア導体を設けてなる第２の層および第３の層を構成する工程と、前記第１の層、第２の層および第３の層を少なくとも第２の層、第１の層、第３の層の順に素子の長手方向に積層して焼成することによりバリスタ本体を構成する工程と、前記バリスタ本体における両側の第２の層および第３の層に外部電極を設けてこの外部電極と前記両側の第２の層および第３の層におけるビア導体とを電気的に接続する工程とを備えたもので、この製造方法によれば、第１の層、第２の層および第３の層を少なくとも第２の層、第１の層、第３の層の順に素子の長手方向に積層して焼成することによりバリスタ本体を構成するようにしているため、バリスタ本体における両側の第２の層および第３の層に設けられる外部電極とバリスタ材料からなる第１の層とが接続されるということはなく、これにより、バリスタ材料とこのバリスタ材料より低い誘電率を有する材料の異種材料による積層を容易に行うことができ、また、前記バリスタ本体における両側の第２の層および第３の層に外部電極を設けてこの外部電極と前記両側の第２の層および第３の層におけるビア導体とを電気的に接続する工程とを備えているため、素子の内部電極と外部電極の接続も前記ビア導体で行うことができ、これにより、素子の長手方向での積層において内部電極と外部電極の電気的接続が可能となるため、高速信号ラインにも適用可能な低容量のバリスタが得られるという作用効果を有するものである。

以上のように本発明のバリスタは、内部電極を有するとともにバリスタ材料により構成される第１の層と、この第１の層の両側に配設されるとともに前記内部電極に電気的に接続され、かつ前記バリスタ材料より低い誘電率を有する材料により構成される第２の層および第３の層とを備え、前記第２の層と第３の層に外部電極を接続しているため、第２の層に接続される外部電極と第３の層に接続される外部電極間およびこれらの外部電極と第１の層に設けられた内部電極との間に生じる浮遊容量を低減させることができ、これにより、従来のバリスタより静電気吸収効果は維持したまま静電容量を低減させることができるため、高速信号ラインにも適用可能な低容量のバリスタが得られるという優れた効果を奏するものである。

（実施の形態１）
以下、実施の形態１を用いて、本発明の特に請求項１，２，３に記載の発明について説明する。

図１は本発明の実施の形態１におけるバリスタの断面図、図２は同バリスタの外部電極設置前の状態を示す分解斜視図、図３は同バリスタの外部電極設置後の状態を示す斜視図である。

図１〜図３において、１は内部電極２，３を有するとともにバリスタ材料により構成される第１の層で、この第１の層１の上下方向の両側には前記バリスタ材料より低い誘電率を有する材料により構成される第２の層４と第３の層５が配設されている。６，７は前記第２の層４と第３の層５に接続される外部電極である。

図４は同バリスタの製造方法を説明するための模式分解斜視図を示したもので、図１〜図３で説明した第１の層１は、図４に示すように、バリスタ材料により構成される第１のセラミックシート１ａと、この第１のセラミックシート１ａの上下に配設され、かつ内部電極２，３を有するとともに、バリスタ材料により構成される第２、第３のセラミックシート１ｂ，１ｃと、前記第２のセラミックシート１ｂの上に配設され、かつバリスタ材料により構成される第４のセラミックシート１ｄと、前記第３のセラミックシート１ｃの下に配設され、かつバリスタ材料により構成される第５のセラミックシート１ｅと、この第５のセラミックシート１ｅの下に配設され、かつバリスタ材料により構成される第６のセラミックシート１ｆとを備えている。そして前記第２、第３、第４、第５、第６のセラミックシート１ｂ，１ｃ，１ｄ，１ｅ，１ｆは、略中央部にそれぞれビアホール８ｂ，８ｃ，８ｄ，８ｅ，８ｆを設けるとともに、これらのビアホール８ｂ，８ｃ，８ｄ，８ｅ，８ｆにそれぞれ金属ペーストを充填して前記内部電極２，３と電気的に接続されるビア導体９ｂ，９ｃ，９ｄ，９ｅ，９ｆを設けている。

また、図１〜図３で説明した第２の層４は、図４に示すように、前記第４のセラミックシート１ｄの上に配設され、かつ前記バリスタ材料より低い誘電率を有する材料により構成される第７のセラミックシート４ａと、この第７のセラミックシート４ａの上に配設され、かつ前記バリスタ材料より低い誘電率を有する材料により構成される第８のセラミックシート４ｂとを備え、そしてこれらの第７、第８のセラミックシート４ａ，４ｂも、略中央部にそれぞれビアホール８ｇ，８ｈを設けるとともに、これらのビアホール８ｇ，８ｈにそれぞれ金属ペーストを充填して前記内部電極２と電気的に接続されるビア導体９ｇ，９ｈを設けている。

そしてまた、図１〜図３で説明した第３の層５は、図４に示すように、前記第６のセラミックシート１ｆの下に配設され、かつ前記バリスタ材料より低い誘電率を有する材料により構成される第９のセラミックシート５ａと、この第９のセラミックシート５ａの下に配設され、かつ前記バリスタ材料より低い誘電率を有する材料により構成される第１０のセラミックシート５ｂとを備え、そしてこれらの第９、第１０のセラミックシート５ａ，５ｂも、略中央部にそれぞれビアホール８ｉ，８ｊを設けるとともに、これらのビアホール８ｉ，８ｊにそれぞれ金属ペーストを充填して前記内部電極３と電気的に接続されるビア導体９ｉ，９ｊを設けている。

次に、本発明の実施の形態１におけるバリスタの製造方法について説明する。

まず、第１の層１として使う第１〜第６のセラミックシート１ａ，１ｂ，１ｃ，１ｄ，１ｅ，１ｆは以下のようにして作製した。すなわち、これらのセラミックシート１ａ，１ｂ，１ｃ，１ｄ，１ｅ，１ｆは、ＺｎＯを主成分とし、かつ添加物として少なくともＢｉ₂Ｏ₃を０．０１〜５ｍｏｌ％、Ｃｏ₃Ｏ₄を０．０１〜５ｍｏｌ％加えたセラミック粉末にブチラール樹脂等のバインダ、フタル酸ジブチル等の可塑剤、酢酸ブチル等の溶剤を適量加え、そしてこれをボールミルで混合、分散させてスラリーを作製し、そしてこのスラリーをドクターブレード法等によりシート状に成形し、１５〜５０μｍの厚みのセラミック生シートを作製した。

次に、第２、第３の層４，５として使う第７〜第１０のセラミックシート４ａ，４ｂ，５ａ，５ｂは以下のようにして作製した。すなわち、これらのセラミックシート４ａ，４ｂ，５ａ，５ｂは、Ａｌ₂Ｏ₃、ガラスフリットを主成分とする混合粉末にブチラール樹脂等のバインダ、フタル酸ジブチル等の可塑剤、酢酸ブチル等の溶剤を適量加え、そしてこれをボールミルで混合、分散させてスラリーを作製し、そしてこのスラリーをドクターブレード法等によりシート状に成形し、１５〜５０μｍの厚みのセラミック生シートを作製した。

次に、図４における第１、第２、第３の層１，４，５を構成するセラミックシートはそれぞれ次のようにして準備した。第１の層１の一部を構成する第１のセラミックシート１ａは上記したセラミック生シートをそのまま用いた。そして上記第１のセラミックシート１ａ以外の第２〜第１０のセラミックシート１ｂ，１ｃ，１ｄ，１ｅ，１ｆ，４ａ，４ｂ，５ａ，５ｂには、略中央部にそれぞれ５０〜３００μｍの穴径でビアホール８ｂ，８ｃ，８ｄ，８ｅ，８ｆ，８ｇ，８ｈ，８ｉ，８ｊを設け、そしてこのビアホール８ｂ，８ｃ，８ｄ，８ｅ，８ｆ，８ｇ，８ｈ，８ｉ，８ｊにＡｇ、Ａｇ−Ｐｄ、Ｐｔ等の金属粉末と有機ビヒクル、有機溶剤とからなる金属ペーストを充填してビア導体９ｂ，９ｃ，９ｄ，９ｅ，９ｆ，９ｇ，９ｈ，９ｉ，９ｊを設けている。そしてまた、前記第１の層１の一部を構成する第２のセラミックシート１ｂの下面および第３のセラミックシート１ｃの上面には、前記ビア導体９ｂ，９ｃと同様の金属ペーストを用いて、内部電極２，３となる円形パターンを印刷により形成した。なお、この内部電極２，３は第１のセラミックシート１ａに直接接する第２、第３のセラミックシート１ｂ，１ｃに設けたビア導体９ｂ，９ｃの表面を内部電極２，３と見立ててもよく、その場合、内部電極２，３の円形パターン印刷は不要となるものである。

次に、上記したそれぞれのセラミックシートを用いて大判の積層体ブロックを得る場合は、図４に示すように、まず、下の第３の層５を構成する第１０のセラミックシート５ｂと第９のセラミックシート５ａを積層した後、第１の層１の一部を構成する第６、第５、第３のセラミックシート１ｆ，１ｅ，１ｃを第３のセラミックシート１ｃの内部電極３が上面になるように積層し、その後、この第３のセラミックシート１ｃの上にバリスタ材料により構成される第１のセラミックシート１ａを積層し、さらにその後、第１のセラミックシート１ａの上に内部電極２を有するセラミックシート１ｂと第４のセラミックシート１ｄを第２のセラミックシート１ｂの内部電極２が下面になるように積層し、その後、第４のセラミックシート１ｄの上に第２の層４を構成する第７のセラミックシート４ａと第８のセラミックシート４ｂを積層し、そしてこれらを５００ｋｇ／ｃｍ²で加圧して大判の積層体ブロックを得た。

なお、図４は本発明の実施の形態１におけるバリスタの製造方法を説明するための模式分解斜視図を示したものであるが、これは大判のセラミックシートを所望の寸法に切断分離して個片化した後の状態を示したものであり、そしてこの個片化する前の状態は、印刷形成した内部電極２，３となる円形パターンおよびビア導体９ｂ，９ｃ，９ｄ，９ｅ，９ｆ，９ｇ，９ｈ，９ｉ，９ｊが、所望の寸法に切断分離した際に図４に示した形状となるように、図４に示した形状を多数個縦横に配列したパターン形状の大判のセラミックシートを複数用い、そしてこれらを積層し、その後、この積層した複数の大判のセラミックシートを５００ｋｇ／ｃｍ²で加圧して大判の積層体ブロックを得ているものである。

次に、上記大判の積層体ブロックを所望の寸法に切断分離して、個片化された積層体を得た。そしてこの個片化された積層体を、２００〜７００℃で熱処理しバインダを除去した後、９００〜１２００℃で０．５〜５時間焼成し、図２に示すようなバリスタ本体１０を得た。

そして最後に、このバリスタ本体１０の両端面にＡｇ、Ａｇ−Ｐｄ、Ｐｔ等の金属粉末と有機ビヒクル、適量のガラスフリットからなるペーストを塗布し、かつ乾燥させ、さらに５００〜９００℃で焼き付けを行うことにより外部電極６，７を形成し、図３に示すような本発明の実施の形態１におけるバリスタの完成品（完成品寸法Ｌ：１．０ｍｍ、Ｗ：０．５ｍｍ、Ｔ：０．５ｍｍ）を作製した。

（表１）は本発明の実施の形態１におけるバリスタと従来例におけるバリスタとの特性比較を示したものである。

（表１）におけるバリスタ電圧はバリスタに１ｍＡの電流が流れたときにバリスタにかかる電圧（Ｖ１ｍＡ）を示し、また、制限電圧比（Ｖ１Ａ／Ｖ１ｍＡ）は同様にバリスタに１Ａの電流が流れたときにバリスタにかかる電圧（Ｖ１Ａ）と前記バリスタ電圧との比で表されるもので、この制限電圧比の値が小さければ小さいほど電流−電圧非直線性は大きくなり、バリスタとしての性能（静電気吸収効果）が優れているといえる。（表１）の試料は、図１に示すバリスタ材料からなる第１の層１の一部を構成する第６、第５、第３のセラミックシート１ｆ，１ｅ，１ｃの厚み（距離Ａ）を変えて作製した。一方、従来例におけるバリスタは第１の層１、第２の層４、第３の層５をすべてバリスタ材料で構成し、そしてこの部分以外の構造は本発明の実施の形態１と同じ構造にしているものである。また今回使用したバリスタ材料の誘電率は４００であり、一方、バリスタ材料より低い誘電率を有する材料の誘電率は２０である。

（表１）から明らかなように、本発明の実施の形態１におけるバリスタは、従来例のバリスタに比べて、バリスタ電圧がほとんど変化していないにも関わらず静電容量は低下しており、また、図１に示す距離Ａは小さくした方が静電容量は小さくなっていることがわかる。これは、浮遊容量が、図５に示したように低誘電率材料と高誘電率材料の直列構造で発現するため、低誘電率材料の寄与率が大きい（すなわち距離Ａが小さい）程、静電容量は小さくなる。また距離Ａを０にした時には、静電容量は最小値となるが、バリスタ電圧がやや上昇して制限電圧比は悪化するものである。これは低誘電率材料に含まれるバリスタ特性を悪化させる成分がバリスタ材料からなる高誘電率材料に拡散するためと考えられる。したがって、低誘電率材料はバリスタ特性を悪化させる元素を含まない方が望ましい。また、バリスタ特性の悪化（悪化元素の拡散）を防ぐためにも距離Ａは設けた方がよく、この場合、距離Ａは２５μｍ程度以上確保するのが望ましい。

（表２）は低誘電率材料により構成された第２の層４を構成する第７のセラミックシート４ａと第８のセラミックシート４ｂおよび第３の層５を構成する第９のセラミックシート５ａと第１０のセラミックシート５ｂの誘電率を変えて試作した特性結果を示す。なお、図１に示す距離Ａは５０μｍに固定し、かつバリスタ材料からなる高誘電率材料の誘電率は４００にして試作した。

（表２）から明らかなように、低誘電率材料により構成された第２の層４を構成する第７のセラミックシート４ａと第８のセラミックシート４ｂおよび第３の層５を構成する第９のセラミックシート５ａと第１０のセラミックシート５ｂの誘電率を変えた場合、誘電率が小さくなるにつれて、静電容量は小さくなっていることがわかる。これも上記したように低誘電率材料を高誘電率材料と直列構造に配しているためで、低誘電率材料の誘電率は下がれば下がるほど静電容量は低下するものである。なお、この静電気容量が低下してもバリスタ電圧・制限電圧比はほとんど変化してないため、静電吸収効果は従来例のバリスタと変わらないことがわかる。そして、この（表２）からも明らかなように、低誘電率材料の誘電率が２００程度では従来例のバリスタに比べて静電容量を低下させる効果が見られないため、低誘電率材料の誘電率は１００以下であることが望ましい。また、静電気は最大値で数十アンペア程度は流れているため、単位面積当たりの電流量を小さくするためにはビアホールの穴径は大きい方が望ましい。

本発明にかかるバリスタは、第１の層を構成するバリスタ材料より低い誘電率を有する材料により構成される第２の層と第３の層に外部電極を接続しているため、第２の層に接続される外部電極と第３の層に接続される外部電極との間およびこれらの外部電極と第１の層に設けられた内部電極との間に生じる浮遊容量を低減させることができ、これにより、従来のバリスタより静電気吸収効果は維持したまま静電容量を低減させることができるという効果を有し、携帯電話やパソコン等の高速信号ラインの静電気対策に適用できるものである。

本発明の実施の形態１におけるバリスタの断面図同バリスタの外部電極設置前の状態を示す分解斜視図同バリスタの外部電極設置後の状態を示す斜視図同バリスタの製造方法を説明するための模式分解斜視図同バリスタの断面図

符号の説明

１第１の層
１ａ〜１ｆ第１〜第６のセラミックシート
２，３内部電極
４第２の層
４ａ第７のセラミックシート
４ｂ第８のセラミックシート
５第３の層
５ａ第９のセラミックシート
５ｂ第１０のセラミックシート
６，７外部電極
８ｂ〜８ｊビアホール
９ｂ〜９ｊビア導体
１０バリスタ本体

Claims

内部電極を有するとともにバリスタ材料により構成される第１の層と、この第１の層の両側に配設されるとともに前記内部電極に電気的に接続され、かつ前記バリスタ材料より低い誘電率を有する材料により構成される第２の層および第３の層とを備え、前記第２の層と第３の層に外部電極を接続したバリスタ。
外部電極が接続される第２の層と第３の層を構成する材料の誘電率を１００以下とした請求項１記載のバリスタ。
バリスタ材料からなるセラミックシートに内部電極を設けるとともにビアホールを設け、かつこのビアホールに金属ペーストを充填して前記内部電極と電気的に接続されるビア導体を設けてなる第１の層を構成する工程と、前記バリスタ材料より低い誘電率を有する材料からなるセラミックシートにビアホールを設け、かつこのビアホールに金属ペーストを充填してビア導体を設けてなる第２の層および第３の層を構成する工程と、前記第１の層、第２の層および第３の層を少なくとも第２の層、第１の層、第３の層の順に素子の長手方向に積層して焼成することによりバリスタ本体を構成する工程と、前記バリスタ本体における両側の第２の層および第３の層に外部電極を設けてこの外部電極と前記両側の第２の層および第３の層におけるビア導体とを電気的に接続する工程とを備えたバリスタの製造方法。