KR20120043501A - 적층 세라믹 전자부품 및 이의 제조방법 - Google Patents

적층 세라믹 전자부품 및 이의 제조방법 Download PDF

Info

Publication number
KR20120043501A
KR20120043501A KR1020100104836A KR20100104836A KR20120043501A KR 20120043501 A KR20120043501 A KR 20120043501A KR 1020100104836 A KR1020100104836 A KR 1020100104836A KR 20100104836 A KR20100104836 A KR 20100104836A KR 20120043501 A KR20120043501 A KR 20120043501A
Authority
KR
South Korea
Prior art keywords
internal electrode
ceramic electronic
electronic component
thickness
electrode layer
Prior art date
Application number
KR1020100104836A
Other languages
English (en)
Inventor
장동익
허강헌
김두영
정지훈
Original Assignee
삼성전기주식회사
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by 삼성전기주식회사 filed Critical 삼성전기주식회사
Priority to KR1020100104836A priority Critical patent/KR20120043501A/ko
Priority to JP2011096884A priority patent/JP2012094809A/ja
Priority to US13/149,246 priority patent/US20120099241A1/en
Publication of KR20120043501A publication Critical patent/KR20120043501A/ko

Links

Images

Classifications

    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01G—CAPACITORS; CAPACITORS, RECTIFIERS, DETECTORS, SWITCHING DEVICES, LIGHT-SENSITIVE OR TEMPERATURE-SENSITIVE DEVICES OF THE ELECTROLYTIC TYPE
    • H01G4/00—Fixed capacitors; Processes of their manufacture
    • H01G4/002—Details
    • H01G4/005—Electrodes
    • H01G4/012—Form of non-self-supporting electrodes
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01G—CAPACITORS; CAPACITORS, RECTIFIERS, DETECTORS, SWITCHING DEVICES, LIGHT-SENSITIVE OR TEMPERATURE-SENSITIVE DEVICES OF THE ELECTROLYTIC TYPE
    • H01G4/00—Fixed capacitors; Processes of their manufacture
    • H01G4/30—Stacked capacitors
    • Y—GENERAL TAGGING OF NEW TECHNOLOGICAL DEVELOPMENTS; GENERAL TAGGING OF CROSS-SECTIONAL TECHNOLOGIES SPANNING OVER SEVERAL SECTIONS OF THE IPC; TECHNICAL SUBJECTS COVERED BY FORMER USPC CROSS-REFERENCE ART COLLECTIONS [XRACs] AND DIGESTS
    • Y10—TECHNICAL SUBJECTS COVERED BY FORMER USPC
    • Y10T—TECHNICAL SUBJECTS COVERED BY FORMER US CLASSIFICATION
    • Y10T29/00—Metal working
    • Y10T29/43—Electric condenser making

Landscapes

  • Engineering & Computer Science (AREA)
  • Power Engineering (AREA)
  • Manufacturing & Machinery (AREA)
  • Microelectronics & Electronic Packaging (AREA)
  • Fixed Capacitors And Capacitor Manufacturing Machines (AREA)
  • Ceramic Capacitors (AREA)
  • Conductive Materials (AREA)

Abstract

본 발명은 적층 세라믹 전자부품 및 이의 제조방법에 관한 것으로, 본 발명은 평균 두께가 1 μm 이하인 복수 개의 유전체 층이 적층된 세라믹 본체; 및 상기 유전체 층에 형성되며, 하기식으로 표현되는 연결성이 90% 이상인 내부 전극층;을 포함하며, 상기 유전체 층에 대한 상기 내부 전극층의 두께의 비가 0.8 내지 1.3인 적층 세라믹 전자부품을 제공한다.
[식]

본 발명에 따르면 정전용량의 대용량화를 구현하면서 유전체 층의 두께를 균일화시켜 내전압 특성을 향상시킬 뿐만 아니라 열충격 크랙을 억제하여 신뢰성이 우수한 대용량 적층 세라믹 전자부품의 구현이 가능하다.

Description

적층 세라믹 전자부품 및 이의 제조방법{A laminated ceramic electronic parts and a manufacturing method thereof}
본 발명은 적층 세라믹 전자부품 및 이의 제조방법에 관한 것으로, 보다 상세하게는 열충격 크랙 억제 및 신뢰성이 우수한 적층 세라믹 전자부품 및 이의 제조방법에 관한 것이다.
일반적으로 적층형 세라믹 커패시터(Multi-Layered Ceramic Capacitor: MLCC)는 이동통신 단말기, 노트북, 컴퓨터, 개인 휴대용 단말기(PDA) 등의 여러 전자제품의 인쇄회로기판에 장착되어 전기를 충전 또는 방전시키는 중요한 역할을 하는 칩 형태의 콘덴서이며, 그 사용 용도 및 용량에 따라 다양한 크기 및 적층 형태를 취하고 있다.
최근, 전자 제품들의 소형화 추세에 따라, 적층 세라믹 전자 부품 역시 소형화되고, 대용량화될 것이 요구되고 있다. 이에 따라 유전체와 내부전극의 박막화, 다층화가 다양한 방법으로 시도되고 있으며, 근래에는 유전체층의 두께가 얇아지면서 적층수가 증가되는 적층 세라믹 전자 부품들이 제조되고 있다.
이러한 대용량화를 구현하기 위해서 유전체 층 두께와 내부 전극 층 두께를 얇게 하여 그만큼 적층수를 증가시키는 것이 일반적인 개발 방향이지만 유전체층 두께와 내부 전극 층 두께가 얇아질수록 내부 전극 층의 두께가 불균일해지고 전극 층이 연속적으로 두께가 유지되면서 연결되지 못하고 부분적으로 끊겨서 연결성이 저하된다.
내부 전극이 연속적으로 연결되지 못하고 부분적으로 끊겨 전극이 없어지면 그 부분만큼 내부전극의 면적이 줄어들어 정전용량은 감소되고, 이와 함께 전극 끊김 정도에 따른 면적 산포가 증가하여 정전용량의 산포 또한 커져 수율이 저하된다. 　
또한 전극이 끊어지면서 유전체 층의 평균 두께는 같지만 부분적으로 두꺼워지거나 얇아지는 부분이 발생 되어 유전체 층이 얇아진 부분에서 절연특성이 저하되어 신뢰성이 저하되는 문제점이 있었다.
본 발명은 내부 전극층의 연결성을 높이고, 내부 전극 두께와 유전체 두께의 비율 및 유전체 층의 두께를 제어함으로써 열충격 크랙 억제 및 신뢰성이 우수한 적층 세라믹 전자부품 및 이의 제조방법을 제공한다.
본 발명의 일 실시형태는 평균 두께가 1 μm 이하인 복수 개의 유전체 층이 적층된 세라믹 본체; 및 상기 유전체 층에 형성되며, 하기식으로 표현되는 연결성이 90% 이상인 내부 전극층;을 포함하며, 상기 유전체 층에 대한 상기 내부 전극층의 두께의 비가 0.8 내지 1.3인 적층 세라믹 전자부품을 제공한다.
[식]
Figure pat00001

상기 내부 전극층의 연결성은 내부전극을 형성하는 도전성 페이스트에서 니켈 금속 파우더의 입자 크기를 변화시켜 구현하는 것을 특징으로 한다.
또한, 상기 니켈 금속 파우더의 입자 평균 크기는 0.05 내지 0.3 μm 일 수 있다.
한편, 상기 유기물의 양은 도전성 페이스트 100 중량부에 대해 5 내지 20 중량부 일 수 있다.
상기 세라믹의 양은 도전성 페이스트 100 중량부에 대해 3 내지 30 중량부 일 수 있다.
본 발명의 다른 실시형태는 평균 두께가 1 μm 이하인 복수 개의 유전체 층을 마련하는 단계; 상기 유전체 층에 하기식으로 표현되는 연결성이 90% 이상인 내부 전극층을 도포하는 단계; 및 상기 내부 전극층이 도포된 복수 개의 유전체 층을 적층하면서 내부 전극 두께와 유전체 두께의 비율이 0.8 내지 1.3이 되도록 조절하는 단계;를 포함하는 적층 세라믹 전자부품 제조방법을 제공한다.
[식]
Figure pat00002
본 발명은 정전용량의 대용량화를 구현하면서 유전체 층의 두께를 균일화시켜 내전압 특성을 향상시킬 뿐만 아니라 열충격 크랙을 억제하여 신뢰성이 우수한 대용량 적층 세라믹 전자부품의 구현이 가능하다.
도 1은 적층 세라믹 전자부품을 개략적으로 나타내는 단면도 및 확대도이다.
도 2는 본 발명의 일 실시형태에 따른 내부 전극층과 유전체 층의 두께를 나타내는 적층 세라믹 전자부품의 단면도 및 확대도이다.
도 3은 본 발명의 다른 실시형태에 따른 적층 세라믹 전자부품의 제조 공정도이다.
본 발명의 실시형태는 여러 가지 다른 형태로 변형될 수 있으며, 본 발명의 범위가 이하 설명하는 실시형태로 한정되는 것은 아니다. 또한, 본 발명의 실시형태는 당업계에서 평균적인 지식을 가진 자에게 본 발명을 더욱 완전하게 설명하기 위해서 제공되는 것이다. 따라서, 도면에서의 요소들의 형상 및 크기 등은 보다 명확한 설명을 위해 과장될 수 있으며, 도면상의 동일한 부호로 표시되는 요소는 동일한 요소이다.
이하, 첨부된 도면을 참조하여 본 발명의 바람직한 실시형태를 설명한다.
도 1은 적층 세라믹 전자부품을 개략적으로 나타내는 단면도 및 확대도이다.
내부 전극 층의 연결성(B/A)은 내부 전극 단면의 전체 길이(A) 대비 실제 내부 전극이 도포된 단면의 총 길이(B)의 비율로 정의될 수 있다. 즉, 이는 내부 전극의 도포 비율을 의미하는 것으로서, 내부 전극의 전체 면적 대비 실제 내부 전극의 도포 면적의 비율로 정의할 수 있다.
일반적으로 내부전극 층(2)의 연결성(B/A)은 65~75% 수준이며 내부전극 층(2)이 끊어지는 부분(3)은 기공 혹은 세라믹인 반면, 본 발명의 일 실시형태에 따른 적층 세라믹 전자부품의 내부전극 층(2)의 연결성(B/A)은 90% 이상이다.
본 발명의 일 실시형태와 달리 적층 세라믹 전자부품의 내부전극 층(2)의 연결성(B/A)이 90% 미만의 경우에는 유전체 층의 두께가 균일하지 못하여 내전압 특성에 문제가 있을 수 있다.
내부전극 층(2)의 연결성(B/A)을90% 이상 구현하기 위한 방법으로 내부전극을 형성하는 도전성 페이스트에서 니켈(Ni) 메탈 파우더의 입자 크기를 변화시키거나 첨가하는 유기물과 세라믹의 양을 조절하는 것으로 내부전극 연결성 구현이 가능하다.
또한, 도전성 페이스트를 이용하여 내부전극 막을 성형하는 인쇄공정에서 막의 두께를 조절함으로써 또한 내부전극 연결성 구현이 가능하다.
그리고, 소성 공정에서 승온 속도와 소성 분기기를 조절하여 전극 연결성을 제어하는 것이 가능하다.
구체적으로, 내부전극 층(2)의 연결성(B/A)을 90% 이상 구현하기 위해, 내부전극 층(2)을 형성하는 도전성 페이스트에서 니켈 분말의 입자 평균 크기는 0.05 내지 0.3 μm 로 제어하며, 첨가되는 유기물의 양을 도전성 페이스트 100 중량부에 대해 5 내지 20 중량부, 첨가되는 세라믹의 양을 도전성 페이스트 100 중량부에 대해 3 내지 30 중량부로 조절하여 내부 전극 층의 연결성을 90% 이상으로 구현하게 된다.
본 발명의 일 실시형태에서는 내부전극 층(2)의 연결성(B/A)을 90% 이상 구현하면서도, 실제 내부전극을 형성하는 도전성 페이스트의 분산성 확보를 위해 니켈 분말의 입자 평균 크기는 0.05 내지 0.3 μm로 제어하게 된다.
도 2는 본 발명의 일 실시형태에 따른 내부 전극 층과 유전체 층의 두께를 나타내는 적층 세라믹 전자부품의 단면도 및 확대도이다.
본 발명의 일 실시형태에 따르면, 유전체 층(1)의 평균 두께(D)가 1 μm 이하이며, 내부 전극 층(2)의 두께(E)와 유전체 층(1)의 두께(D)의 비율(E/D)이 0.8 내지 1.3이 되도록 제조한다.
적층 세라믹 전자부품의 소형화 및 대용량화를 위해서 유전체 층(1)의 두께는 가능한 얇게 제조하나, 유전체 층(1)의 평균 두께(D)가 1 μm를 초과하는 경우에는 유전체 층(1) 자체의 유전율이 크더라도, 정전 용량이 저하되기 때문에, 소형으로 대용량의 적층 세라믹 전자부품을 제조할 수 없다.
따라서, 본 발명의 일 실시형태에서는 유전체 층(1)의 평균 두께(D)가 1 μm 이하로 조절하여 제조하게 된다.
또한, 적층 세라믹 전자부품의 소형화 및 대용량화를 위해서는 내부 전극 층(2)의 두께(E) 역시 박막화를 도모하게 되나, 내부 전극 층의 두께가 너무 얇아질 경우 내부전극의 도포 비율이 극단적으로 낮아질 수 있고, 원하는 대향 면적을 얻을 수 없다는 문제가 있다.
따라서, 본 발명의 일 실시형태에서는 정전용량의 대용량화를 구현하면서 유전체 층의 두께를 균일화시켜 내전압 특성을 향상시킬 뿐만 아니라 열충격 크랙을 억제하여 신뢰성이 우수한 대용량 적층 세라믹 전자부품을 얻기 위하여 내부 전극 층(2)의 두께(E)와 유전체 층(1)의 두께(D)의 비율(E/D)이 0.8 내지 1.3이 되도록 제조한다.
한편, 본 발명의 다른 실시형태는 평균 두께가 1 μm 이하인 복수 개의 유전체 층을 마련하는 단계; 상기 유전체 층에 연결성이 90% 이상이 되도록 내부 전극층을 도포하는 단계; 및 상기 내부 전극층이 도포된 복수 개의 유전체 층을 적층하면서 내부 전극 두께와 유전체 두께의 비율이 0.8 내지 1.3이 되도록 조절하는 단계;를 포함하는 적층 세라믹 전자부품 제조방법을 제공한다.
도 3은 본 발명의 다른 실시형태에 따른 적층 세라믹 전자부품의 제조 공정도이다.
먼저, 복수 개의 그린시트를 마련하는 단계(a)가 이루어진다. 여기서, 그린시트는 세라믹 그린시트로서 티탄산바륨(BaTiO3) 등의 파우더를 세라믹 첨가제, 유기용제, 가소제, 결합제, 분산제와 배합하여 바스킷 밀(Basket Mill)을 이용하여 형성된 슬러리를 캐리어 필름(carrier film)상에 도포 및 건조하여 수 ㎛의 두께로 제조되며 유전체 층(1)을 형성하게 된다.
본 발명의 다른 실시형태에 따라 유전체 층(1)의 평균 두께가 1 μm 이하가 되도록 유전체 층을 형성한다.
그리고, 그린시트 상에 도전성 페이스트를 디스펜싱(dispensing)하고, 스퀴지(squeegee)를 일측 방향으로 진행시키면서 도전성 페이스트에 의한 내부전극 막을 형성하게 된다(b).
이때, 도전성 페이스트는 은(Ag), 납(Pb), 백금 등의 귀금속 재료 및 니켈(Ni), 구리(Cu) 중 하나의 물질로 형성되거나 적어도 2개의 물질을 혼합하여 형성될 수 있다.
본 발명의 다른 실시형태에 따라 내부 전극 층(2)은 내부전극 층(2)의 연결성(B/A)을 90% 이상 구현하고, 내부 전극 층(2)의 두께(E)와 유전체 층(1)의 두께(D)의 비율(E/D)이 0.8 내지 1.3이 되도록 제조한다.
구체적으로, 내부전극 층(2)의 연결성(B/A)을 90% 이상 구현하기 위해, 내부전극 층(2)을 형성하는 도전성 페이스트에서 니켈 분말의 입자 평균 크기는 0.05 내지 0.3 μm 로 제어하며, 첨가되는 유기물의 양을 도전성 페이스트 100 중량부에 대해 5 내지 20 중량부, 첨가되는 세라믹의 양을 도전성 페이스트 100 중량부에 대해 3 내지 30 중량부로 조절하여 내부 전극 층의 연결성을 90% 이상으로 구현하게 된다.
이와 같이 내부전극 막이 형성된 후 그린시트를 캐리어 필름으로부터 분리시킨 후 복수의 그린시트 각각을 서로 겹쳐서 적층하여 적층체를 형성한다(c).
이어 그린시트 적층체를 고온, 고압으로 압착(d)시킨 후, 압착된 시트 적층체를 절단공정(e)을 통해 소정의 크기로 절단하여 그린 칩(green chip)을 제조하게 된다(f).
이후 가소, 소성, 연마, 외부전극 및 도금 공정 등을 거쳐 적층형 커패시터가 완성되게 된다.
이하, 실시예를 들어 본 발명을 더욱 상세히 설명하지만, 본 발명이 이에 의해 제한되는 것은 아니다.
내부전극용 도전성 페이스트는 니켈 입자 평균 크기 0.05 내지 0.2 um급을 사용하였으며, 니켈 금속 함량은 45 내지 55%로 제작하였다. 　스크린 인쇄공법으로 내부전극을 형성한 후 300 내지 500층 적층하여 적층체를 만들었다. 이후 압착, 절단하여 1005 규격의 사이즈(Size)의 칩을 만들며, 상기 칩을 H2 0.1% 이하의 환원 분위기의 온도 1050 내지 1200℃에서 소성하였다. 외부전극, 도금 등의 공정을 거쳐 적층 세라믹 캐패시터로 제작하였다. 적층 세라믹 캐패시터의 단면을 관찰한 결과 내부전극의 평균 두께는 0.4 내지 0.9um 수준이고, 유전체 두께는 0.3 내지 0.8 um로 구현되었다.
그리고, 세라믹 적층체에 실장 등의 열충격이 가해졌을 때 유전체 층과 내부전극 층의 열팽창 차이에 의해 세라믹 적층체 상하층과 내부 전극층 계면에서 크랙이 발생하기도 한다. 　내부전극 층과 세라믹 층의 열충격 크랙을 억제하기 위해서 내부전극 두께와 유전체 두께의 비율(E/D)을 0.6 내지 1.4 범위의 샘플을 제작하였다. 이후 열충격 크랙을 평가하기 위해 320℃의 납조에 2초 동안 침지 시킨 후　50 ~1,000배의 현미경으로 크랙 발생 여부를 평가하였다
아래의 표 1은 본 발명의 비교예 1 내지 6과 실시예 1 내지 7의 정전용량, 내전압 및 열충격에 의한 크랙 발생 수를 비교한 것으로서, 상기의 방법에 의해 내부전극 층의 연결성 및 내부전극 층과 유전체 층의 두께 비율을 변화시켜 제조하였다.
비교예 1 내지 4는 내부전극 연결성이 0.9 미만으로 제조하였고, 비교예 5 및 6은 내부전극과 유전체 두께 비율이 1.3을 초과하도록 제조하였다.

No .
내부전극 연결성
( B/A )
정전용량
( uF )
내부전극과 유전체 두께비율
( E / D )
내전압
(V)
열충격 크랙
비교예1 0.75 8.7 0.65 43 11/200
비교예 2 0.79 9.1 0.71 47 8/200
비교예 3 0.84 9.5 0.78 53 3/200
비교예 4 0.87 9.8 0.80 56 1/200
실시예1 0.90 10.0 0.80 61 0/200
실시예2 0.91 10.1 0.85 61 0/200
실시예3 0.95 10.3 1.01 62 0/200
실시예4 0.98 10.5 1.12 65 0/200
실시예5 0.97 10.4 1.18 64 0/200
실시예6 0.98 10.2 1.26 65 0/200
실시예7 0.98 10.1 1.30 66 0/200
비교예 5 0.98 9.7 1.35 65 1/200
비교예 6 0.97 9.5 1.38 63 3/200
상기의 표 2를 통해서 알 수 있듯이, 내부전극 층의 연결성(B/A)이 0.75에서 0.9 이상으로 높아질수록 정전 용량은 증가되며, 내전압 특성도 증가된다.
내부전극 층의 연결성(B/A)이 0.9 이상이고 내부전극 층과 유전체 층의 두께 비율(E/D)이 0.8 이상에서 열충격 크랙이 감소되었으며, 내부전극 층과 유전체 층의 두께 비율이 높아지면 점차 용량이 감소되었다. 　
이는 내부전극 층과 유전체 층의 두께 비율이 높아지면 그린 칩의 두께가 증가 되므로 적층수를 감소시켜야 하기 때문이다. 　
내부전극 층의 연결성(B/A)이 0.9 이상이고, 내부전극 두께비율(E/D)이 0.8 내지1.3인 범위에서 정전용량이 구현되면서,　내전압 특성이 우수하였으며, 열충격 크랙도 감소함을 보여준다.
본 발명은 상술한 실시형태 및 첨부된 도면에 의해 한정되는 것이 아니며, 첨부된 청구범위에 의해 한정하고자 한다. 따라서, 청구범위에 기재된 본 발명의 기술적 사상을 벗어나지 않는 범위 내에서 당 기술분야의 통상의 지식을 가진 자에 의해 다양한 형태의 치환, 변형 및 변경이 가능할 것이며, 이 또한 본 발명의 범위에 속한다고 할 것이다.
1: 유전체 층 2: 내부전극 층
3: 기공 또는 세라믹
A: 내부 전극 단면의 전체 길이(또는 전체 면적)
B: 실제 내부 전극이 도포된 단면의 총 길이(또는 도포된 면적)
E: 내부전극 층의 두께
D: 유전체 층의 두께

Claims (12)

  1. 평균 두께가 1 μm 이하인 복수 개의 유전체 층이 적층된 세라믹 본체; 및
    상기 유전체 층에 형성되며, 하기식으로 표현되는 연결성이 90% 이상인 내부 전극층;을 포함하며,
    상기 유전체 층에 대한 상기 내부 전극층의 두께의 비가 0.8 내지 1.3인 적층 세라믹 전자부품,
    [식]
    Figure pat00003
  2. 제1항에 있어서,
    상기 내부 전극층의 연결성은 내부전극을 형성하는 도전성 페이스트에서 니켈 금속 파우더의 입자 크기를 변화시켜 구현하는 것을 특징으로 하는 적층 세라믹 전자부품.
  3. 제2항에 있어서,
    상기 니켈 금속 파우더의 입자 평균 크기는 0.05 내지 0.3 μm 인 적층 세라믹 전자부품.
  4. 제1항에 있어서,
    상기 내부 전극층의 연결성은 내부전극을 형성하는 도전성 페이스트에서 첨가하는 유기물과 세라믹의 양을 조절하여 구현하는 것을 특징으로 하는 적층 세라믹 전자부품.
  5. 제4항에 있어서,
    상기 유기물의 양은 도전성 페이스트 100 중량부에 대해 5 내지 20 중량부인 적층 세라믹 전자부품.
  6. 제4항에 있어서,
    상기 세라믹의 양은 도전성 페이스트 100 중량부에 대해 3 내지 30 중량부인 적층 세라믹 전자부품.
  7. 평균 두께가 1 μm 이하인 복수 개의 유전체 층을 마련하는 단계;
    상기 유전체 층에 하기식으로 표현되는 연결성이 90% 이상인 내부 전극층을 도포하는 단계; 및
    상기 내부 전극층이 도포된 복수 개의 유전체 층을 적층하면서 내부 전극 두께와 유전체 두께의 비율이 0.8 내지 1.3이 되도록 조절하는 단계;
    를 포함하는 적층 세라믹 전자부품 제조방법,
    [식]
    Figure pat00004
  8. 제7항에 있어서,
    상기 내부 전극층의 연결성은 내부전극을 형성하는 도전성 페이스트에서 니켈 금속 파우더의 입자 크기를 변화시켜 구현하는 것을 특징으로 하는 적층 세라믹 전자부품 제조방법.
  9. 제8항에 있어서,
    상기 니켈 금속 파우더의 입자 평균 크기는 0.05 내지 0.3 μm 인 적층 세라믹 전자부품 제조방법.
  10. 제7항에 있어서,
    상기 내부 전극층의 연결성은 내부전극을 형성하는 도전성 페이스트에서 첨가하는 유기물과 세라믹의 양을 조절하여 구현하는 것을 특징으로 하는 적층 세라믹 전자부품 제조방법.
  11. 제10항에 있어서,
    상기 유기물의 양은 도전성 페이스트 100 중량부에 대해 5 내지 20 중량부인 적층 세라믹 전자부품 제조방법.
  12. 제10항에 있어서,
    상기 세라믹의 양은 도전성 페이스트 100 중량부에 대해 3 내지 30 중량부인 적층 세라믹 전자부품 제조방법.
KR1020100104836A 2010-10-26 2010-10-26 적층 세라믹 전자부품 및 이의 제조방법 KR20120043501A (ko)

Priority Applications (3)

Application Number Priority Date Filing Date Title
KR1020100104836A KR20120043501A (ko) 2010-10-26 2010-10-26 적층 세라믹 전자부품 및 이의 제조방법
JP2011096884A JP2012094809A (ja) 2010-10-26 2011-04-25 積層セラミック電子部品及びその製造方法
US13/149,246 US20120099241A1 (en) 2010-10-26 2011-05-31 Multilayer ceramic electronic components and method of manufacturing the same

Applications Claiming Priority (1)

Application Number Priority Date Filing Date Title
KR1020100104836A KR20120043501A (ko) 2010-10-26 2010-10-26 적층 세라믹 전자부품 및 이의 제조방법

Publications (1)

Publication Number Publication Date
KR20120043501A true KR20120043501A (ko) 2012-05-04

Family

ID=45972857

Family Applications (1)

Application Number Title Priority Date Filing Date
KR1020100104836A KR20120043501A (ko) 2010-10-26 2010-10-26 적층 세라믹 전자부품 및 이의 제조방법

Country Status (3)

Country Link
US (1) US20120099241A1 (ko)
JP (1) JP2012094809A (ko)
KR (1) KR20120043501A (ko)

Cited By (4)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
KR20150011262A (ko) * 2013-07-22 2015-01-30 삼성전기주식회사 적층 세라믹 전자부품 및 이의 제조방법
KR20180027473A (ko) * 2018-03-02 2018-03-14 삼성전기주식회사 적층 세라믹 전자부품 및 이의 제조방법
KR101876621B1 (ko) * 2015-03-24 2018-07-09 다이요 유덴 가부시키가이샤 적층 세라믹 콘덴서
US11004607B2 (en) 2015-03-30 2021-05-11 Taiyo Yuden Co., Ltd. Method for manufacturing multilayer ceramic capacitor

Families Citing this family (5)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
KR101580350B1 (ko) * 2012-06-04 2015-12-23 삼성전기주식회사 적층 세라믹 부품
KR20140030872A (ko) * 2012-09-04 2014-03-12 삼성전기주식회사 적층 세라믹 전자부품 및 이의 제조방법
KR102041629B1 (ko) * 2013-02-28 2019-11-06 삼성전기주식회사 적층 세라믹 전자부품 및 이의 제조방법
DE102016110742A1 (de) * 2016-06-10 2017-12-14 Epcos Ag Filterbauelement zur Filterung eines Störsignals
KR20230100939A (ko) * 2021-12-29 2023-07-06 삼성전기주식회사 적층형 전자 부품 및 그 제조방법

Family Cites Families (6)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP3644235B2 (ja) * 1998-03-03 2005-04-27 株式会社村田製作所 積層セラミック電子部品
JP2001023852A (ja) * 1999-07-06 2001-01-26 Murata Mfg Co Ltd 積層セラミック電子部品
US7158364B2 (en) * 2005-03-01 2007-01-02 Tdk Corporation Multilayer ceramic capacitor and method of producing the same
JP2005167290A (ja) * 2005-03-11 2005-06-23 Murata Mfg Co Ltd 積層セラミック電子部品の製造方法
JP2006332285A (ja) * 2005-05-25 2006-12-07 Tdk Corp 積層セラミックコンデンサ及びその製造方法
JP5297011B2 (ja) * 2007-07-26 2013-09-25 太陽誘電株式会社 積層セラミックコンデンサ及びその製造方法

Cited By (6)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
KR20150011262A (ko) * 2013-07-22 2015-01-30 삼성전기주식회사 적층 세라믹 전자부품 및 이의 제조방법
KR101876621B1 (ko) * 2015-03-24 2018-07-09 다이요 유덴 가부시키가이샤 적층 세라믹 콘덴서
US10515764B2 (en) 2015-03-24 2019-12-24 Taiyo Yuden Co., Ltd. Multilayer ceramic capacitor having a tuned effective volume
US11004607B2 (en) 2015-03-30 2021-05-11 Taiyo Yuden Co., Ltd. Method for manufacturing multilayer ceramic capacitor
US11557433B2 (en) 2015-03-30 2023-01-17 Taiyo Yuden Co., Ltd. Multilayer ceramic capacitor having certain thickness ratio of external electrode to cover layer
KR20180027473A (ko) * 2018-03-02 2018-03-14 삼성전기주식회사 적층 세라믹 전자부품 및 이의 제조방법

Also Published As

Publication number Publication date
JP2012094809A (ja) 2012-05-17
US20120099241A1 (en) 2012-04-26

Similar Documents

Publication Publication Date Title
KR101771728B1 (ko) 적층 세라믹 전자부품 및 이의 제조방법
KR102041629B1 (ko) 적층 세라믹 전자부품 및 이의 제조방법
US8390983B2 (en) Multilayer ceramic capacitor
KR102029468B1 (ko) 적층 세라믹 전자부품 및 이의 제조방법
KR101983129B1 (ko) 적층 세라믹 전자부품 및 이의 제조방법
KR20120043501A (ko) 적층 세라믹 전자부품 및 이의 제조방법
JP6429935B2 (ja) 積層セラミック電子部品及びその製造方法
US20130258546A1 (en) Multilayer ceramic electronic component and fabrication method thereof
US20130009515A1 (en) Conductive paste composition for internal electrodes and multilayer ceramic electronic component including the same
KR101197787B1 (ko) 적층형 세라믹 캐패시터 및 이의 제조방법
KR20110065623A (ko) 적층 세라믹 커패시터
KR20120133697A (ko) 적층 세라믹 전자부품
KR20110067509A (ko) 외부전극용 도전성 페이스트 조성물, 이를 포함하는 적층 세라믹 커패시터 및 그 제조방법
KR20140081568A (ko) 적층 세라믹 전자 부품
US20110141658A1 (en) Multilayer ceramic capacitor
KR20140033750A (ko) 적층 세라믹 전자부품 및 이의 제조방법
KR101018240B1 (ko) 적층 세라믹 캐패시터 및 그 제조방법
KR20130007301A (ko) 적층 세라믹 전자부품 및 그의 제조방법
KR20130065199A (ko) 외부 전극용 도전성 페이스트, 이를 이용한 적층 세라믹 전자부품 및 이의 제조방법
KR20130058430A (ko) 적층 세라믹 전자부품
KR20130005518A (ko) 내부전극용 도전성 페이스트 조성물 및 이를 포함하는 적층 세라믹 전자부품
US20140226254A1 (en) Conductive paste composition, multilayer ceramic capacitor using the same, and method of manufacturing multilayer ceramic capacitor using the same
KR101792275B1 (ko) 내부 전극용 도전성 페이스트, 이를 포함하는 적층 세라믹 전자 부품 및 그 제조 방법
KR101813284B1 (ko) 도전성 페이스트 및 이를 이용한 적층 세라믹 전자부품
US20120147521A1 (en) Conductive paste composition for inner electrode, manufacturing method thereof, and multilayer ceramic electronic component using the same

Legal Events

Date Code Title Description
A201 Request for examination
E902 Notification of reason for refusal
E601 Decision to refuse application