KR20130007301A - 적층 세라믹 전자부품 및 그의 제조방법 - Google Patents

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KR20130007301A
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박재만
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Abstract

본 발명은 전극 연결성 제어하여 용량을 확보할 수 있는 적층 세라믹 전자부품에 관한 것이다. 본 발명에 따른 적층 세라믹 전자부품은 세라믹 본체; 및 상기 세라믹 본체의 내부에 형성되고, 중앙부 및 상기 중앙부로부터 가장자리로 갈수록 얇아지는 테이퍼부를 가지는 내부전극;을 포함하고, 상기 내부전극의 면적에 대한 상기 테이퍼부의 면적의 비율은 35% 이하인 것을 특징으로 한다. 본 발명에 의하면 소형 고용량 적층형 세라믹 캐패시터에서도 전극 연결성을 제어함으로써 원하는 용량을 구현할 수 있다.

Description

적층 세라믹 전자부품 및 그의 제조방법{Multilayered ceramic component and manufacturing method thereof}
본 발명은 적층 세라믹 전자부품 및 그의 제조방법에 관한 것으로, 보다 구체적으로는 전극 연결성을 제어하여 용량을 확보할 수 있는 적층 세라믹 전자부품 및 그의 제조방법에 관한 것이다.
최근에는 전자제품의 소형화 경량화 경향에 따라 이에 사용되는 전자부품도 소형화, 박층화 등이 요구되고 있다.
유전체층과 내부전극층의 더욱 얇게 형성하여 적층수를 최대한 늘리거나, 내부전극에 첨가되는 소결지연제의 양을 조절하고 소성 온도 및 분위기 제어를 통해 전극의 연결성을 최대한 증가시켜 용량을 확보하고자 하는 노력이 있었다.
소형의 초고용량 적층 세라믹 캐패시터의 경우 적층수를 높이기 위하여 유전체층과 내부전극층이 얇아져야 하며, 용량에 영향을 주는 유효전극 면적(내부전극의 연결성 또는 커버리지)이 중요하다.
내부전극을 인쇄한 후 건조 및 레벨링 과정에서 인쇄 전극면의 테두리 부분이 상대적으로 얇게 도포되는데, 인쇄 면적이 작을수록 또 얇게 인쇄될수록 얇게 도포되는 테두리부분이 차지하는 분율이 커진다.
상대적으로 얇게 도포된 부분은 소성 후에 전극의 연결성이 크게 낮아지므로 소형, 초고용량 기종일수록 이러한 테두리 부분이 용량에 미치는 영향이 커진다.
이러한 세라믹 유전체층의 박막화와 고적층화로 내부전극층이 차지하는 부피의 비율이 증가하여 소성 및 리플로우 솔더 등에 의한 회로기판에의 실장 공정 등에서 가해지는 열충격에 의해 세라믹 적층체에 크랙(crack) 또는 절연파괴가 발생하는 문제가 있다.
구체적으로, 크랙은 세라믹층과 내부전극층의 열팽창 계수 차이에 의한 응력이 세라믹 적층체에 작용하여 발생하는 것이며, 특히 적층 세라믹 커패시터의 상부 및 하부의 양쪽 가장자리에서 주로 발생할 수 있다.
또한, 열변화에 따라서 유전체 최상부와 최하부에 응력이 발생되는데, 이때 전압이 인가되면 유전층의 절연파괴가 발생할 수 있다.
본 발명은 전극 연결성을 제어하여 용량을 확보할 수 있는 적층 세라믹 전자부품 및 그의 제조방법을 제공함을 목적으로 한다.
본 발명의 일 실시형태인 적층 세라믹 전자부품은 세라믹 본체; 및 상기 세라믹 본체의 내부에 형성되고, 중앙부 및 상기 중앙부로부터 가장자리로 갈수록 얇아지는 테이퍼부를 가지는 내부전극;을 포함하고, 상기 내부전극의 면적에 대한 상기 테이퍼부의 면적의 비율은 35% 이하일 수 있다.
상기 내부전극은 기공을 포함하며, 상기 기공을 포함한 내부전극 전체의 면적을 A, 기공을 제외한 내부전극의 면적을 B라 하는 경우 B/A를 내부전극의 커버리지라고 정의할 때, 상기 중앙부의 커버리지는 75% 이상일 수 있다.
상기 테이퍼부의 커버리지는 상기 중앙부의 커버리지의 80% 이하일 수 있다.
사이즈가 0.6mm×0.3mm×0.3mm 이하일 수 있다.
상기 세라믹 본체는 200 이상의 유전체층으로 이루어질 수 있다.
상기 내부전극 적층 방향에서 바라본 내부전극의 모양은 직사각형, 모딴 직사각형, 모서리가 라운드된 직사각형일 수 있다.
본 발명의 다른 실시형태에 따른 적층 세라믹 전자부품의 제조방법은 유전체 시트를 마련하는 단계; 도전성 페이스트를 준비하는 단계; 상기 도전성 페이스트를 상기 유전체 시트 상에 인쇄하여, 중앙부 및 상기 중앙부로부터 가장자리로 갈수록 얇아지는 테이퍼부를 가지는 내부전극을 형성하는 단계;를 포함하고, 상기 내부전극의 면적에 대한 상기 테이퍼부의 면적의 비율은 35% 이하일 수 있다.
적층 세라믹 전자품의 사이즈는 0.6mm×0.3mm×0.3mm 이하일 수 있다.
상기 유전체 시트는 200 이상 적층될 수 있다.
상기 내부전극 적층 방향에서 바라본 내부전극의 모양은 직사각형, 모딴 직사각형, 모서리가 라운드진 직사각형일 수 있다.
본 발명에 의한 적층 세라믹 전자부품은 전극 연결성을 제어하여 고용량을 확보할 수 있다.
도 1은 본 발명의 일 실시형태에 따른 적층 세라믹 전자부품의 개략 사시도이다.
도 2는 도 1의 A-A'를 따른 단면도이다.
도 3은 인쇄 직후(a), 건조 및 레벨링 후(b)의 내부전극에 대한 개략적인 수직 단면도이다.
도 4는 사이즈가 큰 칩(a) 및 사이즈가 작은 칩(b)의 내부전극을 내부전극 적층 방향에서 본 소성 전후의 개략도이다.
도 5는 본 발명의 일 실시형태에 따른 내부전극의 변형예이다.
이하, 첨부된 도면을 참조하여 본 발명의 바람직한 실시형태들을 설명한다.
그러나, 본 발명의 실시형태는 여러 가지 다른 형태로 변형될 수 있으며, 본 발명의 범위가 이하 설명하는 실시 형태로 한정되는 것은 아니다.
또한, 본 발명의 실시형태는 당해 기술 분야에서 평균적인 지식을 가진 자에게 본 발명을 더욱 완전하게 설명하기 위해서 제공되는 것이다.
도면에서의 요소들의 형상 및 크기 등은 명확한 설명을 위해 과장될 수 있으며, 도면상의 동일한 부호로 표시되는 요소는 동일한 요소이다.
적층 세라믹 전자부품에는 적층 세라믹 캐패시터, 칩 인덕터, 칩 비즈 등이 있다. 적층 세라믹 캐패시터를 예로 들어 설명하지만, 본 발명이 이에 제한되는 것은 아니다.
도 1은 본 발명의 일 실시형태에 따른 적층 세라믹 전자부품의 개략 사시도이다. 도 2는 도 1의 A-A'를 따른 단면도이다. 도 3은 인쇄 직후(a), 건조 및 레벨링 후(b)의 내부전극의 수직 단면도이다. 도 4는 상대적으로 큰 면적을 가지는 내부전극(a) 및 상대적으로 작은 면적을 가지는 내부전극(b)에 대한 소성 전후 개략도이다. 도 5는 본 발명의 일 실시형태에 따른 내부전극의 변형예이다.
본 발명의 일 실시형태인 적층 세라믹 전자부품은 세라믹 본체(10); 및 상기 세라믹 본체(10)의 내부에 형성되고, 중앙부(70) 및 상기 중앙부(70)로부터 가장자리로 갈수록 얇아지는 테이퍼부(50)를 가지는 내부전극(30,31);을 포함하고, 상기 내부전극(30,31)의 면적에 대한 상기 테이퍼부(50)의 면적의 비율은 35% 이하일 수 있다.
상기 세라믹 본체(10)는 높은 유전율을 갖는 세라믹 재료로 이루어질 수 있고, 이에 제한되는 것은 아니나, 티탄산바륨(BaTiO3)계 재료, 납 복합 페로브스카이트계 재료 또는 티탄산스트론튬(SrTiO3)계 재료 등을 사용할 수 있다.
상기 세라믹 본체(10)는 복수의 세라믹 유전체층(40)을 적층한 후에 소결시킨 것으로, 인접하는 유전체층(40)끼리는 경계를 확인할 수 없을 정도로 일체화되어 있을 수 있다.
상기 세라믹 본체(10)는 200 이상의 유전체층(40)으로 이루어질 수 있다.
표 1에서 후술하겠지만, 칩 사이즈가 큰 경우(1.6mm×0.8mm×0.8mm, 1.0mm×0.5mm×0.5mm)에는 유전체층(40)의 적층 수 및 내부전극(30,31)의 면적에 대한 테이퍼부(50) 면적의 비율이 문제되지 않지만, 칩 사이즈가 작고(0.6mm×0.3mm×0.3mm) 유전체층(40)의 적층 수가 200을 넘는 경우에 비로소 내부전극(30,31) 면적에 대한 테이퍼부(50) 면적의 비율이 문제된다. 이때 내부전극(30,31) 면적에 대한 테이퍼부(50) 면적의 비율이 35% 이하일 때 용량 구현을 할 수 있다.
외부전극(20,21)은 도전성 금속으로 형성되며, 이에 제한되는 것은 아니나, 구리, 구리 합금, 니켈, 니켈 합금, 은, 팔라듐 등으로 이루어진 수 있다.
외부전극(20,21)은 상기 커패시터 본체의 양측면에 형성될 수 있다. 이때, 상기 외부전극(20,21)은 상기 세라믹 본체(10)의 일면에 노출되도록 형성된 내부전극(30,31)과 전기적으로 연결되도록 형성될 수 있다.
내부전극(30,31)은 일단이 상기 세라믹 본체(10)의 일면에 노출되도록 형성될 수 있다. 어느 한 내부전극(30)의 일단이 상기 세라믹 본체(10)의 일면에 노출되도록 형성되었으면, 그와 이웃한 내부전극(31)의 일단은 상기 세라믹 본체(10)의 반대편 면에 노출되도록 형성될 수 있다.
내부전극(30,31)은 일반적으로 도전성 금속, 바인더 및 용제을 포함하는 페이스트를 유전체 그린시트 상에 인쇄한 후 이를 소성하여 형성될 수 있다.
도전성 금속으로는 니켈(Ni) 또는 니켈 합금 등을 사용할 수 있다.
내부전극용 도전성 페이스트 조성물은 세라믹 공재, 예를 들면 티탄산바륨을 더 포함할 수 있다.
바인더로는 폴리비닐부티랄, 에틸셀룰로오스 등의 고분자 수지를 사용할 수 있다.
내부전극용 도전성 페이스트의 용제는 특별히 제한되지 않으며, 예를 들면, 테르피네올, 디하이드로테르피네올, 부틸카르비톨, 케로신 등을 사용할 수 있다.
내부전극(30,31)은 스크린 인쇄 또는 그라비아 인쇄 등의 방법으로 유전체 그린시트 상에 형성될 수 있다.
내부전극(30,31)은 중앙부(70) 및 상기 중앙부(70)로부터 가장자리로 갈수록 얇아지는 테이퍼부(50)로 이루어질 수 있다.
내부전극 중앙부(70)와 내부전극 테이퍼부(50)는 다음과 같은 기준에 의하여 구분할 수 있다.
내부전극(30,31) 중 울퉁불퉁한 요철이 존재하는 내부전극(30,31)의 가운데 중앙부(70)라 하고, 내부전극(30,31)의 가장자리로 갈수록 내부전극의 두께가 계속적으로 감소하는 부분을 테이퍼부(50)라 할 수 있다.
내부전극(30,31) 전체 면적에 대한 테이퍼부(50)의 면적의 비율은 35% 이하일 수 있다.
내부전극(30,31) 전체 면적에 대한 테이퍼부(50) 면적의 비율이 35% 초과인 경우에는 내부전극(30,31) 중 기공(60)이 차지하는 비율이 커서 용량 구현이 어려울 수 있다.
내부전극 테이퍼부(50)에는 기공(50)이 내부전극(30,31)의 다른 부분보다 더 많이 존재한다. 내부전극 테이퍼부(50)는 두께가 얇기 때문에 두께가 두꺼운 부분보다 소성 수축의 영향을 더 강하게 받는다. 이로 인하여 내부전극 중앙부(70)보다 내부전극 테이퍼부(50)에는 기공(60)이 더 많이 형성될 수 있다.
전자부품의 소형화 경량화 경향에 따라 내부전극(30,31)은 더 작아지고 고용량화 경향에 따라 그 두께도 더 감소하는 추세이다. 그러나 내부전극(30,31)의 크기가 감소하더라도 내부전극 테이퍼부(50)의 폭은 거의 일정하므로, 내부전극(30,31)의 크기가 작아질수록 내부전극(30,31) 중에서 테이퍼부(50)가 차지하는 분율이 더 커지게 된다. 테이퍼부(50)가 차지하는 비율이 높을수록 내부전극(30,31) 전체에 기공(60)이 많이 존재하는 셈이 되며, 따라서 용량 구현에 어려움이 있을 수 있다.
내부전극(30,31) 중앙부(70)의 커버리지는 75% 이상일 수 있다.
내부전극의 커버리지는 다음과 같이 정의할 수 있다.
즉 내부전극(30,31)에 형성된 기공(60)을 포함한 내부전극(30,31) 전체의 면적을 A, 기공(60)을 제외한 내부전극(30,31)의 면적을 B라 할때 B/A를 내부전극의 커버리지라고 정의할 수 있다.
내부전극(30,31)의 커버리지가 크다는 것은 중간에 빈 공간이 거의 없이 내부전극(30,31)이 형성된 것이므로 커버리지가 작은 경우보다 큰 정전용량을 확보할 수 있지만, 반대로, 내부전극(30,31)의 커버리지가 작은 경우에는 정전용량을 형성하는 유효면이 감소하기 때문에 정전용량 형성에 있어서는 불리할 수 있다.
내부전극(30,31) 중앙부(70)의 커버리지가 75% 미만인 경우에는 용량 구현이 어려울 수 있다.
도 3은 인쇄 직후(a), 건조 및 레벨링 후(b)의 내부전극에 대한 개략적인 수직 단면도이다.
도 3을 참조하면, 내부전극(30,31)의 단면은 인쇄 직후에는 거의 직사각형에 가깝지만(도 3의 (a)), 건조 및 레벨링 후에는 두께가 상당히 줄어 중앙부(70) 및 상기 중앙부(70)로부터 가장자리로 갈수록 얇아지는 테이퍼부(50)로 이루어질 수 있다(도 3의 (b)).
인쇄된 내부전극(30',31')의 가장자리는 상대적으로 휘발성분이 쉽게 휘발되기 때문에 건조 및 레벨링 후의 내부전극(30',31')의 단면은 가장자리로 갈수록 두께가 얇아지는 테이퍼 모양을 가질 수 있다.
도 4를 참조하면, 중앙부(70)와 테이퍼부(50)로 이루어진 내부전극(30',31')을 소성을 하면 소성 수축 등으로 인하여 내부전극(30,31)의 크기가 감소하고 또한 내부전극(30,31)의 중간 중간에 기공(60)이 형성된다.
본 실시형태에서는 내부전극(30,31)이 직사각형 모양인 경우에 대하여 설명하지만, 본 발명은 이에 한정되는 것은 아니며, 모딴 직사각형, 모서리가 라운드진 직사각형 등 다양한 모양을 가지는 경우에도 적용할 수 있다.
내부전극의 테이퍼부(50)에 기공(60)이 더 많이 형성될 수 있다.
내부전극 테이퍼부(50)의 커버리지가 내부전극 중앙부(70)의 커버리지보다 작을 수 있으며, 내부전극 테이퍼부(50)의 커버리지는 내부전극 중앙부(70)의 커버리지의 80% 이하일 수 있다.
내부전극 중앙부(70)와 내부전극 테이퍼부(50)는 재질이 동일하기 때문에 소성 과정에서 발생하는 소성 수축의 정도는 동일할 수 있다. 그러나 내부전극 테이퍼부(50)는 두께가 더 얇기 때문에 소성 수축으로 인한 영향을 더 많이 받을 수 있으며, 이로 인하여 내부전극의 테이퍼부(50)에는 기공(60)이 더 많이 형성될 수 있다. 이러한 현상은 두께가 얇아질수록 두드러질 수 있다.
내부전극 중앙부(70)의 두께가 커지면 내부전극 테이퍼부(50)의 두께도 마찬가지로 두꺼워지고, 내부전극 중앙부(70)의 두께가 작아지면 내부전극 테이퍼부(50)의 두께도 마찬가지로 얇아진다. 결국 내부전극 중앙부(70)와 내부전극 테이퍼부(50)의 두께의 비율은 거의 일정하다고 할 수 있다.
내부전극(30,31)의 두께가 소성 수축으로 인한 기공(60) 발생에 영향을 미치는 주요 인자이므로, 소성 후에 발생하는 기공(60) 개수의 상대적인 비율은 내부전극 중앙부(70) 및 내부전극 테이퍼부(50)에서 거의 일정할 수 있다. 즉 내부전극의 중앙부(70) 및 내부전극 테이퍼부(50)의 커버리지의 상대적인 비율이 거의 일정할 수 있다.
내부전극 중앙부(70)의 커버리지에 대한 내부전극 테이퍼부(50)의 커버리지 비율은 80% 이하일 수 있다.
내부전극 중앙부(70) 및 내부전극 테이퍼부(50)의 커버리지는 내부전극용 페이스트의 레올로지(rheology)를 조절함으로써 제어할 수 있다.
내부전극용 페이스트의 점도가 작을수록 내부전극(30,31)의 커버리지가 저하될 수 있고, 또한 바인더 등의 첨가제의 함량이 많을수록 내부전극(30,31)의 커버리지가 저하될 수 있다.
도전성 금속의 입자가 작을수록 도전성 금속 입자의 표면적이 커지고 도전성 금속 입자끼리 뭉치는 경향이 크기 때문에 페이스트의 점도가 커질 수 있고, 바인더의 함량이 증가할수록 도전성 금속과 도전성 금속 간의 결합이 증가하므로 페이스트의 점도가 커질 수 있다.
점도가 큰 페이스트로 인쇄된 내부전극은 상대적으로 두껍게 형성될 수 있고, 반면에 점도가 작은 페이스트로 인쇄된 내부전극은 상대적으로 얇게 형성될 수 있으므로, 페이스트의 점도가 작을수록 기공(60)이 형성되는 빈도가 높아지고 커버리지가 저하될 수 있다.
페이스트로 인쇄된 내부전극(30',31')은 탈바인더 과정을 거치면서 페이스트 내에 존재하는 용제 및 바인더 등의 유기물이 휘발되어 제거되고, 소성 과정을 거치면서 도전성 금속 입자 사이에 치밀화가 일어나 소성 수축이 발생하는데, 이러한 탈바인더 과정에서 제거되는 휘발성 물질이 많이 함유되어 있을수록 소성된 내부전극(30,31)에는 기공(60)이 더 많이 형성될 수 있고 커버리지가 저하될 수 있다.
본 발명의 일 실시형태인 적층 세라믹 전자부품의 제조방법은 유전체 시트를 마련하는 단계; 도전성 페이스트를 준비하는 단계; 상기 도전성 페이스트를 상기 유전체 시트 상에 인쇄하여, 중앙부(70) 및 상기 중앙부(70)로부터 가장자리로 갈수록 얇아지는 테이퍼부(50)를 가지는 내부전극을 형성하는 단계;를 포함하고, 상기 내부전극의 면적에 대한 상기 테이퍼부의 면적의 비율은 35% 이하일 수 있다.
이하에서는, 본 발명의 일 실시예에 따른 적층 세라믹 커패시터의 제조방법을 설명한다.
티탄산바륨 등의 세라믹 분말, 바인더, 용제 등을 혼합하고 볼밀 등의 방법으로 분산시켜 세라믹 슬러리를 제조하고, 이를 닥터 블레이드 방법을 통하여 수 um 정도의 두께를 갖는 유전체 그린시트를 제조할 수 있다.
니켈 등의 도전성 금속, 바인더, 용제 등을 혼합한 후 3롤 볼밀을 통하여 내부전극용 도전성 페이스트를 제조할 수 있다. 바인더는 이에 제한되는 것은 아니나, 에틸셀룰로오스, 폴리비닐부티랄 등의 수지를 사용할 수 있다. 용제는 이에 제한되는 아니나, 내부전극용 도전성 페이스트 조성물의 용제는 특별히 제한되지 않으며, 테르피네올, 디하이드로테르피네올, 부틸카르비톨, 케로신 등을 사용할 수 있다.
내부전극용 도전성 페이스트로 유전체 그린시트 상에 내부전극을 스크린 인쇄 등의 방법을 통하여 인쇄하고, 이를 적층, 가압, 절단하여 칩을 제조하고, 칩을 소성한 후 외부전극 및 도금층을 형성하여 적층 세라믹 캐패시터를 제조할 수 있다.
내부전극의 중앙부 및 테이퍼부에 관한 사항, 적층 세라믹 전자부품의 사이즈에 관한 사항, 유전체층의 적층 수에 관한 사항, 내부전극의 형상에 관한 사항은 앞에서 설명한 바와 동일할 수 있다.
[실시예]
티탄산바륨 분말을 주재료로 하고 바인더, 용제 등을 혼합하여 유전체 슬러리를 제조하고 이를 닥터 블레이드 방법을 통하여 캐리어 필름 상에 10um 두께의 유전체 그린시트를 제조하였다.
내부전극을 형성하기 위한 도전성 페이스트로써 니켈(Ni)분말을 입자크기가 0.1um인 것을 사용하였으며 니켈(Ni) 함량은 40~50%로 제작하였다.
3롤-볼 밀을 이용하여 니켈 분말을 분산시켰다.
상기 유전체 그린시트에 상기 도전성 페이스트를 스크린 인쇄방법을 통하여 내부전극을 0.7um 두께로 인쇄하였다.
상기 내부전극이 인쇄된 유전체 그린시트를 적층, 가압, 절단하여 칩을 제조하고, 230℃에서 60시간 동안 탈바인더를 진행하였고, 이후에 1200℃에서 내부전극이 산화되지 않도록 Ni/Ni0 평형 산소분압보다 낮은 산소 10-11~10-10 분압 하의 환원분위기에서 소성하였다.
적층 세라믹 커패시터의 내부전극(30,31)의 평균 두께는 0.6~0.7um이고, 유전체층(40)의 두께는 0.7~0.8um 이다.
표 1에는 적층 세라믹 커패시터의 칩 사이즈, 유전체층(40)의 적층 수, 내부전극(30,31) 전체 면적에 대한 내부전극 테이퍼부(50) 면적의 비율에 따라 용량이 구현되는지 여부를 평가한 결과를 나타내었다.
용량 구현 여부는 설계치의 100% 달성 여부를 기준으로 판단하였다.
시료 칩 사이즈 적층수 내부전극 면적에 대한 테이퍼부 면적의 비율(%) 용량 구현 여부
1* 1.6mm×0.8mm×0.8mm 254 12.1 ○
2* 1.6mm×0.8mm×0.8mm 507 21.3 ○
3* 1.0mm×0.5mm×0.5mm 233 20.5 ○
4* 1.0mm×0.5mm×0.5mm 417 33.4 ○
5* 0.6mm×0.3mm×0.3mm 155 41.3 ○
6* 0.6mm×0.3mm×0.3mm 202 43.7 ×
7 0.6mm×0.3mm×0.3mm 202 34.8 ○
8 0.6mm×0.3mm×0.3mm 202 30.7 ○
9* 0.6mm×0.3mm×0.3mm 234 36.4 ×
10 0.6mm×0.3mm×0.3mm 234 28.7 ○
11* 0.6mm×0.3mm×0.3mm 257 35.3 ×
12 0.6mm×0.3mm×0.3mm 257 31.3 ○
*: 비교예
○: 양호, ×: 불량
표 1을 참조하면, 시료 1 내지 4는 칩 사이즈가 크기 때문에(1.6mm×0.8mm×0.8mm, 1.0mm×0.5mm×0.5mm) 유전체층(40)의 적층 수가 크더라도 내부전극(30,31) 면적에 대한 테이퍼부(50) 면적의 비율이 35% 미만이기 때문에 용량 구현에 문제가 없음을 확인할 수 있다.
시료 5는 칩 사이즈가 감소하였는데(0.6mm×0.3mm×0.3mm), 내부전극(30,31) 면적에 대한 테이퍼부(50) 면적의 비율(41.3%)이 35%를 초과하지만, 유전체층(40)의 적층 수가 155로 비교적 적기 때문에 용량 구현에 문제가 없음을 알 수 있다.
시료 6은 내부전극(30,31) 면적에 대한 테이퍼부(50) 면적의 비율(43.7%)이 35%를 초과하고, 유전체층(40)의 적층 수가 202로 증가하자 용량 구현에 실패하였음을 확인할 수 있다.
시료 9 및 11의 경우 칩 사이즈는 0.6mm×0.3mm×0.3mm이고, 유전체층(40)의 적층 수는 각각 234, 257로서 200을 초과하는 경우인데, 용량 구현에 실패한 결과를 보이고 있다.
이는 내부전극(30,31) 면적에 대한 테이퍼부(50) 면적의 비율이 각각 36.4% 및 35.3% 로서 35%를 초과하는 점에 기인한다는 사실을 유추할 수 있다.
시료 7,8,10 및 12는 칩 사이즈는 0.6mm×0.3mm×0.3mm이고, 유전체층(40)의 적층 수는 각각 202, 202, 234 및 257로서 200을 초과하지만, 내부전극(30,31) 면적에 대한 테이퍼부(50) 면적의 비율이 각각 34.8%, 30.7%, 28.7% 및 31.3% 로서 35%를 초과하지 않기 때문에 용량 구현이 가능함을 확인할 수 있다.
요컨대, 표 1의 결과로부터, 칩 사이즈가 큰 경우(1.6mm×0.8mm×0.8mm, 1.0mm×0.5mm×0.5mm)에는 유전체층(40)의 적층 수 및 내부전극(30,31) 면적에 대한 테이퍼부(50) 면적의 비율이 문제되지 않지만, 칩 사이즈가 작고(0.6mm×0.3mm×0.3mm) 유전체층(40)의 적층 수가 200을 넘는 경우에 비로소 내부전극(30,31) 면적에 대한 테이퍼부(50) 면적의 비율이 문제되는 것이고, 이때 내부전극(30,31) 면적에 대한 테이퍼부(50) 면적의 비율인 35% 이하일 때 용량 구현이 가능하다는 것으로 정리할 수 있다.
표 2에는 칩 사이즈가 작고(0.6mm×0.3mm×0.3mm), 유전체층(40)의 적층 수가 202인 경우, 내부전극 중앙부(70)의 커버리지 및 내부전극(30,31) 면적에 대한 테이퍼부(50) 면적의 비율을 변화시키면서 용량 구현 여부에 관하여 평가한 결과를 나타내었다.
시료 번호 칩 사이즈
(mm)		 적층 수 내부전극 중앙부의 커버리지
(%)		 내부전극 면적에 대한 테이퍼부 면적의 비율
(%)		 용량 구현 여부
1* 0.6mm×0.3mm×0.3mm 202 72.3 37.7 ×
2* 0.6mm×0.3mm×0.3mm 202 74.7 33.5 ×
3 0.6mm×0.3mm×0.3mm 202 75.5 34.5 ○
4* 0.6mm×0.3mm×0.3mm 202 77.8 38.8 ×
5 0.6mm×0.3mm×0.3mm 202 80.2 33.3 ○
6 0.6mm×0.3mm×0.3mm 202 83.8 30.2 ○
7 0.6mm×0.3mm×0.3mm 202 85.3 29.8 ○
8 0.6mm×0.3mm×0.3mm 202 87.7 27.6 ○
*: 비교예
○: 양호, ×: 불량
표 2를 참조하면, 시료 3, 5~8의 경우는 내부전극 중앙부(70)의 커버리지가 75% 이상이고 또한 내부전극(30,31) 면적에 대한 내부전극 테이퍼부(50) 면적의 비율이 35% 이하인 경우로서, 모두 용량 구현이 이루어졌다.
시료 1은 내부전극(30,31) 면적에 대한 내부전극 테이퍼부(50) 면적의 비율(37.7%)이 35%를 초과하고, 내부전극 중앙부(70)의 커버리지(72.3%)가 75% 보다 작다. 시료 1은 내부전극(30,31)의 중앙부(70) 및 테이퍼부(50)의 커버리지가 모두 낮은 점에 기인하여 용량 구현이 이루어지지 않은 것으로 유추된다.
시료 2는 내부전극(30,31) 면적에 대한 내부전극 테이퍼부(50)의 면적의 비율(33.5%)이 35% 보다 작지만, 내부전극 중앙부(70)의 커버리지(74.7%)가 75% 보다 작다. 시료 2는 내부전극 중앙부(70)의 커버리지가 낮은 점에 기인하여 용량 구현이 이루어지지 않은 것으로 유추된다.
도 4는 비록 내부전극 중앙부(70)의 커버리지(77.8%)가 75%보다 크지만, 내부전극(30,31) 면적에 대한 내부전극 테이퍼부(50)의 면적의 비율(38.8%)이 35%보다 크다. 시료 4는 테이퍼부의 커버리지가 낮은 점에 기인하여 용량이 구현되지 않은 것으로 유추된다.
요컨대, 칩 사이즈가 작고(0.6mm×0.3mm×0.3mm), 유전체층(40)의 적층 수가 202인 경우, 내부전극 중앙부(70)의 커버리지는 75% 이상이고 내부전극(30,31) 면적에 대한 내부전극 테이퍼부(50) 면적의 비율이 35% 이하인 경우에 용량 구현이 가능하다는 것으로 정리할 수 있다.
본 발명은 상술한 실시형태 및 첨부된 도면에 의해 한정되는 것은 아니며, 첨부된 청구범위에 의해 확정된다. 따라서 청구범위에 기재된 본 발명의 기술적 사상을 벗어나지 않는 범위 내에서 다양한 형태의 치환, 변경 및 변형이 가능하다는 것은 당 기술분야에서 통상의 지식을 가진 자에게는 자명할 것이며, 이 또한 청구범위에 기재된 기술적 사상에 속한다 할 것이다.
10: 세라믹 본체 20,21: 외부전극
30,31: (소성 후) 내부전극 30',31': 건조 및 레벨링 후 내부전극
40: 유전체층 50: 내부전극 테이퍼부
60: 기공 70: 내부전극 중앙부

Claims (11)

  1. 세라믹 본체; 및
    상기 세라믹 본체의 내부에 형성되고, 중앙부 및 상기 중앙부로부터 가장자리로 갈수록 얇아지는 테이퍼부를 가지는 내부전극;을 포함하고,
    상기 내부전극의 면적에 대한 상기 테이퍼부의 면적의 비율은 35% 이하인 적층 세라믹 전자부품.
  2. 제1항에 있어서,
    상기 내부전극은 기공을 포함하며, 상기 기공을 포함한 내부전극 전체의 면적을 A, 기공을 제외한 내부전극의 면적을 B라 하는 경우 B/A를 내부전극의 커버리지라고 정의할 때, 상기 중앙부의 커버리지는 75% 이상인 적층 세라믹 전자부품.
  3. 제1항에 있어서,
    상기 테이퍼부의 커버리지는 상기 중앙부의 커버리지보다 작은 적층 세라믹 전자부품.
  4. 제1항에 있어서,
    상기 테이퍼부의 커버리지는 상기 중앙부의 커버리지의 80% 이하인 적층 세라믹 전자부품.
  5. 제1항에 있어서,
    사이즈가 0.6mm×0.3mm×0.3mm 이하인 적층 세라믹 전자부품.
  6. 제1항에 있어서,
    상기 세라믹 본체는 200 이상의 유전체층으로 이루어진 적층 세라믹 전자부품.
  7. 제1항에 있어서,
    상기 내부전극 적층 방향에서 바라본 내부전극의 모양은 직사각형, 모딴 직사각형, 모서리가 라운드진 직사각형인 적층 세라믹 전자부품.
  8. 유전체 시트를 마련하는 단계;
    도전성 페이스트를 준비하는 단계;
    상기 도전성 페이스트를 상기 유전체 시트 상에 인쇄하여, 중앙부 및 상기 중앙부로부터 가장자리로 갈수록 얇아지는 테이퍼부를 가지는 내부전극을 형성하는 단계;를 포함하고,
    상기 내부전극의 면적에 대한 상기 테이퍼부의 면적의 비율은 35% 이하인 적층 세라믹 전자부품의 제조방법.
  9. 제8항에 있어서,
    상기 적층 세라믹 전자부품의 사이즈가 0.6mm×0.3mm×0.3mm 이하인 적층 세라믹 전자부품의 제조방법.
  10. 제8항에 있어서,
    상기 유전체 시트는 200 이상 적층된 적층 세라믹 전자부품의 제조방법.
  11. 제8항에 있어서,
    상기 내부전극 적층 방향에서 본 내부전극의 단면 모양은 직사각형, 모딴 직사각형, 모서리가 라운드된 직사각형인 적층 세라믹 전자부품의 제조방법.
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