KR20140102003A - 도전성 페이스트 조성물, 이를 이용한 적층 세라믹 커패시터 및 이를 이용한 적층 세라믹 커패시터의 제조 방법 - Google Patents

도전성 페이스트 조성물, 이를 이용한 적층 세라믹 커패시터 및 이를 이용한 적층 세라믹 커패시터의 제조 방법 Download PDF

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Abstract

본 발명은 도전성 금속 분말; 세라믹 분말; 및 수지; 를 포함하며, 이론밀도가 6g/cm3 이상이고, 상대밀도가 95% 이상인 도전성 페이스트 조성물에 관한 것이다.

Description

도전성 페이스트 조성물, 이를 이용한 적층 세라믹 커패시터 및 이를 이용한 적층 세라믹 커패시터의 제조 방법{Conductive paste composition, multilayer ceramic capacitor using the same and method for fabricating the multilayer ceramic capacitor}
본 발명은 도전성 페이스트 조성물, 이를 이용한 적층 세라믹 커패시터 및 이를 이용한 적층 세라믹 커패시터의 제조 방법 관한 것이다.
최근 전기, 전자기기 산업의 고성능화, 경박단소화에 따라, 전자부품에 있어서도 소형, 고성능, 저가격화가 현저하게 요구된다.
특히 CPU의 고속화, 기기의 소형경량화, 디지털화, 고기능화가 더욱 진전됨에 따라, 적층 세라믹 커패시터도 이러한 요구에 대응하여 소형화, 박층화, 고용량화, 고주파영역에서의 저임피던스화 등의 특성을 구현하기 위한 연구 개발이 활발하다.
산업 전반에서 요구 되는 소형화와 고용량화를 구현하기 위해서는 유전률이 큰 재료의 이용, 대향하는 내부 전극의 면적의 증가, 인접하는 내부 전극간의 거리를 작게하여 구현할 수 있다.
따라서, 적층 세라믹 커패시터의 고용량화를 위해, 내부전극의 박층화가 요구되고 있다.
종래의 경우, 적층 세라믹 커패시터는 유전체층을 세라믹으로, 내부 전극을 전도성이 높은 금속을 사용하고, 외부 전극은 구리(Cu)와 같은 금속으로 제작하며, 유전체층과 내부 전극이 교대로 적층되는 구조를 가지고 잇다.
적층 세라믹 커패시터는 유전체층의 상부에 내부 전극용 도전성 페이스트를 이용하여 도포한 뒤, 이러한 유전체층을 적층 및 소성하여 제조된다.
상기 내부 전극용 도전성 페이스트가 도포된 유전체층을 소성할 때, 내부 전극과 유전체층의 소성 시에 수축률 차이에 의해 크랙(crack)이 발생하게 된다.
크랙(crack)이 발생하는 경우, 전극 연결성이 감소하여 용량이 감소하게 되고, 단락(short)가 발생하게 되어 신뢰도가 감소하게 된다.
따라서, 이러한 크랙(crack)의 발생을 낮추는 기술이 필요한 실정이다.
하기 선행기술문헌에 기재된 특허문헌은, 적층 세라믹 커패시터의 내부전극용 도전성 페이스트에 관한 특허들이다. 그러나 이러한 특허문헌들은 고충진 도전성 페이스트에 대해 개시하고 있지 아니하다.
한국 공개특허공보 제2011-0077788호 일본 공개특허공보 제2010-056290호
본 발명의 과제는 상기한 종래 기술의 문제점을 해결하기 위한 것으로서, 고충진 도전성 페이스트 및 이를 이용하여 고용량의 적층 세라믹 커패시터를 제공 하는 것이다.
본 발명의 일 실시형태에 따른 도전성 페이스트 조성물은 도전성 금속 분말;
세라믹 분말; 및 수지; 를 포함하며, 이론밀도가 6g/cm3 이상이고, 상대밀도가 95% 이상일 수 있다.
상기 세라믹 분말은 5 내지 10 wt% 로 포함될 수 있다.
상기 수지는 3 내지 5 wt% 로 포함될 수 있다
상기 세라믹 분말은 BaTiO3, Ba(TiZr)O3, CaZrO3 및 SrZrO3로 이루어진 군으로부터 선택된 하나 이상을 포함할 수 있다.
상기 수지는 PVB(Polyvinyl Butyral) 또는 EC(Ethyl Cellulose) 중 적어도 하나 이상일 수 있다.
상기 도전성 금속 분말은 은(Ag), 납(Pb), 백금(Pt), 니켈(Ni) 및 구리(Cu)로 이루어진 군으로부터 선택된 하나 이상일 수 있다.
본 발명의 다른 실시형태에 따른 적층 세라믹 커패시터는 유전체층이 적층된 세라믹 소체; 상기 유전체층에 형성되며, 도전성 금속 분말, 세라믹 분말 및 수지를 포함하며, 이론밀도가 6g/cm3 이상이고, 상대밀도가 95% 이상인 도전성 페이스트 조성물로 형성된 내부 전극; 및 상기 세라믹 소체의 외측에 형성되며, 상기 내부 전극과 전기적으로 연결된 외부 전극; 을 포함할 수 있다.
상기 세라믹 분말은 5 내지 10 wt% 로 포함될 수 있다..
상기 수지는 3 내지 5 wt% 로 포함될 수 있다.
상기 세라믹 분말은 BaTiO3, Ba(TiZr)O3, CaZrO3 및 SrZrO3로 이루어진 군으로부터 선택된 하나 이상을 포함할 수 있다.
상기 수지는 PVB(Polyvinyl Butyral) 또는 EC(Ethyl Cellulose) 중 적어도 하나일 수 있다.
상기 도전성 금속 분말은 은(Ag), 납(Pb), 백금(Pt), 니켈(Ni) 및 구리(Cu)로 이루어진 군으로부터 선택된 하나 이상일 수 있다.
상기 유전체층의 두께가 1.0 내지 6.0 um일 수 있다.
상기 내부 전극의 두께가 1.0 um 이하일 수 있다.
본 발명의 다른 실시 형태에 따른 적층 세라믹 커패시터의 제조방법은 도전성 금속 분말, 세라믹 분말 및 수지를 포함하며, 이론밀도가 6g/cm3 이상이고, 상대밀도가 95% 이상인 도전성 페이스트 조성물을 마련하는 단계; 복수 개의 그린시트에 상기 도전성 페이스트 조성물로 내부 전극을 형성하는 단계; 상기 내부 전극이 형성된 그린시트를 적층하여 적층체를 형성하는 단계; 상기 적층체를 이용하여 그린 칩을 제조하는 단계; 및 상기 그린 칩을 소성하여 세라믹 소체를 제조하는 단계; 를 포함할 수 있다.
상기 세라믹 분말은 5 내지 10 wt% 로 포함할 수 있다.
상기 수지는 3 내지 5 wt% 로 포함할 수 있다.
상기 세라믹 분말은 BaTiO3, Ba(TiZr)O3, CaZrO3 및 SrZrO3로 이루어진 군으로부터 선택된 하나 이상을 포함할 수 있다.
상기 수지는 PVB(Polyvinyl Butyral) 또는 EC(Ethyl Cellulose) 중 적어도 하나일 수 있다.
상기 도전성 금속 분말은 은(Ag), 납(Pb), 백금(Pt), 니켈(Ni) 및 구리(Cu)로 이루어진 군으로부터 선택된 하나 이상일 수 있다.
본 발명은 고충진 도전성 페이스트를 이용하여, 적층 세라믹 커패시터의 내부전극을 형성시킴으로써, 적층 세라믹 커패시터의 용량 및 신뢰성을 향상시킬 수 있다.
구체적으로, 도전성 페이스트의 이론밀도 및 상대밀도를 증가시켜, 적층 세라믹 커패시터의 내부 전극이 치밀하게 형성되어 내부 전극층이 균일하게 됨으로써, 전극의 연결성 및 대향 전극 면적이 증가하게 되어, 적층 세라믹 커패시터의 용량 및 신뢰성이 향상된다.
도 1는 본 발명의 일 실시형태에 따른 적층 세라믹 커패시터(b)와 종래 적층 세라믹 커패시터(a)의 인쇄형상을 비교한 사진이다.
도 2는 본 발명의 일 실시형태에 따른 적층 세라믹 커패시터(b)와 종래 적층 세라믹 커패시터(a)의 내부전극 연결성을 비교한 사진이다.
도 3은 본 발명의 일 실시형태에 따른 적층 세라믹 커패시터(b)와 종래 적층 세라믹 커패시터(a)의 IR 특성을 비교한 그래프이다.
도 4은 본 발명의 일 실시 형태에 따른 적층 세라믹 커패시터를 나타내는 개략적인 사시도이다.
도 5는 도 4의 A-A`를 따라 절단한 단면도이다.
이하, 첨부된 도면을 참조하여 본 발명의 바람직한 실시 형태들을 설명한다.
그러나, 본 발명의 실시형태는 여러 가지 다른 형태로 변형될 수 있으며, 본 발명의 범위가 이하 설명하는 실시 형태로 한정되는 것은 아니다. 또한, 본 발명의 실시형태는 당해 기술분야에서 평균적인 지식을 가진 자에게 본 발명을 더욱 완전하게 설명하기 위해서 제공되는 것이다.
어떤 구성요소가 다른 구성요소에 "연결되어" 있다고 언급된 때에는, 그 다른 구성요소에 직접적으로 연결될 수도 있지만, 중간에 다른 구성요소가 존재할 수도 있다고 이해되어야 할 것이다. 반면에, 어떤 구성요소가 다른 구성요소에 "직접 연결되어" 있다고 언급된 때에는 중간에 다른 구성요소가 존재하지 않는 것으로 이해되어야 할 것이다. 또한, 구성요소들 간의 관계를 설명하는 다른 표현들, 즉 "~사이에"와 "바로 ~사이에" 또는 "~에 이웃하는"과 "~에 직접 이웃하는" 등도 마찬가지로 해석되어야 한다.
본 발명에 참조된 도면에서 실질적으로 동일한 구성과 기능을 가진 구성요소들은 동일한 부호가 사용될 것이며, 도면에서 요소들의 형상 및 크기 등은 보다 명확한 설명을 위해 과장될 수 있다.
본 발명의 일 실시 형태에 따른 도전성 페이스트 조성물은 도전성 금속 분말; 세라믹 분말; 및 수지;를 포함하며, 이론밀도가 6 g/cm3 이상이고, 상대밀도가 95 % 이상일 수 있다.
본 명세서의 고충진 도전성 페이스트 조성물은 이론밀도가 6 g/cm3 이상이고, 상대밀도가 95% 이상인 도전성 페이스트 조성물을 의미한다.
이하, 본 발명의 일 실시형태에 따른 도전성 페이스트 조성물의 각 구성 성분을 보다 구체적으로 설명한다.
상기 도전성 금속 분말은 특별히 제한되지 않으며, 예를 들어, 은(Ag), 납(Pb), 백금(Pt), 니켈(Ni) 또는 구리(Cu) 등이 있고, 이들을 단독 또는 2종 이상을 혼합하여 사용할 수 있다.
또한, 상기 도전성 금속 분말은 본 발명의 실시 형태에 따라 다양한 입자 크기를 가질 수 있으며, 예를 들어, 50 내지 400 nm의 입자 크기를 가질 수 있다.
금속 분말의 입자 크기가 50 nm 미만의 경우에는 소결 시 금속 분말의 수축제어가 어려우며, 400 nm를 초과하는 경우에는 박막의 내부전극 층 형성이 어려운 문제가 있다.
한편, 상기 금속 분말을 상기 도전성 페이스트 조성물에 분산시키는 방법은 특별히 제한되지 않으며, 예를 들어, 3-롤 밀(3-roll mill)로 도전성 페이스트 조성물에 분산될 수 있다.
상기 수지는 특별히 제한되지 않으며, 예를 들어, PVB(Polyvinyl Butyral) 또는 EC(Ethyl Cellulose) 중 적어도 하나 또는 혼합하여 사용할 수 있다.
수지는 페이스트의 특성을 결정하는 아주 중요한 역할을 한다.
첫째, 페이스트 분산 공정에서 수지는 페이스트의 유동성 및 상 안정성을 부여하는 분산 보조제의 역할을 한다.
둘째, 적층 세라믹 커패시터를 제조하기 위해 페이스트를 세라믹 그린 시트에 인쇄하는 공정에서는 수지의 점탄성 거동에 의해 페이스트 인쇄면을 평탄하게 하는 역할을 한다.
페이스트 인쇄면이 평탄하지 않는 경우, 페이스트가 인쇄된 복수의 그린 시트를 적층 및 압착하는 과정에서 다른 전극과 단락(short)가 발생하거나, 내부전극이 끊어지는 현상이 발생하여 적층 세라믹 커패시터의 용량 및 신뢰도가 감소할 수 있다.
마지막으로, 페이스트가 인쇄된 복수의 그린 시트를 적층하는 공정에서는 유전체 층과 내부전극 층간의 접착력을 부여하는 접착제 역할을 한다.
상기 세라믹 분말은 금속 분말의 소결 수축 제어를 위한 것이라면 특별히 제한되지 않으며, 예를 들어, BaTiO3, Ba(TiZr)O3, CaZrO3 및 SrZrO3로 이루어진 군으로부터 선택된 하나 이상일 수 있다.
상기 세라믹 분말을 상기 도전성 페이스트에 분산시키는 방법은 특별히 제한되지 않으며, 예를 들어, 비즈 밀(beads mill)로 분산될 수 있다.
상기 세라믹 분말은 본 발명의 실시 형태에 따라 다양한 입자 크기를 가질 수 있으며, 예를 들어, 10 내지 200 nm의 평균 입자 크기를 가질 수 있다.
상기 세라믹 분말의 입자 크기는 상기 금속 분말의 입자 크기에 비례하여 결정될 수 있으며, 상기와 같이 10 내지 200 nm 크기가 바람직하다.
상기 도전성 페이스트 조성물은 이론밀도가 6 g/cm3 이상이고, 상대밀도가 95 % 이상일 수 있다.
밀도는 물체 또는 물질의 질량을 부피로 나눈 값을 의미한다.
이론 밀도란 혼합물 또는 화합물에 포함되는 재료들의 각각의 이론적 밀도값을 이용하여, 상기 혼합물 또는 화합물의 밀도를 계산한 것을 의미한다.
실제 밀도란 다른 말로 측정밀도라고 하며, 아르키메데스법으로 측정한 밀도값을 의미한다.
상대 밀도란 이론 밀도값과 실제(측정) 밀도의 비율을 의미하며, 본 명세서에는 백분율(%)을 이용하여 나타내었다.
도전성 페이스트 조성물의 세라믹 분말과 수지의 양을 각각 조절하여, 도전성 페이스트 조성물의 이론밀도 및 상대밀도를 측정하였다.
세라믹 분말과 수지의 양을 각각 달리하는 도전성 페이스트 조성물을 이용하여 적층 세라믹 커패시터를 제작하였다.
제작된 적층 세라믹 커패시터의 용량, 단락 여부, 박리현상(delamination) 발생 여부 및 연결성을 아래의 표 1에 나타내었다.
세라믹분말
(wt%)		 수지
(wt%)		 이론 밀도 상대 밀도 용량 단락 전극
연결성		 박리 현상
5 2 ○ ○ ○ × ○ ×
10 2 ○ ○ ○ × ○ ×
20 2 ○ ○ ○ × ○ ×
30 2 ○ × × × ○ ×
5 3 ○ ○ ○ ○ ○ ○
10 3 ○ ○ ○ ○ ○ ○
20 3 ○ ○ ○ × ○ ×
30 3 ○ × × × ○ ×
5 5 ○ ○ ○ ○ ○ ○
10 5 ○ ○ ○ ○ ○ ○
20 5 ○ × ○ ○ ○ ○
30 5 ○ × × ○ ○ ○
5 10 × × × ○ × ○
10 10 × × × ○ × ○
20 10 × × × ○ × ○
30 10 × × × × × ○
각 항목은 공재 및 수지의 양에 따라 제조된 100 개의 적층 세라믹 커패시터를 테스트하여 그 결과에 따라 또는 로 표시하였다.
박리현상은 100 개의 적층 세라믹 커패시터 중 2 개 미만인 경우에는 ○로, 2 개 이상인 경우에는 ×로 나타내었다.
용량은 목표한 용량의 95 % 이상인 경우에는 ○로, 95 % 미만인 경우에는 ×로 나타내었다.
이론밀도는 6 g/cm3 이상인 경우에는 ○로, 6 g/cm3 미만인 경우에는 ×로 나타내었다.
상대밀도는 95 % 이상인 경우에는 ○로, 95 % 미만인 경우에는 ×로 나타내었다.
단락은 100 개의 적층 세라믹 커패시터 중 2 개 미만인 경우에는 ○로, 2 개 이상인 경우에는 ×로 나타내었다.
전극 연결성은 85 % 이상인 경우에는 ○로, 85 % 미만인 경우에는 ×로 나타내었다.
표 1에서 보는 바와 같이, 도전성 페이스트 조성물의 이론밀도가 6 g/cm3 이상, 상대밀도가 95 % 이상인 경우에 박리현상이 거의 나타나지 않고, 충분한 용량을 확보할 수 있으며, 전극 연결성이 뛰어난 적층 세라믹 커패시터를 제작할 수 있다.
또한, 도전성 페이스트 조성물의 이론밀도가 6 g/cm3 이상, 상대밀도가 95 % 이상인 경우에 단락(short)이 발생하는 적층 세라믹 커패시터도 매우 적어, 적층 세라믹 커패시터의 신뢰성을 확보할 수 있다.
도 1은 본 발명의 일 실시형태에 따른 적층 세라믹 커패시터(b)와 종래 적층 세라믹 커패시터(a)의 인쇄형상을 비교한 사진이다.
도 1을 참조하면, 도전성 페이스트 조성물의 이론밀도가 6 g/cm3 이상, 상대밀도가 95 % 이상인 경우(b)가 종래의 경우(a)에 비해 인쇄형상이 개선되는 것을 알 수 있다.
그러므로, 본원 발명의 도전성 페이스트 조성물을 이용하여 제조된 적층 세라믹 커패시터는 종래의 방식으로 제조된 적층 세라믹 커패시터에 비해 신뢰성이 높아진다
도 2는 본 발명의 일 실시형태에 따른 적층 세라믹 커패시터(b)와 종래 적층 세라믹 커패시터(a)의 내부전극 연결성을 비교한 사진이다.
도 2를 참조하면, 도전성 페이스트 조성물의 이론밀도가 6 g/cm3 이상, 상대밀도가 95 % 이상인 경우(b)가 종래의 경우(a)에 비해 내부전극 연결성이 좋아지는 것을 알 수 있다.
따라서, 본원 발명의 도전성 페이스트 조성물을 이용하여 제작된 적층 세라믹 커패시터가 종래의 방식으로 제조된 적층 세라믹 커패시터에 비해 적층 세라믹 커패시터의 용량에 기여하는 내부 전극의 수가 많아진다.
즉, 연결성이 높아짐에 따라, 내부 전극의 대향 면적이 증가되어 적층 세라믹 커패시터의 용량이 증가하게 된다.
또한, 연결성이 높아짐에 따라서, 내부 전극끼리 발생하는 단락(short)이 감소하게 되어, 적층 세라믹 커패시터의 신뢰성이 향상된다.
도 3은 본 발명의 일 실시형태에 따른 적층 세라믹 커패시터(b)와 종래 적층 세라믹 커패시터(a)의 IR 특성을 비교한 그래프이다.
도 3은 130 oC에서 1 Vr 에서 6 Vr 까지, 각 단계를 30분 유지하여 적층 세라믹 커패시터의 Step IR을 측정한 것이다.
도 3을 참조하면, 도전성 페이스트 조성물의 이론밀도가 6 g/cm3 이상, 상대밀도가 95 % 이상인 경우(b)가 종래의 경우(a)에 비해 IR 특성이 2 Vr 정도 향상됨을 알 수 있다.
특히, 고장 누적 발생수(C)가 본원 발명의 적층 세라믹 커패시터(b)의 경우에는 5 Vr 에서부터 증가하기 시작하지만, 종래의 경우(a)에는 3 Vr 에서부터 급격히 증가하는 것을 알 수 있다.
도 4은 본 발명의 일 실시 형태에 따른 적층 세라믹 커패시터를 나타내는 개략적인 사시도이고, 도 5는 도 4의 A-A`를 따라 절단한 단면도이다.
도 4 및 도 5를 참조하면, 본 발명의 다른 실시형태에 따른 적층 세라믹 커패시터(100)는 유전체층(111)이 적층된 세라믹 소체(110); 상기 유전체층(111)에 형성되며, 도전성 금속 분말, 세라믹 분말 및 수지를 포함하며, 이론밀도가 6 g/cm3 이상이고, 상대밀도가 95% 이상인 도전성 페이스트 조성물로 형성된 내부 전극(130a, 130b); 및 상기 세라믹 소체(110)의 외측에 형성되며, 상기 내부 전극과 전기적으로 연결된 외부 전극(120a, 120b); 을 포함할 수 있다.
상기 세라믹 소체(110)는 복수의 세라믹 유전체층(111)을 적층한 후에 소결시킨 것으로, 인접하는 유전체 층끼리는 일체화되어 있다.
상기 세라믹 유전체층(111)은 높은 유전율을 갖는 세라믹 재료로 이루어질 수 있고, 이에 제한되는 것은 아니며, 예를 들면, 티탄산바륨(BaTiO3)계 재료, 납 복합 페로브스카이트계 재료 또는 티탄산스트론튬(SrTiO3)계 재료 등을 사용할 수 있다.
상기 내부 전극(130a, 130b)은 상기 복수의 유전체층의 적층 과정에서 상기 일 유전체층 사이에 형성된 것으로, 소결에 의하여 일 유전체층을 사이에 두고, 상기 세라믹 소체 내부에 형성된다.
상기 내부 전극(130a, 130b)의 일단은 서로 교대로 상기 세라믹 소체의 양 측면으로 노출된다.
상기 세라믹 소체의 측면으로 노출되는 상기 내부 전극(130a, 130b)의 일단은 각각 외부 전극(120a, 120b)과 전기적으로 연결된다.
상기 내부 전극(130a, 130b)은 본 발명의 일 실시형태에 따른 도전성 페이스트 조성물에 의하여 형성된다.
본 발명의 일 실시 형태에 따른 도전성 페이스트 조성물은 고충진되어 이론밀도가 6 g/cm3 이상이고, 상대밀도가 95% 이상이므로, 내부 전극의 인쇄현상이 개선되고, 연결성이 증가하여 용량 및 신뢰도가 증가하는 우수한 효과가 있다.
본 발명의 다른 실시 형태에 따른 적층 세라믹 커패시터의 제조방법은 도전성 금속 분말, 세라믹 분말 및 수지를 포함하며, 이론밀도가 6 g/cm3 이상이고, 상대밀도가 95 % 이상인 도전성 페이스트 조성물을 마련하는 단계; 복수 개의 그린시트에 상기 도전성 페이스트 조성물로 내부 전극을 형성하는 단계; 상기 내부 전극이 형성된 그린시트를 적층하여 적층체를 형성하는 단계; 상기 적층체를 이용하여 그린 칩을 제조하는 단계; 및 상기 그린 칩을 소성하여 세라믹 소체를 제조하는 단계;를 포함할 수 있다.
우선, 이론밀도가 6 g/cm3 이상이고, 상대밀도가 95 % 이상인 도전성 페이스트 조성물을 마련할 수 있다.
그런 다음, 상기 도전성 페이스트를 이용하여 적층 세라믹 커패시터(100)를 제조하게 되는데, 이하 적층 세라믹 커패시터(100)의 제조공정에 따라 설명하도록 한다.
우선, 복수 개의 그린시트를 마련할 수 있다.
상기 세라믹 그린시트는 세라믹 분말, 바인더, 용제를 혼합하여 슬러리를 제조하고, 상기 슬러리를 닥터 블레이드 법으로 수 ㎛의 두께를 갖는 시트(sheet)형으로 제작할 수 있다.
그리고, 그린시트 상에 상기 도전성 페이스트를 이용하여 내부전극(130a, 130b)을 형성할 수 있다.
상기 도전성 페이스트는 본 발명의 일 실시형태에 따른 도전성 페이스트이고, 상기 제1 및 제2 내부전극 패턴은 그라비아 인쇄법에 의하여 형성될 수 있다.
이와 같이 내부 전극(130a, 130b)이 형성된 후 그린시트를 캐리어 필름으로부터 분리시킨 후 복수의 그린시트 각각을 서로 겹쳐서 적층하여 적층체를 형성할 수 있다.
이어 그린시트 적층체를 고온, 고압으로 압착시킨 후, 압착된 시트 적층체를 절단공정을 통해 소정의 크기로 절단하여 그린 칩(green chip)을 제조할 수 있다.
이후 가소, 소성, 연마하여 세라믹 소체(110)를 제조하고, 외부 전극(120a, 120b) 및 도금 공정 등을 거쳐 적층 세라믹 커패시터(100)가 완성될 수 있다.
상기 내부 전극(130a, 130b)은 본 발명의 일 실시형태에 따른 도전성 페이스트 조성물에 의하여 형성된다.
본 발명의 일 실시 형태에 따른 도전성 페이스트 조성물은 고충진되어 이론밀도가 6 g/cm3 이상이고, 상대밀도가 95 % 이상이므로, 내부 전극의 인쇄현상이 개선되고, 연결성이 증가하여 용량 및 신뢰도가 증가하는 우수한 효과가 있다.
이상에서 설명한 본 발명은 전술한 실시예 및 첨부된 도면에 의해 한정되는 것이 아니고 후술하는 특허청구범위에 의해 결정되며, 본 발명의 구성은 본 발명의 기술적 사상을 벗어나지 않는 범위 내에서 그 구성을 다양하게 변경 및 개조할 수 있다는 것을 본 발명이 속하는 기술 분야에서 통상의 지식을 가진 자는 쉽게 알 수 있다.
100: 적층 세라믹 커패시터 110: 세라믹 소체
111: 유전체층 120a, 120b: 외부전극
130a, 130b: 내부전극

Claims (20)

  1. 도전성 금속 분말;
    세라믹 분말; 및
    수지; 를 포함하며,
    이론밀도가 6 g/cm3 이상이고, 상대밀도가 95 % 이상인 도전성 페이스트 조성물.
  2. 제1항에 있어서,
    상기 세라믹 분말은 5 내지 10 wt% 로 포함되는 도전성 페이스트 조성물.
  3. 제1항에 있어서,
    상기 수지는 3 내지 5 wt% 로 포함되는 도전성 페이스트 조성물.
  4. 제1항에 있어서,
    상기 세라믹 분말은 BaTiO3, Ba(TiZr)O3, CaZrO3 및 SrZrO3로 이루어진 군으로부터 선택된 하나 이상을 포함하는 도전성 페이스트 조성물.
  5. 제1항에 있어서,
    상기 수지는 PVB(Polyvinyl Butyral) 또는 EC(Ethyl Cellulose) 중 적어도 하나인 도전성 페이스트 조성물.
  6. 제1항에 있어서,
    상기 도전성 금속 분말은 은(Ag), 납(Pb), 백금(Pt), 니켈(Ni) 및 구리(Cu)로 이루어진 군으로부터 선택된 하나 이상인 도전성 페이스트 조성물.
  7. 유전체층이 적층된 세라믹 소체;
    상기 유전체층에 형성되며, 도전성 금속 분말, 세라믹 분말 및 수지를 포함하며, 이론밀도가 6 g/cm3 이상이고, 상대밀도가 95 % 이상인 도전성 페이스트 조성물로 형성된 내부 전극; 및
    상기 세라믹 소체의 외측에 형성되며, 상기 내부전극과 전기적으로 연결된 외부 전극; 을 포함하는 적층 세라믹 커패시터.
  8. 제7항에 있어서,
    상기 세라믹 분말은 5 내지 10 wt% 로 포함되는 적층 세라믹 커패시터.
  9. 제7항에 있어서,
    상기 수지는 3 내지 5 wt% 로 포함되는 적층 세라믹 커패시터.
  10. 제7항에 있어서,
    상기 세라믹 분말은 BaTiO3, Ba(TiZr)O3, CaZrO3 및 SrZrO3로 이루어진 군으로부터 선택된 하나 이상을 포함하는 적층 세라믹 커패시터.
  11. 제7항에 있어서,
    상기 수지는 PVB(Polyvinyl Butyral) 또는 EC(Ethyl Cellulose) 중 적어도 하나인 적층 세라믹 커패시터.
  12. 제7항에 있어서,
    상기 도전성 금속 분말은 은(Ag), 납(Pb), 백금(Pt), 니켈(Ni) 및 구리(Cu)로 이루어진 군으로부터 선택된 하나 이상인 적층 세라믹 커패시터.
  13. 제7항에 있어서,
    상기 유전체층의 두께가 1.0 내지 6.0 um인 적층 세라믹 커패시터.
  14. 제7항에 있어서,
    상기 내부전극의 두께가 1.0 um 이하인 적층 세라믹 커패시터.
  15. 도전성 금속 분말, 세라믹 분말 및 수지를 포함하며, 이론밀도가 6 g/cm3 이상이고, 상대밀도가 95 % 이상인 도전성 페이스트 조성물을 마련하는 단계;
    복수 개의 그린시트에 상기 도전성 페이스트 조성물로 내부 전극을 형성하는 단계;
    상기 내부 전극이 형성된 그린시트를 적층하여 적층체를 형성하는 단계;
    상기 적층체를 이용하여 그린 칩을 제조하는 단계; 및
    상기 그린 칩을 소성하여 세라믹 소체를 제조하는 단계;
    를 포함하는 적층 세라믹 커패시터의 제조방법.
  16. 제15항에 있어서,
    상기 세라믹 분말은 5 내지 10 wt% 로 포함되는 적층 세라믹 커패시터의 제조방법.
  17. 제15항에 있어서,
    상기 수지는 3 내지 5 wt% 로 포함되는 적층 세라믹 커패시터의 제조방법.
  18. 제15항에 있어서,
    상기 세라믹 분말은 BaTiO3, Ba(TiZr)O3, CaZrO3 및 SrZrO3로 이루어진 군으로부터 선택된 하나 이상을 포함하는 적층 세라믹 커패시터의 제조방법.
  19. 제15항에 있어서,
    상기 수지는 PVB(Polyvinyl Butyral) 또는 EC(Ethyl Cellulose) 중 적어도 하나인 적층 세라믹 커패시터의 제조방법.
  20. 제15항에 있어서,
    상기 도전성 금속 분말은 은(Ag), 납(Pb), 백금(Pt), 니켈(Ni) 및 구리(Cu)로 이루어진 군으로부터 선택된 하나 이상인 적층 세라믹 커패시터의 제조방법.
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