KR20120064963A - 내부전극용 도전성 페이스트 조성물, 이의 제조방법 및 이를 이용한 적층 세라믹 전자부품 - Google Patents

내부전극용 도전성 페이스트 조성물, 이의 제조방법 및 이를 이용한 적층 세라믹 전자부품 Download PDF

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KR20120064963A
KR20120064963A KR1020100126244A KR20100126244A KR20120064963A KR 20120064963 A KR20120064963 A KR 20120064963A KR 1020100126244 A KR1020100126244 A KR 1020100126244A KR 20100126244 A KR20100126244 A KR 20100126244A KR 20120064963 A KR20120064963 A KR 20120064963A
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삼성전기주식회사
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Abstract

본 발명은 내부전극용 도전성 페이스트 조성물, 이의 제조방법 및 이를 이용한 적층 세라믹 전자부품에 관한 것으로, 본 발명에 따른 내부전극용 도전성 페이스트 조성물 제조방법은 셀룰로오스계 수지에 금속 분말을 분산시켜 금속 입자 표면에 셀룰로오스계 수지가 코팅된 금속 분말을 마련하는 단계; 폴리비닐 부티랄 수지에 세라믹 분말을 분산시켜 세라믹 입자 표면에 폴리비닐 부티랄 수지가 코팅된 세라믹 분말을 마련하는 단계; 및 상기 금속 분말과 상기 세라믹 분말을 혼합하는 단계;를 포함한다. 본 발명에 따른 내부전극용 도전성 페이스트 조성물은 분산성이 우수하여 박막의 내부전극층을 형성할 수 있는 효과가 있다.

Description

내부전극용 도전성 페이스트 조성물, 이의 제조방법 및 이를 이용한 적층 세라믹 전자부품{Conductive paste composition for inner electrode, process thereof and multilayer ceramic electronic part using the same}
본 발명은 분산성이 우수하여 박막의 내부전극층 형성이 가능한 내부전극용 도전성 페이스트 조성물, 이의 제조방법 및 이를 이용한 적층 세라믹 전자부품에 관한 것이다.
최근 전기, 전자기기 산업의 고성능화, 경박단소화에 따라, 전자부품에 있어서도 소형, 고성능, 저가격화가 현저하게 요구된다.
특히 CPU의 고속화, 기기의 소형경량화, 디지털화, 고기능화가 더욱 진전됨에 따라, 적층 세라믹 커패시터도 이러한 요구에 대응하여 소형화, 박층화, 고용량화, 고주파영역에서의 저임피던스화 등의 특성을 구현하기 위한 연구 개발이 활발하다.
고용량 적층 세라믹 커패시터의 핵심 원자재인 내부전극용 금속 페이스트(paste)는 박층의 유전체 시트에 적용되므로 페이스트가 고르게 분산되지 않는 경우에는 분산불량으로 인하여 응집체가 발생하며, 이로 인하여 쇼트(short)가 발생하고 신뢰성이 저하된다. 따라서, 고분산된 금속 페이스트가 요구된다.
한편, 적층 세라믹 커패시터의 고용량화에 따라 내부전극의 박층화가 요구되고 있다.
그러나, 기존 방법으로 제조되는 내부전극용 금속 페이스트는 표면조도 및 분산성이 좋지 않아 소성 후 내부전극의 뭉침이 심하고 전극두께가 균일하지 않으므로 내부전극 박층화에 어려움이 있었다.
본 발명은 분산성이 우수하여 박막의 내부전극층 형성이 가능한 내부전극용 도전성 페이스트 조성물, 이의 제조방법 및 이를 이용한 적층 세라믹 전자부품을 제공하는 것이다.
본 발명의 일 실시 형태는 셀룰로오스계 수지에 금속 분말을 분산시켜 금속 입자 표면에 셀룰로오스계 수지가 코팅된 금속 분말을 마련하는 단계; 폴리비닐 부티랄 수지에 세라믹 분말을 분산시켜 세라믹 입자 표면에 폴리비닐 부티랄 수지가 코팅된 세라믹 분말을 마련하는 단계; 및 상기 금속 분말과 상기 세라믹 분말을 혼합하는 단계;를 포함하는 내부전극용 도전성 페이스트 조성물 제조방법을 제공한다.
상기 셀룰로오스계 수지는 에틸 셀룰로오스일 수 있다.
상기 금속 분말은 은(Ag), 납(Pb), 백금(Pt), 니켈(Ni) 및 구리(Cu)로 이루어진 군으로부터 선택된 하나 이상일 수 있다.
상기 금속 분말은 3-롤 밀(3-roll mill)로 분산될 수 있다.
상기 금속 분말은 50 내지 400 nm 의 평균 입자 크기를 가질 수 있다.
상기 세라믹 분말은 BaTiO3, Ba(TiZr)O3, CaZrO3 및 SrZrO3로 이루어진 군으로부터 선택된 하나 이상일 수 있다.
상기 세라믹 분말은 비즈 밀(beads mill)로 분산될 수 있다.
상기 세라믹 분말은 10 내지 200 nm의 평균 입자 크기를 가질 수 있다.
상기 금속 분말과 상기 세라믹 분말을 혼합한 혼합물을 3-롤 밀(3-roll mill)로 분산하는 단계를 더 포함할 수 있다.
본 발명의 다른 실시형태는 입자 표면에 셀룰로오스계 수지가 코팅된 금속 분말; 및 입자 표면에 폴리비닐 부티랄 수지가 코팅된 세라믹 분말;을 포함하는 내부전극용 도전성 페이스트 조성물을 제공한다.
본 발명의 또 다른 실시형태는 유전체층이 적층된 세라믹 소체; 상기 유전체층에 형성되며, 입자 표면에 셀룰로오스계 수지가 코팅된 금속 분말 및 입자 표면에 폴리비닐 부티랄 수지가 코팅된 세라믹 분말을 포함하는 내부전극용 도전성 페이스트 조성물로 형성된 내부전극층; 및 상기 세라믹 소체의 외측에 형성되며, 내부전극과 전기적으로 연결된 외부전극;을 포함하는 적층 세라믹 전자부품을 제공한다.
상기 유전체층의 두께가 1.0 내지 6.0 μm일 수 있으며, 상기 내부전극층의 두께는 1.0 μm 이하일 수 있다.
상기 내부전극층의 전극면적(coverage)이 80% 이상일 수 있으며, 상기 내부전극층의 내부전극 연결성이 90% 이상일 수 있다.
본 발명에 따른 내부전극용 도전성 페이스트 조성물은 접착력이 우수하고 수지의 응집이 없어 치밀하고 평탄한 인쇄면 확보가 가능한 효과가 있다.
또한, 분산성이 우수하므로, 박막의 내부전극층을 형성할 수 있어 초고용량 세라믹전자부품을 제조할 수 있는 효과가 있다.
도 1은 본 발명의 일 실시형태에 따른 내부전극용 도전성 페이스트 조성물의 제조 공정도이다.
도 2는 본 발명의 일 실시형태에 따른 내부전극용 도전성 페이스트 조성물의 제조 공정 모식도이다.
도 3은 본 발명의 일 실시형태에 따른 적층 세라믹 커패시터를 나타내는 개략적인 사시도이다.
도 4는 도 3의 A-A'를 따라 절단한 단면도이다.
도 5는 본 발명의 일 실시형태에 따른 적층 세라믹 커패시터(b)와 종래 적층 세라믹 커패시터(a)의 인쇄형상을 비교한 사진이다.
도 6은 본 발명의 일 실시형태에 따른 적층 세라믹 커패시터(b)와 종래 적층 세라믹 커패시터(a)의 박리 발생을 비교한 사진이다.
도 7은 본 발명의 일 실시형태에 따른 적층 세라믹 커패시터(b)와 종래 적층 세라믹 커패시터(a)의 전극 면적을 비교한 사진이다.
도 8은 본 발명의 일 실시형태에 따른 적층 세라믹 커패시터(b)와 종래 적층 세라믹 커패시터(a)의 내부전극 연결성을 비교한 사진이다.
이하, 첨부된 도면을 참조하여 본 발명의 바람직한 실시형태들을 설명한다.
그러나, 본 발명의 실시형태는 여러 가지 다른 형태로 변형될 수 있으며, 본 발명의 범위가 이하 설명하는 실시 형태로 한정되는 것은 아니다. 또한, 본 발명의 실시형태는 당해 기술 분야에서 평균적인 지식을 가진 자에게 본 발명을 더욱 완전하게 설명하기 위해서 제공되는 것이다. 따라서, 도면에서의 요소들의 형상 및 크기 등은 명확한 설명을 위해 과장될 수 있으며, 도면상의 동일한 부호로 표시되는 요소는 동일한 요소이다.
도 1은 본 발명의 일 실시형태에 따른 내부전극용 도전성 페이스트 조성물의 제조 공정도이다.
도 2는 본 발명의 일 실시형태에 따른 내부전극용 도전성 페이스트 조성물의 제조 공정 모식도이다.
도 1에 도시된 바와 같이, 본 발명의 일 실시형태에 따른 내부전극용 도전성 페이스트 조성물 제조방법은 셀룰로오스계 수지에 금속 분말을 분산시켜 금속 입자 표면에 셀룰로오스계 수지가 코팅된 금속 분말을 마련하는 단계(S1); 폴리비닐 부티랄 수지에 세라믹 분말을 분산시켜 세라믹 입자 표면에 폴리비닐 부티랄 수지가 코팅된 세라믹 분말을 마련하는 단계(S2); 상기 금속 분말과 상기 세라믹 분말을 혼합하는 단계(S3); 상기 혼합물을 분산시키는 단계(S4); 및 내부전극용 도전성 페이스트 조성물을 마련하는 단계(S5)를 포함한다.
본 발명의 일 실시형태에 따르면 금속 분말 및 세라믹 분말을 각각 별도로 분산한 다음 이를 혼합 및 분산함으로써 세라믹 분말이 금속 분말에 고르게 분산되도록 하는 내부전극용 도전성 페이스트 조성물 제조방법을 제공한다.
특히, 본 발명의 일 실시형태에서는 금속 분말은 셀룰로오스계 수지에 분산시키고, 세라믹 분말은 폴리비닐 부티랄 수지에 분산시켜 제조함으로써 상기 페이스트 조성물의 분산성을 향상시킬 수 있다.
각 분산 단계에서 첨가되는 수지는 페이스트의 특성을 결정하는 아주 중요한 역할을 한다.
즉, 페이스트 분산 공정에서 수지는 페이스트의 유동성 및 상 안정성을 부여하는 분산 보조제의 역할을 한다.
또한, 적층 세라믹 커패시터를 제조하기 위해 페이스트를 세라믹 그린 시트에 인쇄하는 공정에서는 수지의 점탄성 거동에 의해 페이스트 인쇄면을 평탄하게 하는 역할을 한다.
다음으로, 페이스트가 인쇄된 복수의 그린 시트를 적층하는 적층 공정에서는 유전체 층과 내부전극 층간의 접착력을 부여하는 접착제 역할을 한다.
이하, 본 발명의 일 실시형태에 따른 내부전극용 도전성 페이스트 조성물 제조방법을 각 단계별로 구체적으로 설명한다.
우선, 셀룰로오스계 수지에 금속 분말을 분산시켜 금속 입자 표면에 셀룰로오스계 수지가 코팅된 금속 분말을 마련한다(S1).
상기 셀룰로오스계 수지는 특별히 제한되지 않으며, 예를 들어, 에틸 셀룰로오스일 수 있다.
에틸 셀룰로오스(ethyl cellulose)는 의자(chair)형 구조를 가지는 수지로 분산 스트레스(stress)에 의한 변형이 발생하였을 경우에 탄성에 의한 회복이 빠른 특성을 갖는다.
따라서, 평탄한 페이스트 인쇄면 확보가 가능하다.
또한, 상기 에틸 셀룰로오스 수지는 금속 분말과 친화력이 강하여 분산에 유리한 바 본 발명의 일 실시형태에서는 상기 금속 분말을 셀룰로오스계 수지, 특히 에틸 셀룰로오스 수지에 분산시켜 셀룰로오스계 수지가 코팅된 금속 분말을 마련한다.
상기 금속 분말은 특별히 제한되지 않으며, 예를 들면, 은(Ag), 납(Pb), 백금(Pt), 니켈(Ni) 또는 구리(Cu) 등이 있고, 이들을 단독 또는 2종 이상 혼합하여 사용할 수 있다.
또한, 상기 금속 분말은 본 발명의 실시 형태에 따라 다양한 입자 크기를 가질 수 있으며, 예를 들어, 50 내지 400 nm 의 입자 크기를 가질 수 있다.
금속 분말의 입자 크기가 50 nm 미만의 경우에는 소결시 금속 분말의 수축 제어가 어려우며, 400 nm를 초과하는 경우에는 박막의 내부전극 층 형성이 어려운 문제가 있다.
한편, 상기 금속 분말의 분산 방법은 특별히 제한되지 않으며, 예를 들어, 3-롤 밀(3-roll mill)로 수행될 수 있다.
다음으로, 폴리비닐 부티랄 수지에 세라믹 분말을 분산시켜 세라믹 입자 표면에 폴리비닐 부티랄 수지가 코팅된 세라믹 분말을 마련한다(S2).
폴리비닐 부티랄(polyvinyl butyral) 수지는 사슬과 가교로 이루어진 구조로 분산 스트레스(stress)에 의한 변형으로 사슬이 끊어지는 특성을 가지므로 탄성 회복이 어려워 평탄한 인쇄면 확보가 불가능하다.
그러나 상기 폴리비닐 부티랄 수지는 접착력이 강하다는 장점이 있다.
또한, 상기 세라믹 분말은 에틸 셀룰로오스와 폴리비닐 부티랄 수지 모두에 분산이 가능하나 점도가 낮은 폴리비닐 부티랄 수지가 보다 유리하다.
상기 세라믹 분말은 금속 분말의 소결 수축 제어를 위한 것이라면 특별히 제한되지 않으며, 예를 들어, BaTiO3, Ba(TiZr)O3, CaZrO3 및 SrZrO3로 이루어진 군으로부터 선택된 하나 이상일 수 있다.
상기 세라믹 분말의 분산 방법은 특별히 제한되지 않으며, 예를 들어, 비즈 밀(beads mill)로 분산될 수 있다.
상기 세라믹 분말은 본 발명의 실시 형태에 따라 다양한 입자 크기를 가질 수 있으며, 예를 들어, 10 내지 200 nm의 평균 입자 크기를 가질 수 있다.
상기 세라믹 분말의 입자 크기는 상기 금속 분말의 입자 크기에 비례하여 결정될 수 있으며, 상기와 같이 10 내지 200 nm 의 크기가 바람직하다.
내부전극 페이스트 조성물 제조에 사용되는 인쇄용 수지인 에틸 셀룰로오스 수지는 점탄성 특성으로 인해 페이스트의 평탄한 인쇄가 가능한 효과가 있다.
반면, 폴리비닐 부티랄 수지를 적용한 경우 평탄한 인쇄면 확보가 어려운 대신 접착력이 강하다는 장점이 있다.
따라서, 상기 수지 중 어느 하나만을 사용할 경우, 예를 들어 에틸 셀룰로오스 수지만을 사용하면 평탄한 인쇄면 확보는 가능하나 접착력이 약한 문제가 있고, 폴리비닐 부티랄 수지만을 사용할 경우 접착력은 강하나 평탄한 인쇄면 확보가 어려운 문제가 있었다.
한편, 에틸 셀룰로오스 수지와 폴리비닐 부티랄 수지를 단순 혼합하여 사용할 경우에는 접착력은 향상시킬 수 있으나, 인쇄형상이 균일하지 않아 박막의 내부전극 제조는 어려운 문제가 있었다.
특히, 에틸 셀룰로오스 수지와 폴리비닐 부티랄 수지는 서로 구조적 차이가 크므로 잘 섞이지 않아 수지의 응집이 발생하는 문제가 있었다.
본 발명의 일 실시형태에 따라 금속 분말은 셀룰로오스계 수지에 분산시키고, 세라믹 분말은 폴리비닐 부티랄 수지에 분산시켜 페이스트를 제조함으로써, 분산성이 향상되면서도, 접착력이 우수하고 수지의 응집이 없어 평탄한 인쇄면 확보가 가능하다.
다음으로 상기 금속 분말과 상기 세라믹 분말을 혼합하게 된다(S3).
상기 금속 분말은 셀룰로오스계 수지, 특히 에틸 셀룰로오스 수지가 코팅된 것이며, 세라믹 분말은 폴리비닐 부티랄 수지가 코팅된 것이다.
상기와 같이, 금속 분말과 세라믹 분말을 각각 에틸 셀룰로오스 및 폴리비닐 부티랄 수지에 별도로 분산시키므로, 상기 수지가 코팅된 금속 분말 및 세라믹 분말을 혼합하더라도 수지의 응집은 발생하지 않는다.
상기 금속 분말 및 세라믹 분말을 혼합한 후에 상기 혼합물을 용제에 분산시켜(S4), 본 발명의 일 실시형태에 따른 내부전극용 도전성 페이스트 조성물을 마련한다(S5).
상기 혼합물의 분산 방법은 특별히 제한되지 않으며, 예를 들어, 3-롤 밀(3-roll mill)로 수행될 수 있다.
또한, 상기 내부전극용 도전성 페이스트 조성물의 마련은 상기 금속 분말 및 세라믹 분말을 혼합 및 분산하는 공정을 제외하고는 일반적인 공정을 따른다.
내부전극용 도전성 페이스트 조성물에 포함되는 용제 등은 페이스트 제조에 사용하는 것이라면 제한되지 않는다.
즉, 내부전극용 도전성 페이스트 조성물의 용제는, 예를 들면, 테르피네올, 디하이드로테르피네올, 부틸카르비톨, 케로신 등을 사용할 수 있다.
도 2에 도시된 바와 같이, 본 발명의 일 실시형태에 따른 내부전극용 도전성 페이스트 조성물은 셀룰로오스계 수지(12)가 코팅된 금속 분말(11); 및 폴리비닐 부티랄 수지(22)가 코팅된 세라믹 분말(21);을 포함한다.
상기 내부전극용 도전성 페이스트 조성물은 상술한 본 발명의 일 실시형태인 내부전극용 도전성 페이스트 조성물 제조방법에 의해 제조될 수 있다.
따라서, 금속 분말(11)의 표면에는 셀룰로오스 수지(12)가 대부분 코팅되고, 세라믹 분말(21)에는 폴리비닐 부티랄 수지(22)가 코팅되므로, 양 수지간 응집이 없어 분산성이 우수하면서도 평탄한 인쇄면의 형성이 가능하다.
또한, 유전체 시트와의 접착력이 우수하여 박리 불량이 발생하지 않는 효과가 있다.
도 3은 본 발명의 일 실시형태에 따른 적층 세라믹 커패시터를 나타내는 개략적인 사시도이고, 도 4는 도 3의 A-A'를 따라 절단한 단면도이다.
도 3 및 도 4를 참조하면, 본 발명의 다른 실시형태에 따른 적층 세라믹 전자부품, 특히 적층 세라믹 커패시터(100)는 유전체층(111)이 적층된 세라믹 소체(110); 상기 유전체층(111)에 형성되며, 입자 표면에 셀룰로오스계 수지가 코팅된 금속 분말 및 입자 표면에 폴리비닐 부티랄 수지가 코팅된 세라믹 분말을 포함하는 내부전극용 도전성 페이스트 조성물로 형성된 내부전극층(130a, 130b); 및 상기 세라믹 소체(110)의 외측에 형성되며, 내부전극과 전기적으로 연결된 외부전극(120a, 120b);을 포함한다.
상기 세라믹 소체(110)는 복수의 세라믹 유전체층(111)을 적층한 후에 소결시킨 것으로, 인접하는 유전체 층끼리는 일체화되어 있다.
상기 세라믹 유전체층(111)은 높은 유전율을 갖는 세라믹 재료로 이루어질 수 있고, 이에 제한되는 것은 아니며, 예를 들면, 티탄산바륨(BaTiO3)계 재료, 납 복합 페로브스카이트계 재료 또는 티탄산스트론튬(SrTiO3)계 재료 등을 사용할 수 있다.
상기 유전체층의 두께는 본 발명의 실시에 따라 조절될 수 있으며, 예를 들어, 1.0 내지 6.0 μm일 수 있다.
상기 내부전극층(130a, 130b)은 상기 복수의 유전체층의 적층 과정에서 상기 일 유전체층 사이에 형성된 것으로, 소결에 의하여 일 유전체층을 사이에 두고, 상기 세라믹 소체 내부에 형성된다.
상기 내부전극층(130a, 130b)의 일단은 서로 교대로 상기 세라믹 소체의 양 측면으로 노출된다.
상기 세라믹 소체의 측면으로 노출되는 상기 내부전극층(130a, 130b)의 일단은 각각 외부전극(120a, 120b)과 전기적으로 연결된다.
상기 내부전극(130a, 130b)은 본 발명의 일 실시형태에 따른 내부전극 페이스트 조성물에 의하여 형성된다.
상기 내부전극층의 두께는 본 발명의 실시에 따라 조절될 수 있으며, 예를 들어, 1.0 μm 이하일 수 있다.
상기 내부전극층의 전극면적(coverage)은 80% 이상일 수 있으며, 상기 내부전극층의 내부전극 연결성은 90% 이상일 수 있다.
내부전극층의 전극면적은 유전체층에 도포된 내부전극의 전체 면적을 가리키며, 내부전극 연결성은 내부 전극의 전체 면적 대비 실제 내부 전극의 도포 면적의 비율로 정의할 수 있다.
본 발명의 일 실시형태에 따른 내부전극 페이스트 조성물은 분산성이 우수하고 평탄한 인쇄면 형성이 가능하므로 이에 의하여 형성된 내부전극층은 상기와 같이 전극면적이 80% 이상인 효과가 있다.
또한, 내부전극 연결성이 90% 이상인 효과가 있으므로, 박막 내부전극을 제조하더라도, 신뢰성이 확보된 초고용량 적층 세라믹 전자부품의 제조가 가능하다.
상기 내부전극 페이스트 조성물의 구체적인 성분 및 특징은 상술한 바와 같다.
본 발명의 일 실시형태에 따른 내부전극 페이스트 조성물은 분산성이 우수하며, 평탄한 인쇄면 형성이 가능하므로, 이를 이용하여 내부전극 층을 형성할 경우 유전체 시트와의 접착력이 우수하여 박리 불량이 발생하지 않는 효과가 있다.
또한, 박막 내부전극의 형성이 가능한 효과가 있다.
상기 본 발명의 일 실시형태에 따른 적층 세라믹 전자부품의 제조방법은 상술한 본 발명의 일 실시형태에 따른 내부전극용 페이스트 조성물을 이용하여 내부전극 층을 형성하는 것을 제외하고는 일반적인 방법과 동일하다.
적층 세라믹 전자부품의 제조방법을 본 발명의 실시예에 따라 아래에서 구체적으로 설명하도록 한다.
우선, 셀룰로오스계 수지가 코팅된 금속 분말 및 폴리비닐 부티랄 수지가 코팅된 세라믹 분말을 포함하는 내부전극용 도전성 페이스트 조성물을 마련하였다.
구체적으로, 에틸 셀룰로오스 수지에 니켈(Ni) 금속 분말을 3-롤 밀(3-roll mill)로 분산시켜 니켈 입자 표면에 에틸 셀룰로오스 수지를 코팅하고, 이와 별개로 폴리비닐 부티랄 수지에 티탄산바륨(BaTiO3) 분말을 비즈 밀(beads mill)로 분산시켜 티탄산바륨 입자 표면에 폴리비닐 부티랄 수지를 코팅하였다.
상기 니켈 분말의 입자크기는 200 nm 이고, 티탄산바륨 분말의 입자크기는 50 nm 이었다.
그런 다음, 상기 니켈 분말과 상기 티탄산바륨 분말을 혼합하고, 3-롤 밀(3-roll mill)로 분산시켜 내부전극용 도전성 페이스트 조성물을 마련하였다.
상기 도전성 페이스트를 이용하여 적층 세라믹 커패시터의 제조하는 공정은 우선, 티탄산바륨(BaTiO3) 파우더를 이용하여 복수 개의 그린시트를 마련하였다.
그리고, 그린시트 상에 상기 페이스트를 디스펜싱(dispensing)하고, 스퀴지(squeegee)를 일측 방향으로 진행시키면서 내부전극 층을 형성하였다.
이와 같이 내부전극 층이 형성된 후 그린시트를 캐리어 필름으로부터 분리시킨 후 복수의 그린시트 각각을 서로 겹쳐서 적층하여 적층체를 형성하였다.
이어 그린시트 적층체를 고온, 고압으로 압착시킨 후, 압착된 시트 적층체를 절단공정을 통해 소정의 크기로 절단하여 그린 칩(green chip)을 제조하였다.
이후 가소, 소성, 연마하여 세라믹 소체를 제조하고, 외부전극 형성 및 도금 공정 등을 거쳐 적층 세라믹 커패시터를 완성하였다.
상기 적층 세라믹 커패시터의 내부전극 층의 두께는 0.6 μm 이었다.
한편, 비교예는 종래 적층 세라믹 커패시터 제조방법에 의해 제조된 것으로서, 에틸 셀룰로오스 수지와 폴리비닐 부티랄 수지를 단순 혼합한 혼합물에 각각 니켈 분말과 티탄산바륨 분말을 분산시킨 것을 제외하고는 본 실시예와 동일하다.
도 5는 본 발명의 일 실시형태에 따른 적층 세라믹 커패시터(b)와 종래 적층 세라믹 커패시터(a)의 인쇄형상을 비교한 사진이다.
도 6은 본 발명의 일 실시형태에 따른 적층 세라믹 커패시터(b)와 종래 적층 세라믹 커패시터(a)의 박리 발생을 비교한 사진이다.
도 7은 본 발명의 일 실시형태에 따른 적층 세라믹 커패시터(b)와 종래 적층 세라믹 커패시터(a)의 전극 면적을 비교한 사진이다.
도 8은 본 발명의 일 실시형태에 따른 적층 세라믹 커패시터(b)와 종래 적층 세라믹 커패시터(a)의 내부전극 연결성을 비교한 사진이다.
도 5 내지 도 8을 참조하면, 에틸셀룰로오스 수지와 폴리비닐 부티랄 수지를 단순 혼합한 경우(a)에 비해 본 발명의 일 실시형태(b)에 따르면 상기 수지를 각각 별개로 분산에 사용함으로써 인쇄형상이 개선되고, 박리 발생이 감소하며, 전극면적 및 내부전극 연결성이 향상되었음을 보여주고 있다.
아래 [표 1]은 에틸셀룰로오스 수지와 폴리비닐 부티랄 수지를 단순 혼합하여 분산한 경우(비교예)와 상기 수지를 별개로 분산에 사용하여 에틸셀룰로오스 수지가 코팅된 금속분말과 폴리비닐 부티랄 수지가 코팅된 세라믹 분말을 혼합하여 분산한 경우(실시예)의 박리 발생, 전극 면적 및 내부전극 연결성을 비교하고 있다.
구분 박리 발생 전극 면적 내부전극 연결성
비교예 30 % 이상 75 % 미만 85 % 미만
실시예 5 % 미만 80 % 이상 90 % 이상
상기 [표 1]을 참조하면, 본 발명의 실시예는 상기 도전성 페이스트 조성물을 이용하여 내부전극층을 형성하므로 내부전극 층과 유전체 층 사이의 박리 불량이 감소하여 적층 세라믹 커패시터의 신뢰성이 향상되는 효과가 있다.
특히, 본 발명의 실시예는 전극면적과 내부전극 연결성이 각각 80% 및 90% 이상으로서 박막의 내부전극의 제조가 가능하므로 초고용량의 적층 세라믹 커패시터의 제조가 가능하다.
본 발명은 상술한 실시형태 및 첨부된 도면에 의해 한정되는 것이 아니며, 첨부된 청구범위에 의해 한정된다. 따라서, 청구범위에 기재된 본 발명의 기술적 사상을 벗어나지 않는 범위 내에서 다양한 형태의 치환, 변형 및 변경이 가능하다는 것은 당 기술분야의 통상의 지식을 가진 자에게는 자명할 것이며, 이 또한 첨부된 청구범위에 기재된 기술적 사상에 속한다 할 것이다.
11: 금속 분말 12: 셀룰로오스계 수지
21: 세라믹 분말 22: 폴리비닐 부티랄 수지
100: 적층 세라믹 커패시터 110: 세라믹 소체
111: 유전체층 120a, 120b: 외부전극
130a, 130b: 내부전극층

Claims (16)

  1. 셀룰로오스계 수지에 금속 분말을 분산시켜 금속 입자 표면에 셀룰로오스계 수지가 코팅된 금속 분말을 마련하는 단계;
    폴리비닐 부티랄 수지에 세라믹 분말을 분산시켜 세라믹 입자 표면에 폴리비닐 부티랄 수지가 코팅된 세라믹 분말을 마련하는 단계; 및
    상기 금속 분말과 상기 세라믹 분말을 혼합하는 단계;
    를 포함하는 내부전극용 도전성 페이스트 조성물 제조방법.
  2. 제1항에 있어서,
    상기 셀룰로오스계 수지는 에틸 셀룰로오스인 내부전극용 도전성 페이스트 조성물 제조방법.
  3. 제1항에 있어서,
    상기 금속 분말은 은(Ag), 납(Pb), 백금(Pt), 니켈(Ni) 및 구리(Cu)로 이루어진 군으로부터 선택된 하나 이상인 내부전극용 도전성 페이스트 조성물 제조방법.
  4. 제1항에 있어서,
    상기 금속 분말은 3-롤 밀(3-roll mill)로 분산되는 내부전극용 도전성 페이스트 조성물 제조방법.
  5. 제1항에 있어서,
    상기 금속 분말은 50 내지 400 nm 의 평균 입자 크기를 갖는 내부전극용 도전성 페이스트 조성물 제조방법.
  6. 제1항에 있어서,
    상기 세라믹 분말은 BaTiO3, Ba(TiZr)O3, CaZrO3 및 SrZrO3로 이루어진 군으로부터 선택된 하나 이상인 내부전극용 도전성 페이스트 조성물 제조방법.
  7. 제1항에 있어서,
    상기 세라믹 분말은 비즈 밀(beads mill)로 분산되는 내부전극용 도전성 페이스트 조성물 제조방법.
  8. 제1항에 있어서,
    상기 세라믹 분말은 10 내지 200 nm의 평균 입자 크기를 갖는 내부전극용 도전성 페이스트 조성물 제조방법.
  9. 제1항에 있어서,
    상기 금속 분말과 상기 세라믹 분말을 혼합한 혼합물을 3-롤 밀(3-roll mill)로 분산하는 단계를 더 포함하는 내부전극용 도전성 페이스트 조성물 제조방법.
  10. 입자 표면에 셀룰로오스계 수지가 코팅된 금속 분말; 및
    입자 표면에 폴리비닐 부티랄 수지가 코팅된 세라믹 분말;
    을 포함하는 내부전극용 도전성 페이스트 조성물.
  11. 제10항에 있어서,
    상기 셀룰로오스계 수지는 에틸 셀룰로오스인 내부전극용 도전성 페이스트 조성물.
  12. 유전체층이 적층된 세라믹 소체;
    상기 유전체층에 형성되며, 입자 표면에 셀룰로오스계 수지가 코팅된 금속 분말 및 입자 표면에 폴리비닐 부티랄 수지가 코팅된 세라믹 분말을 포함하는 내부전극용 도전성 페이스트 조성물로 형성된 내부전극층; 및
    상기 세라믹 소체의 외측에 형성되며, 내부전극과 전기적으로 연결된 외부전극;
    을 포함하는 적층 세라믹 전자부품.
  13. 제12항에 있어서,
    상기 유전체층의 두께가 1.0 내지 6.0 μm인 적층 세라믹 전자부품.
  14. 제12항에 있어서,
    상기 내부전극층의 두께가 1.0 μm 이하인 적층 세라믹 전자부품.
  15. 제12항에 있어서,
    상기 내부전극층의 전극면적(coverage)이 80% 이상인 적층 세라믹 전자부품.
  16. 제12항에 있어서,
    상기 내부전극층의 내부전극 연결성이 90% 이상인 적층 세라믹 전자부품.
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