KR101141441B1 - 적층 세라믹 전자부품용 세라믹 페이스트의 제조방법 및 이를 포함하는 적층 세라믹 전자부품의 제조방법 - Google Patents

적층 세라믹 전자부품용 세라믹 페이스트의 제조방법 및 이를 포함하는 적층 세라믹 전자부품의 제조방법 Download PDF

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Abstract

본 발명은 적층 세라믹 전자부품용 세라믹 페이스트의 제조방법 및 이를 포함하는 적층 세라믹 커패시터의 제조방법에 관한 것으로, 본 발명에 따른 적층 세라믹 전자부품용 세라믹 페이스트의 제조방법은 세라믹 분말 및 제1 용제를 포함하는 1차 혼합물을 해쇄하여 슬러리 상태의 1차 혼합물을 제조하는 단계; 상기 제1 용제를 휘발시켜 습윤 케익 상태의 1차 혼합물을 형성하는 단계; 및 상기 습윤 케익 상태의 1차 혼합물에 상기 제1 용제보다 점도가 높은 제2 용제를 혼합하고, 분산하여 페이스트 상태의 2차 혼합물을 형성하는 단계;를 포함한다.

Description

적층 세라믹 전자부품용 세라믹 페이스트의 제조방법 및 이를 포함하는 적층 세라믹 전자부품의 제조방법{A method of manufacturing ceramic paste for multilayer ceramic electronic component and a method of manufacturing multilayer ceramic electronic component}
본 발명은 분산성이 우수한 적층 세라믹 전자부품용 세라믹 페이스트의 제조방법 및 이를 포함하는 적층 세라믹 전자부품의 제조방법에 관한 것이다.
일반적으로 커패시터, 인턱터, 압전 소자, 바리스터, 또는 서미스터 등의 세라믹 재료를 사용하는 전자부품은 세라믹 재료로 이루어진 세라믹 소체, 소체 내부에 형성된 내부전극 및 상기 내부전극과 접속되도록 세라믹 소체 표면에 설치된 외부전극을 구비한다.
세라믹 전자부품 중 적층 세라믹 커패시터는 적층된 복수의 유전체층, 일 유전체층을 사이에 두고 대향 배치되는 내부전극, 상기 내부전극에 전기적으로 접속된 외부전극을 포함한다.
적층 세라믹 커패시터는 소형이면서 고용량이 보장되고, 실장이 용이하다는 장점으로 인하여 컴퓨터, PDA, 휴대폰 등의 이동 통신장치의 부품으로서 널리 사용되고 있다.
최근 전기, 전자기기 산업의 고성능화 및 경박단소화에 따라 전자부품에 있어서도 소형, 고성능 및 저가격화가 요구되고 있다. 특히 CPU의 고속화, 기기의 소형경량화, 디지털화 및 고기능화가 진전됨에 따라, 적층세라믹 커패시터(Multi Layer Ceramic Capacitor, 이하 'MLCC'라 한다.)도 소형화, 박층화, 고용량화, 고주파영역에서의 저임피던스화 등의 특성을 구현하기 위한 연구 개발이 활발히 진행되고 있다.
MLCC의 초소형, 초박층, 초고용량화가 가속됨에 따라 0603(0.6㎜ x 0.3㎜) 크기의 1.0㎌ 이상의 고적층, 고용량 적층 세라믹 콘덴서가 출시되고 있다. 고적층, 고용량 적층 세라믹 콘덴서에 사용되는 유전체층 및 내부 전극 모두 약 1㎛ 이하의 박막시트이다. 박막 유전체층 및 박막 내부 전극을 고적층함에 따라 적층 및 압착 과정에서 변형 불량이 증가되어 초박막, 초고용량 적층 세라믹 커패시터의 구현을 어렵게 하고 있다.
최근에는 박막 시트의 적층성을 높이기 위해 고온, 고압에서 시트를 전사시키는 열전사적층법을 적용하고 있는데, 박막 전극의 늘어남으로 인하여 그린 칩에서의 불량이 증가되고 있다. 이러한 문제를 해결하기 위하여 적층 전 단계에서 내부전극이 형성되지 않은 유전체층의 마진부에 유전체를 인쇄하여 적층, 절단공정에 의해 전극이 늘어나는 현상을 방지하고 있다. 마진부에 인쇄되는 유전체는 페이스트 형태로 제조하여 인쇄되는데, 기존의 페이스트 제조방법으로는 미립의 세라믹 파우더를 분산시키기 어려운 문제가 있다. 이에 따라, 소성 후 유전체층에 기공이 남아 용량 및 신뢰성 저하의 원인이 되고 있다.
본 발명은 상기와 같은 문제점을 해결하기 위한 것으로, 본 발명의 목적은 분산성이 우수한 적층 세라믹 전자부품용 세라믹 페이스트의 제조방법 및 이를 포함하는 적층 세라믹 전자부품의 제조방법을 제공하는 것이다.
상기 과제를 해결하기 위하여 본 발명의 일 실시형태는 세라믹 분말 및 제1 용제를 포함하는 1차 혼합물을 해쇄하여 슬러리 상태의 1차 혼합물을 제조하는 단계; 상기 제1 용제를 휘발시켜 습윤 케익 상태의 1차 혼합물을 형성하는 단계; 및 상기 습윤 케익 상태의 1차 혼합물에 상기 제1 용제보다 점도가 높은 제2 용제를 혼합하고, 분산하여 페이스트 상태의 2차 혼합물을 형성하는 단계; 를 포함하는 적층 세라믹 전자부품용 세라믹 페이스트의 제조방법을 제공한다.
상기 제1 용제는 톨루엔, 에탄올 및 이들의 혼합 용제로 이루어진 군으로부터 선택되는 하나 이상일 수 있다.
상기 세라믹 분말은 평균 입경이 0.8 ㎛이하일 수 있다.
상기 슬러리 상태의 1차 혼합물의 점도는 10 내지 300cps일 수 있다.
상기 제2 용제는 테르피네올계 용매일 수 있다.
상기 페이스트 상태의 2차 혼합물의 점도는 5,000 내지 200,000cps일 수 있다.
본 발명의 다른 실시형태는 세라믹 분말 및 제1 용제를 포함하는 1차 혼합물을 해쇄하여 슬러리 상태의 1차 혼합물을 제조하고, 상기 제1 용제를 휘발시켜 습윤 케익 상태의 1차 혼합물을 형성하며, 상기 습윤 케익 상태의 1차 혼합물에 상기 제1 용제보다 점도가 높은 제2 용제를 혼합하고, 분산하여 페이스트 상태의 2차 혼합물을 형성하는 단계를 포함하여 세라믹 페이스트를 마련하는 단계; 복수의 세라믹 그린시트에 제1 및 제2 내부전극 패턴을 형성하는 단계; 상기 제1 및 제2 내부전극 패턴이 형성되지 않는 세라믹 그린시트의 마진부에 상기 세라믹 페이스트를 이용하여 마진부 유전체층을 형성하는 단계; 상기 세라믹 그린시트를 적층하여 세라믹 적층체를 형성하는 단계; 상기 제1 및 제2 내부전극 패턴의 일단이 측면을 통하여 교대로 노출되도록 상기 세라믹 적층체를 절단하고 소성하여 세라믹 소체를 형성하는 단계; 및 상기 제1 및 제2 내부전극의 일단과 전기적으로 연결되도록 상기 세라믹 소체의 측면에 제1 및 제2 외부전극을 형성하는 단계;를 포함하는 적층 세라믹 전자부품의 제조방법을 제공한다.
본 발명의 일 실시형태에 따른 세라믹 페이스트의 제조방법은 세라믹 분말의 분산 조건에 맞는 용제를 적용한 후 다른 용제로 치환하는 방법에 의하여 세라믹 분말의 분산성을 개선하였다. 본 발명의 일 실시형태에 따라 제조된 세라믹 페이스트를 이용한 유전체층은 우수한 표면조도 및 건조막 밀도와 낮은 기공율을 나타낸다.
본 발명의 일 실시형태에 따라 제조된 세라믹 페이스트를 MLCC에 적용하는 경우 전극변형을 막을 수 있고, 균일한 유전체층이 형성되며, 소결성이 향상된다. 따라서 커패시터의 용량이 증가되고, 절연저항 및 절연파괴전압 값이 향상된다. 또한 분산성의 향상으로 쇼트율이 개선되어 안정된 전기적 특성 및 수율 상승의 효과를 얻을 수 있다.
이에 따라, 초소형 및 초박층의 MLCC 등의 기종 개발에도 기여할 수 있다.
도 1은 본 발명의 일 실시형태에 따른 적층 세라믹 커패시터를 나타내는 개략적인 사시도이다.
도 2는 도 1의 A-A'를 따라 취한 적층 세라믹 커패시터를 나타내는 개략적인 단면도이다.
도 3은 도 1의 B-B'를 따라 취한 적층 세라믹 커패시터를 나타내는 개략적인 단면도이다.
도 4는 도 2의 일부를 확대하여 나타낸 부분 확대도이다.
도 5 및 도 6은 실시예 및 비교예에 따른 세라믹 페이스트를 적용한 MLCC의 단면 사진이다.
이하, 첨부된 도면을 참조하여 본 발명의 바람직한 실시형태들을 설명한다. 다만, 본 발명의 실시형태는 여러 가지 다른 형태로 변형될 수 있으며, 본 발명의 범위가 이하 설명하는 실시형태로 한정되는 것은 아니다. 또한, 본 발명의 실시형태는 당업계에서 평균적인 지식을 가진 자에게 본 발명을 더욱 완전하게 설명하기 위해서 제공되는 것이다. 따라서, 도면에서의 요소들의 형상 및 크기 등은 보다 명확한 설명을 위해 과장될 수 있으며, 도면상의 동일한 부호로 표시되는 요소는 동일한 요소이다.
본 발명은 적층 세라믹 전자부품용 세라믹 페이스트의 제조방법에 관한 것이다. 상기 세라믹 페이스트는 적층 세라믹 전자부품에 형성된 내부전극에 의해 발생하는 단차를 흡수하고, 내부전극의 확산을 방지하기 위하여, 내부전극이 형성되지 않은 유전체층의 마진부에 형성되는 마진부 유전체층을 형성하는데 사용될 수 있다.
본 발명에 따른 적층 세라믹 전자부품은 커패시터, 인턱터, 압전체 소자, 바리스터, 또는 서미스터 등이 있으며, 하기에서는 세라믹 전자부품의 일례로서 적층 세라믹 커패시터(Multi-layer ceramic capacitor: 이하, MLCC라 한다)에 관하여 설명한다.
도 1은 본 발명의 일 실시형태에 따른 적층 세라믹 커패시터(100)를 나타내는 개략적인 사시도이고, 도 2는 도 1의 A-A'를 따라 취한 적층 세라믹 커패시터(100)를 나타내는 개략적인 단면도이며, 도 3은 도 1의 B-B'를 따라 취한 적층 세라믹 커패시터(100)를 나타내는 개략적인 단면도이고, 도 4는 도 2의 일부를 확대하여 나타낸 부분 확대도이다.
도 1 내지 도 4를 참조하면, 본 발명의 일 실시예에 따른 적층 세라믹 커패시터(100)는 유전체층(111)과 제1 및 제2 내부 전극(130a, 130b)이 교대로 적층된 세라믹 소체(110)를 가진다. 세라믹 소체(110)의 양 단부에는 세라믹 소체(110)의 내부에 교대로 배치된 제1 및 제2 내부 전극(130a, 130b)과 각각 전기적으로 연결된 제1 및 제2 외부 전극(120a, 120b)이 형성되어 있다.
세라믹 소체(110)의 형상에 특별히 제한은 없지만, 일반적으로 직방체 형상일 수 있다. 또한, 그 치수에 특별히 제한은 없으나, 예를 들면 0.6mm×0.3 크기일 수 있고, 1.0 ㎌ 이상의 고적층 및 고용량 적층 세라믹 커패시터일 수 있다.
유전체층(111)의 두께는 적층 세라믹 커패시터의 용량 설계에 맞추어 임의로 변경할 수 있는데, 본 발명의 일 실시예에서 소성 후 유전체층의 두께는 1층당 1.0㎛이하 일 수 있다.
제1 및 제2 내부 전극(130a, 130b)은 각 단면이 세라믹 소체(110)의 대향하는 양 단부의 표면에 교대로 노출되도록 적층되어 있다. 제1 및 제2 외부 전극(120a, 120b)은 세라믹 소체(110)의 양 단부에 형성되고, 교대로 배치된 제1 및 제2 내부 전극(130a, 130b)의 노출 단면에 전기적으로 연결되어 커패시터 회로를 구성한다.
제1 및 제2 내부 전극(130a, 130b)에 함유되는 도전재는 특별히 한정되지 않지만, 유전체층의 구성 재료가 내환원성을 가지므로, 비금속을 이용할 수 있다.
도전재로서 이용하는 비금속으로는 Ni 또는 Ni 합금일 수 있다. Ni합금으로는, Mn, Cr, Co 및 Al에서 선택되는 1종 이상의 원소와 Ni의 합금일 수 있고, 합금 중의 Ni 함유량은 95중량% 이상일 수 있다.
제1 및 제2 내부 전극(130a, 130b)의 두께는 용도 등에 따라 적절히 결정할 수 있는데, 예를 들면, 0.1 내지 1.0㎛일 수 있다.
제1 및 제2 외부 전극(120a, 120b)에 함유되는 도전재는 특별히 한정되지 않지만, Ni, Cu, 또는 이들 합금을 이용할 수 있다. 제1 및 제2 외부 전극(120a, 120b)의 두께는 용도 등에 따라 적절히 결정할 수 있는데, 예를 들면 10 내지 50㎛ 정도일 수 있다.
상기 세라믹 소체(110)를 구성하는 유전체층(111)은 특별히 제한되지 않으며, 당업계에서 일반적으로 사용되는 세라믹 분말을 포함할 수 있다. 이에 제한되는 것은 아니며, 예를 들면 BaTiO3계 세라믹 분말을 포함할 수 있다. BaTiO3 에 Ca, Zr 등이 일부 고용된 (Ba1-xCax)TiO3, Ba(Ti1-yCay)O3, (Ba1-xCax)(Ti1-yZry)O3, 또는 Ba(Ti1-yZry)O3 등을 사용할 수 있다. 상기 BaTiO3계 세라믹 분말의 평균 입경은 이에 제한되는 것은 아니나, 0.8㎛이하 일 수 있고, 바람직하게는 0.05 내지 0.5㎛일 수 있다.
또한, 상기 세라믹 분말과 함께 전이금속 산화물 또는 탄화물, 희토류 원소및 Mg, Al 등을 포함할 수 있다.
본 실시형태에 따르면, 도 3 및 도 4에 도시된 바와 같이 세라믹 소체를 구성하는 유전체층(111)에는 내부전극(130a, 130b)이 형성되어 있고, 내부전극이 형성되지 않은 마진부에는 마진부 유전체층(112)이 형성되어 있다. 상기 마진부 유전체층은 내부전극에 의해 발생하는 단차를 흡수하고, 내부전극의 확산을 방지하기 위하여 형성될 수 있다.
본 발명에 따르면, 상기 내부전극 확산 방지용 유전체층은 미립의 세라믹 분말이 분산된 세라믹 페이스트로 형성된다.
이하, 상기 세라믹 페이스트의 제조방법을 설명한다.
우선, 제1 용제와 세라믹 분말을 혼합하여 1차 혼합물을 제조한다. 상기 1차 혼합물에는 분산제 및 기타의 첨가제를 추가로 포함할 수 있다. 상기 세라믹 분말은 세라믹 소체를 구성하는 유전체층에 포함되는 세라믹 분말과 동일하거나 유사한 것을 사용할 수 있다.
또한 상기 세라믹 분말의 평균 입경은 0.8㎛이하일 수 있고, 바람직하게는 0.05 내지 0.5㎛일 수 있다.
상기 제1 용제는 점도가 비교적 낮은 것을 사용할 수 있으며 이에 제한되는 것은 아니나, 예를 들면 톨루엔, 에탄올 및 이들의 혼합 용제를 사용할 수 있다.
다음으로, 상기 1차 혼합물을 해쇄하여 슬러리 상태의 1차 혼합물을 제조한다. 본 실시형태에서 해쇄는 비즈 밀을 이용할 수 있고, 해쇄 조건은 주속 6 m/s, 유량 50 hg/hr이고(High shear micro Mill 적용), 고형분은 약 20 내지 40 wt/%일 수 있다. 해쇄 후 세라믹 분말의 입도, 비표면적(BET), 미세형상(SEM)를 측정하여 세라믹 슬러리의 분산성을 확인할 수 있다.
상기 세라믹 슬러리의 점도는 10 내지 300cps일 수 있고, 바람직하게는 50 내지 100cps일 수 있다.
다음으로, 상기 1차 혼합물의 용제를 치환시킨다. 보다 구체적으로, 상기 제1 용제를 제거하고, 제2 용제를 첨가하여 2차 혼합물을 형성한다.
상기 1차 용제는 증류기에 의하여 휘발시켜 제거할 수 있고, 이에 따라 습윤 케익 상태의 1차 혼합물이 형성될 수 있다. 상기 습윤 케익 상태의 1차 혼합물에 제2 용제를 투입하여 페이스트 상태인 2차 혼합물을 형성한다.
상기 제2 용제는 상기 제1 용제에 비하여 점도가 높은 것으로, 일반적으로 페이스트의 제조에 사용되는 것을 사용할 수 있다. 이에 제한되는 것은 아니나, 예를 들면, 테르피네올계 용매를 사용할 수 있고, 보다 구체적으로 디하이드로테르피닐 아세테이트(dihdroterpinyl acetate, DHTA)를 사용할 수 있다.
테르피네올계 용매는 점도가 높아 페이스트 분산에 유리하고, 비점이 높아 건조속도가 느리므로 인쇄 후  레벨링(leveling) 특성에 유리하다.
상기 페이스트 상태인 2차 혼합물의 점도는 5,000 내지 20,000 cps일 수 있다.
또한 상기 2차 혼합물에는 제2 용제와 함께 바인더 등의 첨가제를 첨가할 수 있다. 상기 바인더는 스크린 인쇄(screen printing), 그라비아 인쇄 등에 적절한 점성 및 요변성을 부여하는 역할을 한다.
따라서, 상기 바인더는 요변성(thixotropy), 접착성, 상안정성 및 3-롤 밀링이 가능한 물성을 구현할 수 있는 것이면 특별히 제한되지 않으며, 폴리비닐부티랄 수지 등의 유기 바인더를 사용할 수 있다. 또한, 내부전극용 도전성 페이스트에 사용되는 에틸셀룰로스 수지를 추가로 포함할 수 있다.
종래에는 세라믹 분말을 용제 및 분산제 등과 혼합한 후 3-롤 밀(3-roll mill)을 이용하여 고점도인 상태에서 분산하였다.
일반적으로 내부전극을 인쇄하는 도전성 페이스트의 경우, 3-롤 밀을 이용하여 고점도로 분산시 분산성이 확보되나, 세라믹 분말의 경우 경도가 크고 입자 직경이 작고, 비표면적이 커서 응집성이 강해 3-롤 밀로는 고르게 분산시키기 어렵다.
더욱이, 0603 사이즈의 초소형, 초박막 적층 세라믹 커패시터에 적용하기 위해서는 보다 작은 입경을 갖는 세라믹 분말을 사용해야 하고, 이의 경우에는 분산성을 확보하기 더욱 어렵다. 세라믹 분말의 분상성이 충분히 확보되지 않으며,소결 후 유전체층에 기공이 남아 용량 저하 및 신뢰성 저하가 발생할 수 있다.
본 실시형태에 따르면 미립의 세라믹 분말에 맞게 저점도에서 해쇄 및 분산하여 세라믹 분말의 응집을 최소화하여 분산성을 확보한 후 인쇄를 위한 고점도의 페이스트를 제조한 것이다. 이에 따라 80nm 이하의 미립 분말의 적용이 가능하다.
또한, 기존보다 분산성이 우수한 세라믹 페이시트를 제조하여 이를 이용한 유전체층의 표면조도가 낮아지고, 건조막 밀도가 향상될 수 있다.
이하, 본 발명의 일 실시예에 따른 적층 세라믹 전자부품의 제조방법을 설명한다.
우선, 복수의 세라믹 그린시트를 준비한다. 상기 세라믹 그린시트는 세라믹 분말, 바인더, 용제를 혼합하여 슬러리를 제조하고, 상기 슬러리를 닥터 블레이드 법으로 수㎛의 두께를 갖는 시트(sheet)형으로 제작할 수 있다.
다음으로, 상기 세라믹 그린시트의 일면에, 내부전극용 도전성 페이스트를 도포하여 제1 및 제2 내부전극 패턴을 형성한다. 상기 제1 및 제2 내부전극 패턴은 스크린 인쇄법 또는 그라비아 인쇄법에 의하여 형성될 수 있다.
다음으로, 제1 및 제2 내부전극 패턴이 형성되지 않은 세라믹 그린시트의 마진부에 마진부 유전체층을 형성한다. 상기 마진부 유전체층은 상술한 본 발명의 일 실시형태에 따른 세라믹 페이스트로 형성될 수 있다.
상기 마진부 유전체층이 형성된 복수의 세라믹 그린시트를 적층하고, 적층방향으로부터 가압하여, 적층된 세라믹 그린시트와 내부전극 페이스트를 서로 압착시킨다. 이렇게 하여, 세라믹 그린시트와 내부전극 페이스트가 교대로 적층된 세라믹 적층체를 제조한다. 이때, 본 실시형태에 따르면 마진부 유전체층에 의하여 내부전극의 확산이 방지되고, 내부전극에 의한 단차의 발생률이 감소한다.
다음으로, 세라믹 적층체를 1개의 커패시터에 대응하는 영역마다 절단하여 칩화한다. 이때, 제1 및 제2 내부전극 패턴의 일단이 측면을 통하여 교대로 노출되도록 절단한다.
이 후, 칩화한 적층체를 예를 들면 1200℃ 정도로 소성하여 세라믹 소체를 제조한다.
다음으로, 세라믹 소체의 측면으로 덮으며, 세라믹 소체의 측면으로 노출된 제1 및 제2 내부전극과 전기적으로 연결되도록 제1 및 제2 외부전극을 형성한다. 이 후, 외부 전극의 표면에 니켈, 주석 등의 도금처리를 실시할 수 있다.
본 발명의 일 실시예에 따라 제조된 세라믹 페이스트(실시예)와 고점도 용제만을 사용하여 분산된 세라믹 페이스트(비교예)를 이용하여 유전체층을 형성하고, 표면조도 및 건조막 밀도를 측정하여 하기 표 1에 나타내었다.
실시예 비교예
표면 조도(Ra) 0.011㎛ 0.038㎛
건조막 밀도(g/cm3) 3.48 2.70
상기 표 1을 참조하면, 본 발명에 따른 실시예는 유전체층의 표면조도(Ra)가 1/3로 감소하였다. 또한 건조막 밀도는 2.7 g/cm3에서 3.48 g/cm3로 증가되었다. 즉, 분산성의 증가로 입자의 응집이 감소되고, 내부 기공이 감소한 것이다.
도 5 및 도 6은 상기 실시예 및 비교예에 따른 세라믹 페이스트를 적용한 0603 사이즈 MLCC의 단면 사진이다.
보다 구체적으로, 도 5(a)는 상기 실시예에 따른 세라믹 페이스트를 적용한 유전체층의 미세구조를 나타내는 SEM사진이고, 도 5(b)는 MLCC의 L방향의 단면 사진이다. 도 6(a)는 상기 비교예에 따른 세라믹 페이스트를 적용한 유전체층의 미세구조를 나타내는 SEM사진이고, 도 6(b)는 MLCC의 L방향의 단면 사진이다.
상기 도 5 및 도 6을 참조하면, 비교예는 세라믹 페이스트의 분산성 저하로 소성 후 내부 기공이 많으나, 실시예는 세라믹 페이스트의 분산성이 향상되어 기공이 감소되었다. 본 발명의 일 실시형태에 따라 제조된 세라믹 페이스트로 마진부에 유전체층을 인쇄함에 따라 적층, 압착 공정에서 전극의 늘어남을 막아 절단 수율이 증가되었고, 유전체 페이스트의 분산성 향상으로 마진부 유전층의 기공율이 감소되었으며, 상대적인 전극두께 향상으로 용량 증가 및 쇼트율이 감소되었다. 그 외 기타 전기적 특성에는 영향을 주지 않는 결과를 얻었다.
또한, 상기 실시예 및 비교예에 따른 세라믹 페이스트를 적용한 0603 사이즈 의 특성을 평가하여 하기 표 2에 나타내었다.
실시예 비교예
절단수율 92% 11%
마진부 유전체층 기공율(%) 0.3 3.85
용량(㎌) 2.268 1.982
DF(%) 0.043 0.046
IR(㏁) 29.2 15.5
BDV(V) 28 19
쇼트(%) 3 94
상기 용량과 유전손실(DF)은 용량 측정기(capacitance meter)(Agilent, 4284A)를 이용하여 1kHz, 1Vrms 에서 측정하였다.
절연저항측정은 고저항측정기(high resistance meter) (Agilent, 4339B)를 이용하였고, 절연파괴전압(BDV, Break Down Voltage)은 HV BDV tester(PR12PF)를 이용하여 측정하였다.
쇼트는 전기적 단락에 의해 용량값이 측정되지 않는 칩을 계수하여 측정하였다.
또한, 100개의 칩을 몰딩하여 광학 현미경으로 단면을 관찰하여 크랙의 발생여부를 측정하였고, 150℃의 온도에서 72시간동안 정격전압(6.3V)의 3배를 가한 상태에서 절연저항값을 측정하여 가속수명을 계산하였다.
상기 표 2를 참조하면, 실시예의 경우 분산성이 증가하여 소성 시 기공율이 현저하게 감소되었다. 이에 따라 용량도 약 15% 향상었다. 또한 크랙(crack)은 발생되지 않았으며 절연파괴전압(BDV), 용량값 및 가속수명 특성이 비교예에 비하여 향상되었다. 또한 분산성의 증가는 쇼트율의 감소로 확인이 가능한데, 비교예에 비하여 쇼트율이 크게 개선되었다.
본 발명은 상술한 실시 형태 및 첨부된 도면에 의해 한정되는 것이 아니며, 첨부된 청구범위에 의해 한정하고자 한다. 따라서, 청구범위에 기재된 본 발명의 기술적 사상을 벗어나지 않는 범위 내에서 당 기술분야의 통상의 지식을 가진 자에 의해 다양한 형태의 치환, 변형 및 변경이 가능할 것이며, 이 또한 본 발명의 범위에 속한다고 할 것이다.
100: 적층 세라믹 커패시터 110: 세라믹 소체
111: 유전체층 112: 마진부 유전체층
120a, 120b: 제1 및 제2 외부전극 130a, 130b: 제1 및 제2 내부전극

Claims (7)

  1. 평균 입경이 0.8 ㎛ 이하인 세라믹 분말 및 톨루엔, 에탄올 및 이들의 혼합 용제로 이루어진 군으로부터 선택되는 하나 이상인 제1 용제를 포함하는 1차 혼합물을 해쇄하여 슬러리 상태의 1차 혼합물을 제조하는 단계;
    상기 제1 용제를 휘발시켜 습윤 케익 상태의 1차 혼합물을 형성하는 단계; 및
    상기 습윤 케익 상태의 1차 혼합물에 테르피네올계 용매인 제2 용제를 혼합하고, 분산하여 페이스트 상태의 2차 혼합물을 형성하는 단계;
    를 포함하는 적층 세라믹 전자부품용 세라믹 페이스트의 제조방법.
  2. 삭제
  3. 삭제
  4. 제1항에 있어서,
    상기 슬러리 상태의 1차 혼합물의 점도는 10 내지 300cps인 적층 세라믹 전자부품용 세라믹 페이스트의 제조방법.
  5. 삭제
  6. 제1항에 있어서,
    상기 페이스트 상태의 2차 혼합물의 점도는 5,000 내지 200,00cps인 적층 세라믹 전자부품용 세라믹 페이스트의 제조방법.
  7. 평균 입경이 0.8 ㎛ 이하인 세라믹 분말 및 톨루엔, 에탄올 및 이들의 혼합 용제로 이루어진 군으로부터 선택되는 하나 이상인 제1 용제를 포함하는 1차 혼합물을 해쇄하여 슬러리 상태의 1차 혼합물을 제조하고, 상기 제1 용제를 휘발시켜 습윤 케익 상태의 1차 혼합물을 형성하며, 상기 습윤 케익 상태의 1차 혼합물에 테르피네올계 용매인 제2 용제를 혼합하고, 분산하여 페이스트 상태의 2차 혼합물을 형성하는 단계를 포함하여 세라믹 페이스트를 마련하는 단계;
    복수의 세라믹 그린시트에 제1 및 제2 내부전극 패턴을 형성하는 단계;
    상기 제1 및 제2 내부전극 패턴이 형성되지 않는 세라믹 그린시트의 마진부에 상기 세라믹 페이스트를 이용하여 마진부 유전체층을 형성하는 단계;
    상기 세라믹 그린시트를 적층하여 세라믹 적층체를 형성하는 단계;
    상기 제1 및 제2 내부전극 패턴의 일단이 측면을 통하여 교대로 노출되도록 상기 세라믹 적층체를 절단하고 소성하여 세라믹 소체를 형성하는 단계; 및
    상기 제1 및 제2 내부전극의 일단과 전기적으로 연결되도록 상기 세라믹 소체의 측면에 제1 및 제2 외부전극을 형성하는 단계;
    를 포함하는 적층 세라믹 전자부품의 제조방법.
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