KR20170088794A - 적층 세라믹 전자부품 및 이의 제조방법 - Google Patents

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KR20170088794A
KR20170088794A KR1020170091443A KR20170091443A KR20170088794A KR 20170088794 A KR20170088794 A KR 20170088794A KR 1020170091443 A KR1020170091443 A KR 1020170091443A KR 20170091443 A KR20170091443 A KR 20170091443A KR 20170088794 A KR20170088794 A KR 20170088794A
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김종한
김응수
이승호
최재열
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삼성전기주식회사
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Abstract

본 발명은 적층 세라믹 전자부품 및 이의 제조방법에 관한 것으로, 본 발명은 평균 두께가 0.65 μm 이하인 복수의 유전체층이 적층된 세라믹 본체; 및 상기 세라믹 본체 내에서 상기 유전체층을 사이에 두고 서로 대향하도록 배치되는 내부 전극; 및 상기 내부전극과 전기적으로 연결된 외부전극;을 포함하며, 상기 유전체층의 평균 두께를 td 및 상기 내부 전극의 평균 두께를 te라 하면, te/td ≤ 0.77을 만족하는 적층 세라믹 전자부품을 제공한다.

Description

적층 세라믹 전자부품 및 이의 제조방법{Laminated ceramic electronic parts and manufacturing method thereof}
본 발명은 적층 세라믹 전자부품 및 이의 제조방법에 관한 것으로, 보다 상세하게는 열충격 크랙 억제 및 신뢰성이 우수한 적층 세라믹 전자부품 및 이의 제조방법에 관한 것이다.
일반적으로 적층형 세라믹 커패시터(Multi-Layered Ceramic Capacitor: MLCC)는 이동통신 단말기, 노트북, 컴퓨터, 개인 휴대용 단말기(PDA) 등의 여러 전자제품의 인쇄회로기판에 장착되어 전기를 충전 또는 방전시키는 중요한 역할을 하는 칩 형태의 콘덴서이며, 그 사용 용도 및 용량에 따라 다양한 크기 및 적층 형태를 취하고 있다.
최근, 전자 제품들의 소형화 추세에 따라, 적층 세라믹 전자 부품 역시 소형화되고, 대용량화될 것이 요구되고 있다. 이에 따라 유전체와 내부전극의 박막화, 다층화가 다양한 방법으로 시도되고 있으며, 근래에는 유전체층의 두께가 얇아지면서 적층수가 증가되는 적층 세라믹 전자 부품들이 제조되고 있다.
이러한 대용량화를 구현하기 위해서 유전체 층 두께와 내부 전극 층 두께를 얇게 하여 그만큼 적층수를 증가시키는 것이 일반적인 개발 방향이지만 유전체층 두께와 내부 전극 층 두께가 얇아질수록 내부 전극 층의 두께가 불균일해지고 전극 층이 연속적으로 두께가 유지되면서 연결되지 못하고 부분적으로 끊겨서 연결성이 저하된다.
내부 전극이 연속적으로 연결되지 못하고 부분적으로 끊겨 전극이 없어지면 그 부분만큼 내부전극의 면적이 줄어들어 정전용량은 감소되고, 이와 함께 전극 끊김 정도에 따른 면적 산포가 증가하여 정전용량의 산포 또한 커져 수율이 저하된다. 　
또한 정전 용량 외에도 중요하게 고려되어야 할 부분이 내부전극과 유전체층의 수축 거동 불일치로 내부 스트레스의 증가에 의한 크랙 발생 문제이다.
적층 세라믹 커패시터가 초고용량화 될수록 유전체층 두께와 내부전극 두께의 비율(내부전극의 두께/유전체층의 두께)이 커지게 되며, 더불어 적층수가 증가될수록 상기 세라믹 본체 내부에서 내부전극의 분율이 증가하게 된다.
따라서, 내부전극의 분율이 일정 수준 이상이 되면 여러 가지 형태의 크랙이 발생할 수 있는 문제가 있다.
하기의 선행기술문헌은 유전체층 두께와 내부전극 두께의 비율을 조절하고 있으나, 초소형 및 초고용량 적층 세라믹 커패시터의 크랙 발생을 막기는 어려운 문제가 있다.
일본특허공개공보 2012-094809
본 발명은 내부 전극층의 연결성을 높이고, 내부 전극 두께와 유전체층 두께의 비율 및 유전체층의 두께를 제어함으로써 열충격 크랙 억제 및 신뢰성이 우수한 적층 세라믹 전자부품 및 이의 제조방법을 제공한다.
본 발명의 일 실시형태는 평균 두께가 0.65 μm 이하인 복수의 유전체층이 적층된 세라믹 본체; 및 상기 세라믹 본체 내에서 상기 유전체층을 사이에 두고 서로 대향하도록 배치되는 내부 전극; 및 상기 내부전극과 전기적으로 연결된 외부전극;을 포함하며, 상기 유전체층의 평균 두께를 td 및 상기 내부 전극의 평균 두께를 te라 하면, te/td ≤ 0.77을 만족하는 적층 세라믹 전자부품을 제공한다.
상기 내부전극의 평균 두께는 0.25 내지 0.5 μm 일 수 있다.
상기 세라믹 본체 내에서 용량 형성에 기여하는 유전체층과 내부전극으로 이루어진 영역을 액티브 영역이라 할 때, 상기 액티브 영역에서 상기 내부전극의 체적 대비 상기 유전체층의 체적비가 1.3 이상일 수 있다.
상기 내부 전극의 적층수는 200층 이상일 수 있다.
본 발명의 다른 실시형태는 평균 두께가 0.65 μm 이하인 복수의 유전체층이 적층된 세라믹 본체; 및 상기 세라믹 본체 내에서 상기 유전체층을 사이에 두고 서로 대향하도록 배치되는 내부 전극; 및 상기 내부전극과 전기적으로 연결된 외부전극;을 포함하며, 상기 세라믹 본체 내에서 용량 형성에 기여하는 유전체층과 내부전극으로 이루어진 영역을 액티브 영역이라 할 때, 상기 액티브 영역에서 상기 내부전극의 체적 대비 상기 유전체층의 체적비가 1.3 이상인 적층 세라믹 전자부품을 제공한다.
상기 내부전극의 평균 두께는 0.25 내지 0.5 μm 일 수 있으며, 상기 내부 전극의 적층수는 200층 이상일 수 있다.
본 발명의 다른 실시형태는 세라믹 분말을 포함하는 슬러리를 이용하여 세라믹 그린시트를 마련하는 단계; 상기 세라믹 그린시트 상에 금속 분말을 포함하는 도전성 페이스트를 이용하여 내부전극 패턴을 형성하는 단계; 상기 세라믹 그린시트를 적층하고 소결하여, 유전체층 및 상기 유전체층을 사이에 두고 서로 대향하도록 배치되는 복수의 내부 전극을 포함하는 세라믹 본체를 형성하는 단계; 및 상기 세라믹 본체의 외측에 외부전극을 형성하는 단계;를 포함하며, 상기 유전체층의 평균 두께는 0.65 μm 이하이며, 상기 유전체층의 평균 두께를 td 및 상기 내부 전극의 평균 두께를 te라 하면, te/td ≤ 0.77을 만족하는 적층 세라믹 전자부품의 제조 방법을 제공한다.
상기 내부전극의 평균 두께는 0.25 내지 0.5 μm 일 수 있다.
상기 세라믹 본체 내에서 용량 형성에 기여하는 유전체층과 내부전극으로 이루어진 영역을 액티브 영역이라 할 때, 상기 액티브 영역에서 상기 내부전극의 체적 대비 상기 유전체층의 체적비가 1.3 이상일 수 있다.
상기 내부 전극의 적층수는 200층 이상일 수 있다.
본 발명은 정전용량의 대용량화를 구현하면서 유전체 층의 두께를 균일화시켜 내전압 특성을 향상시킬 뿐만 아니라 열충격 크랙을 억제하여 신뢰성이 우수한 대용량 적층 세라믹 전자부품의 구현이 가능하다.
도 1은 본 발명의 일 실시형태에 따른 적층 세라믹 커패시터를 개략적으로 나타내는 사시도이다.
도 2는 도 1의 A-A' 단면도이다.
도 3은 도 2의 S 영역의 확대도이다.
도 4는 본 발명의 다른 실시형태에 따른 적층 세라믹 커패시터의 제조 공정도이다.
본 발명의 실시형태는 여러 가지 다른 형태로 변형될 수 있으며, 본 발명의 범위가 이하 설명하는 실시형태로 한정되는 것은 아니다. 또한, 본 발명의 실시형태는 당업계에서 평균적인 지식을 가진 자에게 본 발명을 더욱 완전하게 설명하기 위해서 제공되는 것이다. 따라서, 도면에서의 요소들의 형상 및 크기 등은 보다 명확한 설명을 위해 과장될 수 있으며, 도면상의 동일한 부호로 표시되는 요소는 동일한 요소이다.
이하, 첨부된 도면을 참조하여 본 발명의 바람직한 실시형태를 설명한다.
도 1은 본 발명의 일 실시형태에 따른 적층 세라믹 커패시터를 개략적으로 나타내는 사시도이다.
도 2는 도 1의 A-A' 단면도이다.
도 3은 도 2의 S 영역의 확대도이다.
도 1 내지 도 3을 참조하면, 본 발명의 일 실시형태에 따른 적층 세라믹 전자부품은 평균 두께가 0.65 μm 이하인 복수의 유전체층(1)이 적층된 세라믹 본체(10); 및 상기 세라믹 본체(10) 내에서 상기 유전체층(1)을 사이에 두고 서로 대향하도록 배치되는 내부 전극(21, 22); 및 상기 내부전극(21, 22)과 전기적으로 연결된 외부전극(31, 32);을 포함하며, 상기 유전체층(1)의 평균 두께를 td 및 상기 내부 전극(21, 22)의 평균 두께를 te라 하면, te/td ≤ 0.77을 만족할 수 있다.
이하에서는 본 발명의 일 실시형태에 따른 적층 세라믹 전자부품을 설명하되, 특히 적층 세라믹 커패시터로 설명하지만 이에 제한되는 것은 아니다.
상기 세라믹 본체(10)는 육면체 형상을 가질 수 있으나, 이에 제한되는 것은 아니다.
한편, 본 실시 형태의 적층 세라믹 커패시터에 있어서, '길이 방향'은 도 1의 'L' 방향, '폭 방향'은 'W' 방향, '두께 방향'은 'T' 방향으로 정의하기로 한다. 여기서 '두께 방향'은 유전체층을 쌓아 올리는 방향 즉 '적층 방향'과 동일한 개념으로 사용할 수 있다.
본 발명의 일 실시형태에 따르면, 상기 유전체층(1)을 형성하는 원료는 충분한 정전 용량을 얻을 수 있는 한 특별히 제한되지 않으며, 예를 들어, 티탄산바륨(BaTiO3) 분말일 수 있다.
상기 유전체층(1)을 형성하는 재료는 티탄산바륨(BaTiO3) 등의 파우더에 본 발명의 목적에 따라 다양한 세라믹 첨가제, 유기용제, 가소제, 결합제, 분산제 등이 첨가될 수 있다.
상기 내부 전극(21, 22)을 형성하는 재료는 특별히 제한되지 않으며, 예를 들어, 은(Ag), 납(Pb), 백금(Pt), 니켈(Ni) 및 구리(Cu) 중 하나 이상의 물질로 이루어진 도전성 페이스트를 사용하여 형성될 수 있다.
본 발명의 일 실시형태에 따른 적층 세라믹 커패시터는 상기 내부전극(21, 22)과 전기적으로 연결된 외부전극(31, 32)을 포함할 수 있다.
상기 외부전극(31, 32)은 정전 용량 형성을 위해 상기 내부전극(21, 22)과 전기적으로 연결될 수 있다.
상기 외부전극(31, 32)을 형성하는 재료는 특별히 제한되지 않으며, 내부전극과 동일한 재질의 도전성 물질로 형성될 수 있으며, 예를 들어, 구리(Cu), 니켈(Ni), 은(Ag) 및 은-팔라듐(Ag-Pd)으로 이루어진 군으로부터 선택된 하나 이상일 수 있다.
본 발명의 일 실시형태에 따르면, 상기 유전체층(1)의 평균 두께는 0.65 μm 이하일 수 있으나, 이에 제한되는 것은 아니다.
본 발명은 초소형 및 초고용량 적층 세라믹 커패시터에 관한 것으로서, 상기와 같이 유전체층(1)의 평균 두께가 0.65 μm 이하의 박막일 수 있다.
일반적으로, 상기 유전체층(1)의 평균 두께가 0.65 μm을 초과하는 경우에는 상기 유전체층(1)의 평균 두께가 두꺼우므로, 내부전극의 평균 두께와의 비율이 1 : 1의 관계를 만족하더라도 내부 크랙이 발생하지 않는다.
그러나, 유전체층(1)의 평균 두께가 0.65 μm 이하인 경우에는 내부전극의 평균 두께와의 비율에 따라 내부 크랙이 발생할 수 있다.
따라서, 본 발명의 일 실시형태에서는 특별히 제한되는 것은 아니나, 유전체층(1)의 평균 두께는 0.65 μm 이하일 수 있다.
본 발명의 일 실시형태에서, 상기 유전체층(1)의 두께는 상기 내부전극(21, 22) 사이에 배치되는 유전체층(1)의 평균 두께를 의미할 수 있다.
상기 유전체층(1)의 평균 두께는 도 2와 같이 세라믹 본체(10)의 길이 방향 단면을 주사전자현미경(SEM, Scanning Electron Microscope)으로 이미지를 스캔하여 측정할 수 있다.
예를 들어, 도 2와 같이 세라믹 본체(10)의 폭(W) 방향의 중앙부에서 절단한 길이 및 두께 방향(L-T) 단면을 주사전자현미경(SEM, Scanning Electron Microscope)으로 스캔한 이미지에서 추출된 임의의 유전체층에 대해서, 길이 방향으로 등간격인 30개의 지점에서 그 두께를 측정하여 평균값을 측정할 수 있다.
상기 등간격인 30개의 지점은 상기 내부전극(21, 22)이 서로 중첩되는 영역을 의미하는 액티브 영역(B)에서 측정될 수 있다.
상기 유전체층(1) 형성에 사용되는 세라믹 분말의 평균 입경은 특별히 제한되지 않으며, 본 발명의 목적 달성을 위해 조절될 수 있으나, 예를 들어, 400 nm 이하로 조절될 수 있다.
본 발명의 일 실시형태에 따르면, 상기 유전체층(1)의 평균 두께를 td 및 상기 내부 전극(21, 22)의 평균 두께를 te라 하면, te/td ≤ 0.77을 만족할 수 있다.
상기 유전체층(1)의 평균 두께(td) 및 상기 내부 전극(21, 22)의 평균 두께(te)가 te/td ≤ 0.77을 만족하도록 조절함으로써, 적층 세라믹 커패시터의 내부 크랙 발생을 막을 수 있다.
또한, 상기 유전체층(1)의 평균 두께(td) 및 상기 내부 전극(21, 22)의 평균 두께(te)가 te/td ≤ 0.77을 만족하도록 조절함으로써, 내부전극의 연결성이 개선되어 정전용량의 대용량화를 구현할 수 있다.
상기와 같이 유전체층(1)의 평균 두께(td)가 0.65 μm 이하일 경우에는 te/td가 1.0을 만족하는 경우에 유전체층과 내부전극의 소결 수축 차이에 의해 적층 세라믹 커패시터의 내부의 스트레스가 상승하게 된다.
일반적으로, 상기 스트레스로 인해 적층 세라믹 커패시터의 내부에 크랙이 빈번히 발생하는 문제가 있었다.
본 발명에서는 상기 유전체층(1)의 평균 두께(td)와 내부 전극(21, 22)의 평균 두께(te)의 비율이 te/td ≤ 0.77을 만족할 경우에 상기 스트레스 상승에 따른 내부 크랙 발생을 막을 수 있음을 알 수 있다.
즉, 상기 유전체층(1)의 평균 두께(td)와 내부 전극(21, 22)의 평균 두께(te)의 비율(te/td)이 0.77을 초과하는 경우에는 상기 적층 세라믹 커패시터의 내부에 크랙이 발생할 수 있는 문제가 있다.
또한, 상기 비율을 만족하기 위하여 본 발명의 일 실시형태에 따르면 상기 내부 전극(21, 22)의 평균 두께(te)는 0.25 내지 0.5 μm의 범위를 만족할 수 있으며, 이에 제한되는 것은 아니다.
상기 내부 전극(21, 22)의 평균 두께(te)가 0.25 μm 미만의 경우에는 유전체층(1)의 평균 두께가 0.65 μm 이하에서 전극 연결성 확보가 어려워 정전 용량을 구현할 수 없는 문제가 있다.
상기 내부 전극(21, 22)의 평균 두께(te)가 0.5 μm를 초과하는 경우에는 내부전극의 두께가 두꺼워 상술한 바와 같이 내부 크랙이 문제되지 않을 수 있다.
상기 내부 전극(21, 22)의 평균 두께는 도 2와 같이 세라믹 본체(10)의 길이 방향 단면을 주사전자현미경(SEM, Scanning Electron Microscope)으로 이미지를 스캔하여 측정할 수 있다.
예를 들어, 도 2와 같이 세라믹 본체(10)의 폭(W) 방향의 중앙부에서 절단한 길이 및 두께 방향(L-T) 단면을 주사전자현미경(SEM, Scanning Electron Microscope)으로 스캔한 이미지에서 추출된 임의의 내부전극에 대해서, 길이 방향으로 등간격인 30개의 지점에서 그 두께를 측정하여 평균값을 측정할 수 있다.
상기 등간격인 30개의 지점은 상기 내부전극(21, 22)이 서로 중첩되는 영역을 의미하는 액티브 영역(B)에서 측정될 수 있다.
본 발명의 일 실시형태에 따르면, 상기 세라믹 본체(10) 내에서 용량 형성에 기여하는 유전체층(1)과 내부전극(21, 22)으로 이루어진 영역을 액티브 영역(B)이라 할 때, 상기 액티브 영역(B)에서 상기 내부전극(21, 22)의 체적 대비 상기 유전체층(1)의 체적비가 1.3 이상일 수 있다.
상기 액티브 영역(B)에서 상기 내부전극(21, 22)의 체적 대비 상기 유전체층(1)의 체적비가 1.3 이상이 되도록 조절함으로써, 적층 세라믹 커패시터의 내부 크랙 발생을 막을 수 있다.
또한, 상기 내부전극(21, 22)의 체적 대비 상기 유전체층(1)의 체적비가 1.3 이상이 되도록 조절함으로써, 내부전극의 연결성이 개선되어 정전용량의 대용량화를 구현할 수 있다.
상기 액티브 영역(B)에서 상기 내부전극(21, 22)의 체적 대비 상기 유전체층(1)의 체적비가 1.3 미만의 경우에는 내부 전극의 연결성이 감소하여 높은 정전용량을 구현할 수 없는 문제가 있다.
즉, 내부전극은 유전체에 비해 낮은 온도에서 소성되고, 유전체층이 소결되는 온도에서 전극 두께가 낮을수록 내부전극의 끊김이 심화될 수 있다.
이로 인하여 상기 내부전극의 연결성이 저하되어 층간 용량을 감소시키게 되므로, 고용량 적층 세라믹 커패시터를 구현할 수 없는 문제가 있다.
또한, 본 발명의 일 실시형태에 따르면 특별히 제한되는 것은 아니나, 상기 내부전극(21, 22)의 적층수는 200층 이상일 수 있다.
상기 내부전극(21, 22)의 적층수가 200층 미만의 경우에는 상기 유전체층(1)의 평균 두께(td)와 내부 전극(21, 22)의 평균 두께(te)의 비율과 상관없이 적층 세라믹 커패시터의 내부 크랙은 문제되지 않을 수 있다.
본 발명의 다른 실시형태에 따른 적층 세라믹 전자부품은 평균 두께가 0.65 μm 이하인 복수의 유전체층(1)이 적층된 세라믹 본체(10); 및 상기 세라믹 본체(10) 내에서 상기 유전체층(1)을 사이에 두고 서로 대향하도록 배치되는 내부 전극(21, 22); 및 상기 내부전극(21, 22)과 전기적으로 연결된 외부전극(31, 32);을 포함하며, 상기 세라믹 본체(10) 내에서 용량 형성에 기여하는 유전체층(1)과 내부전극(21, 22)으로 이루어진 영역을 액티브 영역(B)이라 할 때, 상기 액티브 영역(B)에서 상기 내부전극(21, 22)의 체적 대비 상기 유전체층(1)의 체적비가 1.3 이상일 수 있다.
본 발명의 다른 실시형태에 따른 적층 세라믹 전자부품은 상술한 본 발명의 일 실시형태에 따른 적층 세라믹 전자부품의 특징과 동일하며, 설명의 중복을 피하기 위해 여기서는 생략하도록 한다.
상기 내부전극(21, 22)의 평균 두께는 0.25 내지 0.5 μm 일 수 있으며, 상기 내부 전극(21, 22)의 적층수는 200층 이상일 수 있다.
도 4는 본 발명의 다른 실시형태에 따른 적층 세라믹 전자부품의 제조 공정도이다.
도 4를 참조하면, 본 발명의 다른 실시형태는 세라믹 분말을 포함하는 슬러리를 이용하여 세라믹 그린시트를 마련하는 단계; 상기 세라믹 그린시트 상에 금속 분말을 포함하는 도전성 페이스트를 이용하여 내부전극 패턴을 형성하는 단계; 상기 세라믹 그린시트를 적층하고 소결하여, 유전체층 및 상기 유전체층을 사이에 두고 서로 대향하도록 배치되는 복수의 내부 전극을 포함하는 세라믹 본체를 형성하는 단계; 및 상기 세라믹 본체의 외측에 외부전극을 형성하는 단계;를 포함하며, 상기 유전체층의 평균 두께는 0.65 μm 이하이며, 상기 유전체층의 평균 두께를 td 및 상기 내부 전극의 평균 두께를 te라 하면, te/td ≤ 0.77을 만족하는 적층 세라믹 전자부품 제조방법을 제공한다.
이하에서는 본 발명의 다른 실시형태에 따른 적층 세라믹 전자부품의 제조방법을 설명하되, 특히 적층 세라믹 커패시터로 설명하지만 이에 제한되는 것은 아니다.
먼저, 복수 개의 그린시트를 마련하는 단계가 이루어진다. 여기서, 그린시트는 세라믹 그린시트로서 티탄산바륨(BaTiO3) 등의 파우더를 세라믹 첨가제, 유기용제, 가소제, 결합제, 분산제와 배합하여 바스킷 밀(Basket Mill)을 이용하여 형성된 슬러리를 캐리어 필름(carrier film)상에 도포 및 건조하여 수 ㎛의 두께로 제조되며 유전체 층(1)을 형성하게 된다.
본 발명의 다른 실시형태에 따라 유전체층(1)의 평균 두께가 0.65 μm 이하가 되도록 유전체층을 형성한다.
그리고, 그린시트 상에 도전성 페이스트를 디스펜싱(dispensing)하고, 스퀴지(squeegee)를 일측 방향으로 진행시키면서 도전성 페이스트에 의한 내부전극 막을 형성하게 된다.
이때, 도전성 페이스트는 은(Ag), 납(Pb), 백금 등의 귀금속 재료 및 니켈(Ni), 구리(Cu) 중 하나의 물질로 형성되거나 적어도 2개의 물질을 혼합하여 형성될 수 있다.
이와 같이 내부전극 막이 형성된 후 그린시트를 캐리어 필름으로부터 분리시킨 후 복수의 그린시트 각각을 서로 겹쳐서 적층하여 적층체를 형성한다.
이어 그린시트 적층체를 고온, 고압으로 압착시킨 후, 압착된 시트 적층체를 절단공정을 통해 소정의 크기로 절단하여 그린 칩(green chip)을 제조하게 된다.
이후 가소, 소성, 연마, 외부전극 및 도금 공정 등을 거쳐 적층 세라믹 커패시터가 완성되게 된다.
상기 완성된 적층 세라믹 커패시터는 상기 유전체층의 평균 두께를 td 및 상기 내부 전극의 평균 두께를 te라 할때, te/td ≤ 0.77을 만족할 수 있다.
이하, 실시예를 들어 본 발명을 더욱 상세히 설명하지만, 본 발명이 이에 의해 제한되는 것은 아니다.
내부전극용 도전성 페이스트는 니켈 입자 평균 크기 0.05 내지 0.2 μm급을 사용하였으며, 니켈 금속 함량은 45 내지 55%로 제작하였다. 　스크린 인쇄공법으로 내부전극을 형성한 후 200 내지 270층 적층하여 적층체를 만들었다. 이후 압착, 절단하여 1005 규격의 사이즈(Size)의 칩을 만들며, 상기 칩을 H2 0.1% 이하의 환원 분위기의 온도 1050 내지 1200℃에서 소성하였다. 외부전극, 도금 등의 공정을 거쳐 적층 세라믹 캐패시터로 제작하였다. 적층 세라믹 캐패시터의 단면을 관찰한 결과 내부전극의 평균 두께는 0.25 내지 0.5 μm 수준이고, 유전체 두께는 0.65 μm 이하로 구현되었다.
그리고, 세라믹 적층체에 실장 등의 열충격이 가해졌을 때 유전체 층과 내부전극의 열팽창 차이에 의해 세라믹 적층체 상하층과 내부 전극 계면에서 크랙이 발생하기도 한다. 　
상기 내부전극과 세라믹층의 열충격 크랙을 억제하기 위해서 상기 유전체층(1)의 평균 두께(td) 및 상기 내부 전극(21, 22)의 평균 두께(te)가 te/td ≤ 0.77을 만족하도록 샘플을 제작하였다. 이후 열충격 크랙을 평가하기 위해 320℃의 납조에 2초 동안 침지 시킨 후　50 ~1,000배의 현미경으로 크랙 발생 여부를 평가하였다
아래의 표 1은 본 발명의 비교예 1 내지 6과 실시예 1 내지 7의 정전용량, 내전압 및 열충격에 의한 크랙 발생 수를 비교한 것으로서, 상기의 방법에 의해 내부전극 층의 연결성 및 내부전극 층과 유전체 층의 두께 비율을 변화시켜 제조하였다.
비교예는 내부전극의 평균 두께 0.25 내지 0.5 μm 및 유전체 평균 두께 0.65 μm 이하의 범위를 벗어나도록 제조하였고, 또한 내부전극과 유전체 두께 비율이 0.77을 초과하도록 제조하였다.

No. 		유전체층 두께
( μm ) 		내부전극 두께
( μm ) 		내부전극과 유전체 두께비율
( te / td )
적층수
정전용량
열충격 크랙 발생 여부
1* 0.7 0.75 1.071 198 ○ X
2* 0.7 0.7 1.000 205 ○ X
3* 0.7 0.5 0.714 212 ○ X
4* 0.65 0.7 1.077 207 ○ O
5* 0.65 0.6 0.923 210 ○ O
6* 0.65 0.55 0.846 220 ○ O
7 0.65 0.5 0.769 222 ◎ X
8* 0.6 0.65 1.083 214 ○ O
9* 0.6 0.6 1.000 218 ○ O
10* 0.6 0.55 0.917 220 ○ O
11* 0.6 0.5 0.833 190 × O
12* 0.6 0.48 0.800 222 ◎ O
13 0.6 0.45 0.750 227 ◎ X
14 0.6 0.35 0.583 232 ○ X
15 0.6 0.25 0.417 240 ○ X
16* 0.6 0.23 0.383 242 × X
17* 0.55 0.55 1.000 220 ○ O
18* 0.55 0.50 0.909 224 ◎ O
19 0.55 0.42 0.764 230 ◎ X
20 0.55 0.40 0.727 234 ◎ X
21 0.55 0.30 0.545 247 ○ X
22* 0.55 0.24 0.455 250 × X
23* 0.5 0.45 0.900 230 ◎ O
24 0.5 0.40 0.800 249 ◎ X
25 0.5 0.30 0.600 251 ○ X
26* 0.5 0.25 0.500 255 × X
27* 0.4 0.40 1.000 252 ◎ O
28* 0.4 0.35 0.875 258 ◎ O
29 0.4 0.30 0.750 265 ◎ X
30 0.4 0.25 0.625 273 × X
*: 본 발명의 범위를 벗어나는 비교예
×: 불량(75% 이하)
○: 양호(75~85%)
◎: 아주 양호(85% 이상)
상기의 표 1을 통해서 알 수 있듯이, 본 발명의 실시예인 시료 번호 7, 13 내지 15, 19 내지 21, 24, 25 및 29의 경우 유전체층의 평균 두께, 내부전극의 평균 두께 및 내부전극과 유전체 두께 비율이 본 발명의 범위 내를 만족하며, 따라서 정전 용량이 우수하고 내부 크랙이 발생하지 않음을 알 수 있다.
반면, 본 발명의 비교예인 시료 번호 1 내지 6, 8 내지 12, 16 내지 18, 22, 23, 26 내지 28 및 30의 경우 유전체층의 평균 두께, 내부전극의 평균 두께 및 내부전극과 유전체 두께 비율 중 일부가 본 발명의 범위를 벗어나며, 따라서 정전 용량에 문제가 있거나 내부 크랙이 발생함을 알 수 있다.
본 발명의 일 실시형태에 따르면, 내부전극과 유전체 평균 두께 비율이 0.77 이하를 만족하도록 조절함으로써 정전용량의 대용량화를 구현하면서 유전체 층의 두께를 균일화시켜 내전압 특성을 향상시킬 뿐만 아니라 열충격 크랙을 억제하여 신뢰성이 우수한 대용량 적층 세라믹 전자부품의 구현이 가능하다.
본 발명은 상술한 실시형태 및 첨부된 도면에 의해 한정되는 것이 아니며, 첨부된 청구범위에 의해 한정하고자 한다. 따라서, 청구범위에 기재된 본 발명의 기술적 사상을 벗어나지 않는 범위 내에서 당 기술분야의 통상의 지식을 가진 자에 의해 다양한 형태의 치환, 변형 및 변경이 가능할 것이며, 이 또한 본 발명의 범위에 속한다고 할 것이다.
1: 유전체 층 21, 22: 내부전극
31, 32: 외부전극
B: 용량 형성에 기여하는 액티브 영역
te: 내부전극의 두께
td: 유전체 층의 두께

Claims (10)

  1. 평균 두께가 0.65 μm 이하인 복수의 유전체층이 적층된 세라믹 본체; 및
    상기 세라믹 본체 내에서 상기 유전체층을 사이에 두고 서로 대향하도록 배치되는 내부 전극; 및
    상기 내부전극과 전기적으로 연결된 외부전극;을 포함하며,
    상기 유전체층의 평균 두께를 td 및 상기 내부 전극의 평균 두께를 te라 하면, te/td ≤ 0.77을 만족하며, 상기 내부전극의 평균 두께는 0.5 μm 이하이고, 상기 내부 전극의 적층수는 200층 이상이고, 1005 (길이 및 폭이 1.0 mm 및 0.5 mm) 규격의 사이즈(Size)를 갖는 적층 세라믹 전자부품.
  2. 제1항에 있어서,
    상기 내부전극의 평균 두께는 0.25 μm 이상인 적층 세라믹 전자부품.
  3. 제1항에 있어서,
    상기 세라믹 본체 내에서 용량 형성에 기여하는 유전체층과 내부전극으로 이루어진 영역을 액티브 영역이라 할 때, 상기 액티브 영역에서 상기 내부전극의 체적 대비 상기 유전체층의 체적비가 1.3 이상인 적층 세라믹 전자부품.
  4. 평균 두께가 0.65 μm 이하인 복수의 유전체층이 적층된 세라믹 본체; 및
    상기 세라믹 본체 내에서 상기 유전체층을 사이에 두고 서로 대향하도록 배치되는 내부 전극; 및
    상기 내부전극과 전기적으로 연결된 외부전극;을 포함하며,
    상기 유전체층의 평균 두께를 td 및 상기 내부 전극의 평균 두께를 te라 하면, te/td ≤ 0.77을 만족하며, 상기 내부전극의 평균 두께는 0.5 μm 이하이고, 상기 내부 전극의 적층수는 200층 이상인 적층 세라믹 전자부품.
  5. 제4항에 있어서,
    상기 내부전극의 평균 두께는 0.25 μm 이상인 적층 세라믹 전자부품.
  6. 제4항에 있어서,
    상기 적층 세라믹 전자부품은 1005 (길이 및 폭이 1.0 mm 및 0.5 mm) 규격의 사이즈(Size)를 갖는 적층 세라믹 전자부품.
  7. 세라믹 분말을 포함하는 슬러리를 이용하여 세라믹 그린시트를 마련하는 단계;
    상기 세라믹 그린시트 상에 금속 분말을 포함하는 도전성 페이스트를 이용하여 내부전극 패턴을 형성하는 단계;
    상기 세라믹 그린시트를 적층하고 소결하여, 유전체층 및 상기 유전체층을 사이에 두고 서로 대향하도록 배치되는 복수의 내부 전극을 포함하는 세라믹 본체를 형성하는 단계; 및
    상기 세라믹 본체의 외측에 외부전극을 형성하는 단계;를 포함하며,
    상기 유전체층의 평균 두께는 0.65 μm 이하이며, 상기 유전체층의 평균 두께를 td 및 상기 내부 전극의 평균 두께를 te라 하면, te/td ≤ 0.77을 만족하며, 상기 내부전극의 평균 두께는 0.5 μm 이하이고, 상기 내부 전극의 적층수는 200층 이상인 적층 세라믹 전자부품의 제조 방법.
  8. 제7항에 있어서,
    상기 내부전극의 평균 두께는 0.25 μm 이상인 적층 세라믹 전자부품 제조방법.
  9. 제7항에 있어서,
    상기 적층 세라믹 전자부품은 1005 (길이 및 폭이 1.0 mm 및 0.5 mm) 규격의 사이즈(Size)를 갖는 적층 세라믹 전자부품의 제조방법.
  10. 제7항에 있어서,
    상기 세라믹 본체 내에서 용량 형성에 기여하는 유전체층과 내부전극으로 이루어진 영역을 액티브 영역이라 할 때, 상기 액티브 영역에서 상기 내부전극의 체적 대비 상기 유전체층의 체적비가 1.3 이상인 적층 세라믹 전자부품 제조방법.
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