KR102041629B1 - 적층 세라믹 전자부품 및 이의 제조방법 - Google Patents
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Abstract
본 발명은 적층 세라믹 전자 부품에 관한 것으로서, 세라믹 본체; 및 상기 세라믹 본체의 내부에 형성되고, 내부에 복수의 비전극 영역을 가지는 내부 전극;을 포함하고, 상기 세라믹 본체의 길이 방향 및 두께 방향이 형성하는 단면에 있어서, 상기 내부 전극의 두께를 Te, 상기 내부 전극의 면적을 Ae, 상기 복수의 비전극 영역의 면적을 Ao라고 할 때, 0.1㎛≤Te≤0.55㎛, 3.2%≤Ao/Ae≤4.5%를 만족하는 적층 세라믹 전자 부품을 특징으로 한다.
Description
본 발명은 적층 세라믹 전자부품 및 이의 제조방법에 관한 것으로, 보다 구체적으로는 신뢰성이 우수한 적층 세라믹 전자부품 및 이의 제조방법에 관한 것이다.
일반적으로 커패시터, 인덕터, 압전 소자, 바리스터 또는 서미스터 등의 세라믹 재료를 사용하는 전자부품은 세라믹 재료로 이루어진 세라믹 본체, 세라믹 본체 내부에 형성된 내부전극층 및 상기 내부전극층과 접속되도록 세라믹 본체 표면에 설치된 외부전극을 구비한다.
세라믹 전자부품 중 적층 세라믹 커패시터는 적층된 복수의 유전체층, 일 유전체층을 사이에 두고 대향 배치되는 내부전극층, 상기 내부전극층에 전기적으로 접속된 외부전극을 포함한다.
적층 세라믹 커패시터는 소형이면서 고용량이 보장되고, 실장이 용이하다는 장점으로 인하여 컴퓨터, PDA, 휴대폰 등의 이동 통신장치의 부품으로서 널리 사용되고 있다.
최근 전기, 전자기기 산업의 고성능화 및 경박단소화에 따라 전자부품에 있어서도 소형, 고성능 및 저가격화가 요구되고 있다. 특히 CPU의 고속화, 기기의 소형 경량화, 디지털화 및 고기능화가 진전됨에 따라, 적층 세라믹 커패시터도 소형화, 박층화, 고용량화, 고주파영역에서의 저임피던스화 등의 특성을 구현하기 위한 연구 개발이 활발히 진행되고 있다.
특히, 내부전극이 박층화되면서 내부전극의 연결성에 문제가 있어 적층 세라믹 전자부품의 신뢰성 저하의 한 요인이 되고 있다.
본 발명은 내부 전극에 트랩되는 공재의 사이즈 및 영역의 분포를 조절하여 98% 이상의 내부 전극 연결성을 구현함으로써 설계 용량을 구현하고, 절연파괴 및 크랙의 발생을 방지할 수 있는 적층 세라믹 전자 부품을 제공하고자 한다.
본 발명의 일 실시 형태는 세라믹 본체; 및 상기 세라믹 본체의 내부에 형성되고, 내부에 복수의 비전극 영역을 가지는 내부 전극;을 포함하고, 상기 세라믹 본체의 길이 방향 및 두께 방향이 형성하는 단면에 있어서, 상기 내부 전극의 두께를 Te, 상기 내부 전극의 면적을 Ae, 상기 복수의 비전극 영역의 면적을 Ao라고 할 때, 0.1㎛≤Te≤0.55㎛, 3.2%≤Ao/Ae≤4.5%를 만족하는 적층 세라믹 전자 부품일 수 있다.
본 발명의 일 실시형태에 있어서, 상기 내부 전극의 두께 Te는 상기 내부 전극의 평균 두께일 수 있다.
본 발명의 일 실시형태에 있어서, 상기 비전극 영역은 세라믹 공재를 포함할 수 있다.
본 발명의 일 실시형태에 있어서, 상기 세라믹 공재는 상기 세라믹 본체와 동일한 재료일 수 있다.
본 발명의 일 실시형태에 있어서, 상기 비전극 영역은 기공을 더 포함할 수 있다.
본 발명의 일 실시형태에 있어서, 상기 내부 전극의 전체 길이에 대한 실제 내부 전극이 형성된 부분의 길이의 비를 내부 전극의 연결성(C)이라 정의하면, 98%≤C≤99.99%를 만족할 수 있다.
본 발명의 다른 실시 형태는 도전성 금속 분말 및 공재 분말을 포함하고, 상기 도전성 금속 분말의 평균 입경 대비 상기 공재 분말의 평균 입경의 비는 1/12 이하인 도전성 페이스트를 마련하는 단계; 상기 도전성 페이스트를 이용하여 세라믹 그린 시트 상에 내부 전극을 형성하는 단계; 및 상기 내부 전극이 형성된 세라믹 그린 시트를 적층하는 단계; 상기 세라믹 그린 시트가 적층된 적층체를 소결하여 세라믹 본체를 형성하는 단계를 포함하고, 상기 세라믹 본체는 내부에 복수의 비전극 영역을 가지는 내부 전극을 포함하고, 상기 세라믹 본체의 길이 방향 및 두께 방향이 형성하는 단면에 있어서, 상기 내부 전극의 면적을 Ae, 상기 복수의 비전극 영역의 면적을 Ao라고 할 때, 3.2%≤Ao/Ae≤4.5%를 만족하는 적층 세라믹 전자 부품의 제조 방법일 수 있다.
본 발명의 다른 실시형태에 있어서, 상기 도전성 금속의 중량 대비 상기 공재의 중량의 비는 24.3% 이하일 수 있다.
본 발명의 다른 실시형태에 있어서, 상기 공재는 세라믹 공재를 포함할 수 있다.
본 발명의 다른 실시형태에 있어서, 상기 세라믹 공재는 티탄산바륨 또는 티탄산스트론튬을 포함할 수 있다.
본 발명의 다른 실시형태에 있어서, 상기 세라믹 본체의 길이 방향 및 두께 방향이 형성하는 단면에 있어서, 상기 내부 전극의 전체 길이에 대한 실제 내부 전극이 형성된 부분의 길이의 비를 내부 전극의 연결성(C)이라 정의하면, 98%≤C≤99.99%를 만족할 수 있다.
본 발명의 다른 실시형태에 있어서, 상기 내부 전극의 두께 Te는 0.1㎛≤Te≤0.55㎛를 만족할 수 있다.
본 발명의 다른 실시형태에 있어서, 상기 내부 전극의 두께 Te는 상기 내부 전극의 평균 두께일 수 있다.
본 발명에 의하면, 내부 전극 페이스트에 사용되는 티탄산바륨 공재의 사이즈와 니켈 분말 사이즈의 비율 및 첨가량, 소결시 승온 속도를 조절하여 내부 전극 내에 트랩되는 티탄산바륨 공재 영역의 분포를 조절함으로써 98% 이상의 연결성을 확보 및 설계 용량을 구현할 수 있고, 절연파괴 및 크랙의 발생을 방지할 수 있다.
도 1은 본 발명의 일 실시 형태에 따른 적층 세라믹 전자 부품에 대한 사시도이다.
도 2는 도 1의 X-X'에 따른 단면도이다.
도 3은 도 2의 Z 부분의 확대도이다.
도 4 및 도 5는 내부 전극의 연결성을 설명하기 위한 모식도이다.
도 2는 도 1의 X-X'에 따른 단면도이다.
도 3은 도 2의 Z 부분의 확대도이다.
도 4 및 도 5는 내부 전극의 연결성을 설명하기 위한 모식도이다.
이하, 첨부된 도면을 참조하여 본 발명의 바람직한 실시 형태들을 설명한다.
본 발명의 실시 형태는 여러 가지 다른 형태로 변형될 수 있으며, 본 발명의 범위가 이하 설명하는 실시 형태로 한정되는 것은 아니다.
또한, 본 발명의 실시 형태는 당업계에서 평균적인 지식을 가진 자에게 본 발명을 더욱 완전하게 설명하기 위해서 제공되는 것이다.
따라서, 도면에서의 요소들의 형상 및 크기 등은 보다 명확한 설명을 위해 과장될 수 있으며, 도면상의 동일한 부호로 표시되는 요소는 동일한 요소이다.
도 1은 본 발명의 일 실시 형태에 따른 적층 세라믹 전자 부품의 사시도이다. 도 2는 도 1의 X-X'에 따른 단면도이다. 도 3은 도 2의 Z 부분의 확대도이다.
도 1~3을 참조하면, 본 발명의 일 실시 형태인 적층 세라믹 전자 부품은 세라믹 본체(10), 세라믹 본체의 내부에 형성된 내부 전극(30), 세라믹 본체(10)의 외부에 형성된 외부 전극(20)을 포함할 수 있다.
세라믹 본체(10)는 육면체 형상일 수 있다. “L 방향”을 “길이 방향”, “W 방향”을 “폭 방향”, “T 방향”을 “두께 방향”이라 할 수 있다. 여기서 두께 방향은 내부 전극(30)이 적층된 방향을 의미할 수도 있다. 세라믹 본체(10)의 길이는 폭 보다 더 클 수 있으며, 폭은 두께와 동일할 수 있다. 세라믹 본체(10)는 상면(S1), 하면(S4), 측면(S3, S6) 및 단면(end surface)(S2, S5)을 가질 수 있다.
세라믹 본체(10)는 유전율이 높은 유전 재료를 포함할 수 있으며, 구체적으로는 티탄산바륨, 티탄산스트론튬을 포함할 수 있다. 유전 재료는 전기 이중극자(electric dipole)를 포함하고 있기 때문에 더 많은 양의 전하 축적을 유도할 수 있다.
외부 전극(20)은 세라믹 본체(10)의 외부에 형성될 수 있으며, 구체적으로는 길이 방향(“L 방향”)의 단면(end surface)(S2, S5)에 형성될 수 있다. 외부 전극(20)은 세라믹 본체(10)의 상하면(S1, S4) 및 측면(S3, S6)의 일부로 연장되어 형성될 수 있다. 외부 전극(20)은 제1 및 제2 외부 전극(21, 22)을 가질 수 있으며, 제1 및 제2 외부 전극(21, 22)에는 서로 반대 극성의 전기가 인가될 수 있다.
외부 전극(20)은 도전성 금속 및 글래스를 포함할 수 있다. 도전성 금속은 금, 은 팔라듐, 구리, 니켈 및 이들의 합금으로 이루어진 그룹으로부터 선택된 하나 이상을 포함을 포함할 수 있다.
내부 전극(30)은 세라믹 본체(10)의 내부에 적층 배치될 수 있으며, 이에 한정되는 것은 아니나 직사각형일 수 있다. 내부 전극(30)은 제1 및 제2 내부 전극(32, 32)을 가질 수 있으며, 제1 및 제2 내부 전극(31, 32)은 서로 반대 방향으로 인출되어 제1 및 제2 외부 전극(21, 22)에 각각 접속되어 반대 극성으로 대전될 수 있다. 반대 극성으로 대전된 제1 및 제2 내부 전극에 전하가 축적되어 정전 용량 형성에 기여할 수 있다.
내부 전극(30)은 금, 은, 구리, 니켈, 팔라듐, 백금 및 이들의 합금으로 이루어진 그룹으로부터 선택된 하나 이상을 포함할 수 있다. 하지만, 이에 제한되는 것은 아니며 내부 전극(30)에 충분한 도전성을 부여할 수 있는 것이면 상관없다.
본 실시 형태에서, 내부 전극(30)은 내부에 복수의 비전극 영역(N)을 가질 수 있다.
세라믹 본체(10)의 길이 방향 및 두께 방향이 형성하는 단면(L-T 단면)에 있어서, 내부 전극(30) 내에 트랩된 영역을 비전극 영역(N)이라 하고, 내부 전극(30) 중 비전극 영역(N)을 제외한 영역을 전극 영역(E)이라 할 수 있다.
내부 전극용 도전성 페이스트에는 니켈 등의 도전성 금속, 공재 및 기타 소결 조제 등이 첨가될 수 있는데, 공재 및 소결 조제가 내부 전극의 내부에 트랩되어 존재하는 영역이 비전극 영역(N)일 수 있다.
비전극 영역(N)은 세라믹 분말, 바인더, 용제 등 내부 전극으로 사용되는 도전성 금속 이외의 물질을 포함할 수 있으며, 또한 기공과 같이 빈 공간일 수도 있다.
공재가 도전성 금속, 구체적으로는 니켈 분말 입자들로 둘러싸여 있는 경우에는 소결 과정에서 내부 전극의 외부로 빠져 나오지 못하고 내부 전극 내에 갇힐 수 있으며, 이것이 비전극 영역(N)을 형성할 수 있다.
비전극 영역(N)의 면적은 비전극 영역(N)을 구성하는 물질의 함량의 척도로 볼 수 있다. 구체적으로 내부 전극(30)에 첨가된 공재의 함량을 가늠할 수 있다.
비전극 영역(N)은 내부 전극(30)에 첨가되는 세라믹 공재를 포함할 수 있다. 세라믹 공재 분말은 소성 과정에서 내부 전극(30)에서 세라믹 본체로 이동할 수 있으며, 유전체층의 특성을 저하시키지 않기 위하여 유전체층을 형성하는 세라믹 분말과 동일한 종류를 사용할 수 있다. 이에 제한되는 것은 아니나, 세라믹 공재 분말은 예를 들면 티탄산바륨 분말일 수 있다.
세라믹 공재 분말 중 일부는 내부 전극(30)의 표면으로 밀려나 유전체층을 형성하는 세라믹 분말과 함께 소결되나, 세라믹 공재 분말 중 일부은 소결이 완료될 때까지 금속 분말 사이에서 빠져나가지 못하고, 입계(grain boundary)에 트랩될 수 있다. 이에 따라 세라믹 공재 분말은 내부 전극(30) 내부에 비전극 영역을 형성할 수 있다.
내부 전극(30) 페이스트에 공재를 첨가함으로써 내부 전극(30)의 소결 수축이 억제되는 점에 대하여는 다음과 같이 설명할 수 있다.
내부 전극(30)에 공재를 첨가하면 소결 개시 온도가 상승되어 소결 수축이 억제될 수 있는데, 이는 공재가 도전성 금속 입자 사이에 배치되어 도전성 금속 입자 간의 접촉을 막을 수 있기 때문이다.
소결 과정은 도전성 금속 입자 간의 네킹(necking)으로부터 시작될 수 있다. 네킹은 도전성 금속 입자 간의 접촉 부분이 더 넓어지는 현상을 말한다. 도전성 금속 입자 간에 공재가 위치하는 경우에는 도전성 금속 입자 간의 접촉이 제한되어 네킹을 발생을 방해할 수 있고 그 만큼 소결 개시 온도가 상승되어 소결 수축이 억제될 수 있다.
또한, 공재가 도전성 금속 입자가 채울 수 없는 빈 공간을 공재가 채울 수 있기 때문에 소결시 수축되는 정도를 줄일 수 있다.
본 실시 형태에 있어서, 내부 전극(30)의 두께(Te)는 0.1㎛ 이상 0.55㎛ 이하일 수 있다. 즉 0.1㎛≤Te≤0.55㎛ 일 수 있다.
Te<0.1㎛ 이면 설계 용량 구현할 수 없다. 내부 전극(30)이 지나치게 얇아 공재를 첨가하더라도 내부 전극(30)의 소결 수축을 억제할 수 없고 내부 전극(30)의 연결성을 98% 이상으로 구현할 수 없기 때문이다.
Te>0.55㎛ 이면 내부 전극(30)이 두껍기 때문에 내부 전극(30)의 소결 수축이 발생하더라도 내부 전극(30) 연결성을 98% 이상으로 구현하기에 어려움이 없고, 따라서 설계 용량 구현에 어려움이 없다.
0.1㎛≤Te≤0.55㎛ 인 경우에는 내부 전극(30) 연결성을 98% 이상으로 구현하기 어렵고 설계 용량을 구현하기에 어려움이 있을 수 있다. 본 실시 형태는 이러한 문제점을 비전극 영역(N)에 관한 다른 인자를 조절함으로써 해결하기 위한 것이다.
내부 전극(30)의 두께(Te)는 평균값일 수 있다. 세라믹 본체(10)의 길이 방향 및 두께 방향이 이루는 단면(L-T 단면)을 주사전자현미경을 이용하여 관찰하고 등간격으로 10개 지점에서 측정하여 그 평균값을 내부 전극(30)의 두께(Te)로 할 수 있다.
내부 전극(30)의 두께는 실제 내부 전극(30) 길이에 대한 내부 전극(30) 면적의 비(내부 전극 면적/실제 내부 전극의 길이)로 계산될 수 있다.
도 4를 참조하면, 상기 내부 전극(30) 면적은 전극 영역(E) 및 비전극 영역(N)을 포함하는 면적을 의미하고, 상기 실제 내부 전극(30)의 길이는 내부 전극(30) 사이에 형성된 갭(G, gap)을 제외한 길이일 수 있다.
내부 전극(30)의 면적, 전극 영역(E)의 면적(Ae) 및 비전극 영역(N)의 면적(Ao), 실제 내부 전극(30)의 길이는 한 개의 내부 전극(30) 층에서 측정되고, 적층수 만큼 곱하여 적층 세라믹 커패시터 전체로 일반화될 수 있다.
본 실시 형태에 있어서, 전극 영역(E)의 면적(Ae) 대비 비전극 영역(N)의 면적(Ao)의 비(Ao/Ae)는 3.2% ~ 4.5% 일 수 있다. 즉 3.2%≤Ao/Ae≤4.5% 일 수 있다.
전극 영역(E)의 면적(Ae) 대비 비전극 영역(N)의 면적(Ao)의 비(Ao/Ae)가 3.2%≤Ao/Ae≤4.5%를 만족하도록 조절함으로써, 98% 이상의 연결성을 구현할 수 있으며, 동시에 설계 용량 구현이 가능하다.
특히, 3.2%≤Ao/Ae≤4.5%를 만족하도록 조절함으로써, 전극 연결성이 99%를 초과하는 경우에도 응력에 의한 크랙 발생이 없어 신뢰성이 우수한 적층 세라믹 커패시터를 구현할 수 있다.
Ao/Ae<3.2% 이면, 98% 이상의 연결성을 구현할 수 없고, 설계 용량 구현이 어려울 수 있다.
내부 전극(30) 중 비전극 영역(N)의 면적(Ao)이 차지하는 비율이 작기 때문에 소결 수축 효과가 작고, 내부 전극(30) 연결성 향상이 미미할 수 있다. 내부 전극(30) 연결성이 작은 경우에는 내부 전극(30) 중 용량 형성에 실질적으로 기여하는 면적이 감소하므로 설계 용량 구현이 어렵다.
Ao/Ae>4.5% 이면, 세라믹 그레인이 비정상적으로 성장할 수 있고, 이로 인하여 절연파괴전압 (BDV, breakdown voltage)이 감소할 수 있다.
비전극 영역(N)의 면적(Ao)의 비율이 크다는 점은 비전극 영역(N)을 구성하는 물질의 함량이 많다는 것을 의미할 수 있다. 예를 들면, 공재를 세라믹 본체와 동일한 유전체 세라믹을 사용하는 경우, 내부 전극(30)에 첨가된 세라믹 공재가 내부 전극(30)으로부터 빠져 나와 결국 세라믹 본체의 그레인이 과대 성장할 수 있고, 절연파괴전압이 감소할 수 있다.
도 4를 참조하여, 전극 영역(E)의 면적(Ae) 및 비전극 영역(N)의 면적(Ao)의 측정에 대하여 설명한다.
내부 전극(30)의 면적은 내부 전극(30)이 연속적으로 형성된 영역을 의미하며, 내부 전극(30)이 단절된 부분은 포함되지 않는다. 내부 전극(30)의 면적은 내부 전극(30) 사이에 형성된 갭(G)이 제외될 수 있다. 갭(G)은 내부 전극(30)을 관통한 기공을 의미하며, 내부 전극(30) 표면의 일부에만 형성되거나, 내부 전극(30) 내부에 형성된 기공은 포함되지 않는다.
광학 이미지에서 내부 전극(30)과 유전체층은 구별될 수 있으며, 비전극 영역(N)과 전극영역(E)은 다른 명암으로 표현되어 구별될 수 있다.
이에 제한되는 것은 아니나, 시그마 스캔 프로(SigmaScan Pro) 등의 컴퓨터 프로그램을 사용하여 내부 전극(30)의 면적, 전극 영역(E)의 면적(Ae), 비전극 영역(N)의 면적(Ao) 등을 측정할 수 있다.
도전성 페이스트의 조성물에 포함되는 물질은 소성 중에 내부 전극(30)을 이루는 금속 입자(grain)의 계면 즉, 입계(grain boundary)에 트랩될 수 있다. 또한, 내부 전극(30)의 소성과정에서 금속 입자의 계면에는 기공이 형성될 수 있으며, 상기 기공은 내부 전극(30)에 트랩된 형태로 내부 전극(30) 내부에 형성될 수 있다.
세라믹 공재 분말의 입경비를 제어하여 금속 분말 사이에 분산시키면 약 1000℃ 이상까지 금속 분말의 소결이 억제될 수 있다. 일정 온도까지 금속 분말의 소결이 최대한 억제되고, 유전체층을 형성하는 세라믹 분말의 소결이 개시될 수 있다. 유전체층을 형성하는 세라믹 분말의 치밀화가 진행되면 내부 전극(30)도 치밀화가 개시되면서 급속도로 소결이 진행될 수 있다.
세라믹 공재 분말은 금속 분말의 소결 수축 개시를 늦추고, 금속 분말의 소결 수축을 억제할 수 있다. 입경비가 제어된 세라믹 공재 분말은 금속 분말의 소결 수축시 금속 분말 간의 접촉을 막아 금속 분말의 입성장을 억제할 수 있고, 내부 전극(30)의 뭉침 현상을 억제할 수 있다.
비전극 영역(N)은 내부 전극(30) 내에 고르게 분포되어 있고, 비전극 영역(N)의 크기는 작을 수 있다.
비전극 영역(N)이 내부 전극(30) 내에 고르게 분산되어 있다는 것은 내부 전극(30)의 수축 개시 온도를 상승시키는 기능을 효과적으로 수행하고 있음을 의미할 수 있다.
비전극 영역(N)은 내부 전극(30) 내에 작은 크기로 고르게 분포되어 있을 수 있다. 이러한 점은 다음과 같은 인자에 의하여 결정될 수 있다.
첫째, 공재의 첨가량이다. 공재의 첨가량을 조절함으로써 비전극 영역(E)의 면적(Ae) 대비 비전극 영역(N)의 면적(Ao)의 비를 조절할 수 있다. 공재의 함량이 많으면 비전극 영역(N)의 면적(Ao)이 커질 수 있고, 공재의 함량이 적으면 비전극 영역(N)의 면적(Ao)이 작아질 수 있다.
둘째, 공재 입경의 최대 크기이다. 공재의 입경이 작을수록 내부 전극 내에 형성되는 비전극 영역(N)의 크기 또한 작게 형성될 수 있다.
셋째, 페이스트 내 공재의 분산도이다. 비전극 영역(N)을 구성하는 물질, 즉 세라믹 공재가 내부 전극용 페이스트 내에 고르게 분산되어 있을수록 내부 전극(30) 내에서도 비전극 영역(N)이 고르게 분산되어 있을 수 있다. 도전성 페이스트를 준비하는 과정에서 분산제 등의 첨가제와 밀링 시간 등을 조절하여 페이스트 내 공재의 분산성을 개선할 수 있다.
넷째, 공재의 크기이다. 구체적으로는 도전성 금속 입자 크기 대비 공재 입자 크기의 비이다. 도전성 금속 입자의 평균 입경(D50)(Dn) 대비 공재 평균 입경(D50)(Ds)의 비(Ds/Dn)는 1/12 이하일 수 있는데, 이는 미립의 공재를 사용함으로써 내부 전극(30)의 초기 소결 수축을 억제할 수 있다.
다섯째, 소결시 승온율이다. 소결시 승온율이 크면 소결 과정에서 공재가 이동할 수 있는 시간이 짧기 때문에 공재는 초기에 위치한 자리에 그대로 머무를 확률이 높다. 따라서 공재가 잘 분산되어 있는 상태에 있었다면 소결 후에도 공재는 내부 전극(30) 내에 고르게 분포되어 있을 수 있다.
반면에 소결시 승온율이 작으면 공재가 이동할 수 있는 시간이 충분하여 공재끼리 뭉칠 수 있으며, 따라서 분산성이 저하될 수 있다.
본 발명의 일 실시 형태에 있어서, 상기 내부 전극(30)의 전체 길이에 대한 실제 내부 전극(30)이 형성된 부분의 길이의 비를 내부 전극의 연결성(C)이라 정의하면, 98%≤C≤99.99%를 만족할 수 있다.
도 4 및 도 5를 참조하면, 내부 전극(30)의 연결성은 내부 전극(30)의 전체 길이에 대한 실제 내부 전극(30)이 형성된 부분의 길이의 비(실제 내부 전극이 형성된 부분의 길이/내부 전극 전체 길이)로 정의될 수 있다.
내부 전극(30) 전체 길이 및 실제 내부 전극(30)이 형성된 부분의 길이는 상기와 같이 적층 세라믹 커패시터를 절단한 단면을 스캔한 광학 이미지를 이용하여 측정될 수 있다.
보다 구체적으로, 세라믹 소체의 폭 방향의 중앙부에서 절단한 길이 방향의 단면을 스캔한 이미지에서 내부전극의 전체 길이에 대한 실제 내부전극이 형성된 부분의 길이의 비를 측정할 수 있다.
본 발명의 일 실시형태에서 내부 전극(30) 전체 길이는 일 내부전극에서 내부 전극(30) 사이에 형성된 갭(G)을 포함한 길이를 의미할 수 있고, 실제 내부 전극(30)이 형성된 부분의 길이는 일 내부 전극(30)에서 내부 전극(30) 사이에 형성된 갭(G)을 제외한 길이를 의미할 수 있다. 상술한 바와 같이 상기 갭(G)은 내부 전극(30)을 관통한 기공을 의미하며, 내부전극 표면의 일부에만 형성되거나, 내부 전극(30) 내부에 형성된 기공은 포함되지 않는다.
도 5에 도시된 바와 같이, 광학 이미지의 일부를 취하여 내부 전극(30) 전체 길이, 내부 전극(30) 실제 길이를 측정할 수 있다. 보다 구체적으로, 내부 전극(30)의 일부 지점에서 기공을 포함한 내부 전극(30) 전체 길이를 T, 실제 내부 전극(30)이 형성된 부분의 길이를 t1, t2, t3, ··· tn으로 규정하면, 상기 내부 전극(30)의 연결성은 (t1 + t2 + t3 +·+ tn) /T로 표현될 수 있다. 도 5에서는 실제 내부 전극(30)이 형성된 부분을 t1, t2, t3 및 t4 로 표현하였으나, 실제 전극이 형성된 부분의 수는 특별히 제한되지 않는다.
실제 내부 전극(30)의 길이는 내부 전극(30)의 전체 길이(T)에서 갭(G)의 길이를 뺀 값으로 측정될 수 있다.
C< 98% 이면, 설계 용량 구현에 어려움이 있을 수 있다.
내부 전극(30)의 연결성이 크다는 것은 중간에 빈 공간이 거의 없이 내부 전극(30)이 형성된 것이므로 큰 정전 용량을 확보할 수 있다. 반대로 내부 전극(30)의 연결성이 작은 경우에는 정전 용량을 형성하는 유효면이 감소하기 때문에 정전 용량 형성에 있어서는 불리하기 때문이다.
C>99.99% 이면, 응력 완화 효과가 미미하여 크랙이 발생할 수 있다.
내부 전극(30)은 소결 과정에서 두께 방향으로 수축할 수 있고, 결국에는 두께 방향으로 관통홀이 형성될 수 있다. 내부 전극(30)에 형성된 관통홀은 세라믹 본체 내의 응력을 완화시키는 기능도 가진다. 내부 전극(30) 연결성이 지나치게 큰 경우에는 관통홀로 인한 응력 완화의 효과가 거의 없기 때문에 크랙이 발생할 수 있다
본 발명의 다른 실시 형태는 도전성 금속 분말 및 공재 분말을 포함하고, 상기 도전성 금속 분말의 평균 입경 대비 상기 공재 분말의 평균 입경의 비는 1/12 이하인 도전성 페이스트를 마련하는 단계; 상기 도전성 페이스트를 이용하여 세라믹 그린 시트 상에 내부 전극(30)을 형성하는 단계; 및 상기 내부 전극(30)이 형성된 세라믹 그린 시트를 적층하는 단계;를 포함하는 적층 세라믹 전자 부품의 제조 방법일 수 있다.
먼저, 외부 전극(20)에 도전성을 부여하기 위한 도전성 금속 분말, 외부 전극(20)의 치밀화를 위한 글래스 분말, 유기 용매로서 에탄올, 및 바인더로서 폴리비닐부티랄 등을 혼합한 후, 이를 볼 밀링하여 외부 전극(20)용 페이스트를 마련할 수 있다.
내부 전극(30)을 형성하는 도전성 페이스트 조성물은 바인더, 용제 및 기타의 첨가제 등을 더 포함할 수 있다.
상기 바인더는 이에 제한되는 것은 아니나, 폴리비닐부티랄, 셀룰로오스계 수지 등을 사용할 수 있다. 상기 폴리비닐부티랄은 접착력이 강한 특성을 도전성 페이스트와 세라믹 그린시트의 접착 강도를 향상시킬 수 있다.
상기 셀룰로오스계 수지는 의자형 구조를 가지는 것으로 변형이 발생하였을 경우에 탄성에 의한 회복이 빠른 특성을 가지고 있다. 셀룰로오스 수지를 포함함에 따라 평탄한 인쇄면의 확보가 가능하다.
상기 용제는 특별히 제한되지 않으며, 예를 들면, 부틸카르비톨, 케로신 또는 테르피네올계 용제를 사용할 수 있다. 상기 테르피네올계 용제의 구체적인 종류는 이에 제한되는 것은 아니나, 디하이드로테르피네올(dehydro terpineol), 디하이드로터피닐아세테이트 등을 사용할 수 있다.
다음으로, 도전성 금속 분말 및 공재 분말을 포함하고, 상기 도전성 금속 분말의 평균 입경 대비 상기 공재 분말의 평균 입경의 비는 1/12 이하인 도전성 페이스트를 마련할 수 있다.
금속 분말의 입경에 대한 공재 분말의 입경의 비(세라믹 공재 분말/금속 분말)가 1/12 을 초과하면 공재 분말이 금속 입자의 수축을 효율적으로 억제하기 어려울 수 있다.
공재 분말의 입경은 금속 분말의 입경보다 작아 세라믹 공재 분말은 금속 분말 사이에 분포될 수 있다.
공재 분말은 금속 입자의 소결시 금속 입자 사이에 배치되어 금속 입자의 입성장을 억제할 수 있다. 금속 입자의 소결시 형성되는 기공의 크기보다 작은 공재 분말은 금속 입자의 접촉을 제한하기 어려워 금속 입자의 입성장을 방해하는 역할을 수행하기 어려울 수 있다.
도전성 금속 분말 및 공재 분말의 입경은 평균 입경으로 측정될 수 있다. 구체적으로는, ASTM(American Society for Testing and Materials) 에서 규정하는 평균 입경 측정 방법으로 측정할 수 있다.
여기서 입경은 D50을 의미하며, 이보다 더 크거나 더 작은 입자가 존재할 수 있다. 소결 초기에는 작은 크기의 도전성 금속 입자가 먼저 소결될 수 있으며, 이로 인하여 초기 수축이 유발될 수 있다. 내부 전극(30)의 초기 수축을 억제하기 위하여 미립의 공재를 사용할 수 있다.
미립 공재를 사용함에 있어서는 미립 공재를 잘 분산시키는 점이 관건이다. 공재가 뭉쳐 있다면 미립의 공재를 사용하는 의미가 없을 수 있기 때문이다. 분산제 등을 사용하거나 분산 조건 등을 조절하여 미립 공재가 잘 분산되도록 할 수 있다.
내부 전극(30) 내에 공재가 분포된 것으로부터 분산된 정도를 가늠할 수 있다. 구체적으로는 비전극 영역(N) 즉 공재가 작은 크기로 고르게 분포되어 있을수록 분산이 잘 된 것으로 판단할 수 있다. 비전극 영역(N)이 고르게 많이 분포되어 있을수록 내부 전극(30)의 소결 수축 억제 효과가 더 클 수 있고, 내부 전극(30) 연결성을 향상시킬 수 있다.
다음으로, 상기 도전성 페이스트를 이용하여 세라믹 그린 시트 상에 내부 전극(30)을 형성할 수 있다.
도전성 페이스트는 스크린 인쇄 등의 방법을 이용하여 세라믹 그린 시트 상에 형성될 수 있다.
다음으로, 내부 전극(30)이 형성된 세라믹 그린 시트를 적층하여 세라믹 그린 적층체를 준비하고, 이를 절단하여 그린 칩을 제조할 수 있다. 그린 칩을 소결하여 소결 칩을 제조하고, 소결 칩의 외부에 외부 전극(20)을 형성하여 적층 세라믹 전자 부품을 완성할 수 있다.
내부 전극(30)으로 베이스메탈을 사용하는 경우 대기 중에서 소성을 행하면 내부 전극(30)이 산화될 수 있기 때문에 소성은 환원 분위기에서 수행될 수 있다.
또한, 외부 전극(20) 상에는 실장의 용이성을 위하여 니켈 도금층 및 주석 도금층이 형성될 수 있다.
본 실시 형태에서, 상기 도전성 금속의 중량 대비 상기 공재의 중량의 비는 24.3% 이하일 수 있다.
도전성 금속의 중량 대비 공재 중량의 비가 24.3% 이하일 때, 비전극 영역(E)의 면적(Ae) 대비 비전극 영역(N)의 면적(Ao)의 비(Ao/Ae)가 3.2%~4.5% 가 구현될 수 있다. 공재의 첨가량을 조절함으로써 비전극 영역(N)이 차지하는 면적의 비율을 조절할 수 있기 때문이다.
상기 도전성 금속은 니켈을 포함할 수 있다.
상기 공재는 세라믹 공재를 포함할 수 있으며, 상기 세라믹 공재는 티탄산바륨 또는 티탄산스트론튬을 포함할 수 있다.
기타 도전성 금속, 공재 등에 관한 사항은 앞의 실시 형태에서 설명한 바와 동일하다.
이하에서는 실시예 및 비교예를 참조하여, 본 발명에 대하여 상세하게 설명한다.
실시예 및 비교예에 따른 적층 세라믹 커패시터는 다음과 같은 방법에 따라 마련하였다.
티탄산바륨 분말, 유기 용매로서 에탄올, 바인더로서 폴리비닐부티랄을 혼합하고, 이를 볼 밀링하여 세라믹 슬러리를 제조하고, 이를 이용하여 세라믹 그린 시트를 제조하였다.
세라믹 그린 시트 상에 니켈을 함유하는 내부 전극(30)용 도전성 페이스트를 인쇄하여 내부 전극(30)을 형성하고, 이를 적층한 그린 적층체를 85℃에서 1,000kgf/㎠의 압력으로 등압 압축 성형(isostatic pressing) 하였다.
압착된 그린 적층체를 절단하여 그린 칩을 만들고, 절단된 그린 칩을 대기 분위기 하에서 230℃에서 60시간 유지하는 탈바인더 공정을 거친 후, 그린 칩을 1000℃에서 소결하여 소결 칩을 제조하였다. 소결은 환원 분위기 하에서 실시하여 내부 전극(30)의 산화를 방지하였으며, 환원 분위기는 Ni/NiO 평형 산소 분압보다 낮은 10-11~10-10 atm이 되도록 하였다.
소결 칩의 외부에 구리 분말 및 글래스 분말을 포함하는 외부 전극(20)용 페이스트를 이용하여 외부 전극(20)을 형성하였으며, 외부 전극(20) 상에는 전기 도금을 통하여 니켈 도금층 및 주석 도금층을 형성하였다.
상기 방법에 따라 0603 사이즈의 적층 세라믹 캐패시터를 제조하였다. 0603 사이즈는 길이 및 폭이 각각 0.6㎛±0.1㎛ 및 0.3㎛±0.1㎛ 일 수 있다. 상기 적층 세라믹 커패시터에 대하여 다음과 같이 특성을 평가하였다.
용량 특성은 설계용량 목표치의 98.5%를 넘는 경우 양호(○)로 판정하였고, 98.5% 미만의 경우 불량(×)으로 판정하였다.
절연 파괴 전압(Breakdown Voltage, BDV)은 1.0 V/sec의 속도로 DC 전압을 인가하면서 평가하였고, 절연 파괴 전압이 60 V를 기준으로 절연 파괴가 일어나지 않은 경우를 양호(○)로 판정하고, 절연 파괴가 일어난 경우를 불량(×)으로 표시하였다.
신뢰성 평가는 칩을 연마후 분석시 크랙이 발생하는지 여부로서 평가하였으며, 크랙이 발생한 경우를 불량(×)으로 판정하였고, 발생하지 않은 경우를 양호(○)로 판정하였다.
| Te(㎛) | Ao/Ae(%) | 전극 연결성(%) | 용량 특성 (98.5% 이상 용량 구현 여부) |
BDV | 신뢰성 평가 | |
| 1 | 0.102 | 4.12 | 98.1 | ○ | ○ | ○ |
| 2* | 0.113 | 2.97 | 97.5 | × | ○ | ○ |
| 3 | 0.113 | 3.35 | 98.2 | ○ | ○ | ○ |
| 4* | 0.237 | 4.52 | 98.2 | ○ | × | ○ |
| 5 | 0.245 | 3.47 | 98.3 | ○ | ○ | ○ |
| 6 | 0.258 | 3.85 | 98.6 | ○ | ○ | ○ |
| 7* | 0.276 | 2.71 | 96.3 | × | ○ | ○ |
| 8 | 0.284 | 3.41 | 98.2 | ○ | ○ | ○ |
| 9* | 0.334 | 4.85 | 98.9 | ○ | × | ○ |
| 10* | 0.345 | 3.02 | 99.1 | ○ | ○ | × |
| 11 | 0.378 | 3.23 | 99.2 | ○ | ○ | ○ |
| 12* | 0.412 | 2.89 | 96.7 | × | ○ | ○ |
| 13 | 0.434 | 4.17 | 99.2 | ○ | ○ | ○ |
| 14* | 0.465 | 4.58 | 99.6 | ○ | × | ○ |
| 15 | 0.487 | 3.45 | 98.9 | ○ | ○ | ○ |
| 16* | 0.512 | 2.98 | 98.3 | ○ | ○ | × |
| 17* | 0.523 | 3.19 | 99.1 | ○ | ○ | × |
| 18* | 0.527 | 2.48 | 95.2 | × | ○ | ○ |
| 19 | 0.530 | 4.50 | 99.9 | ○ | ○ | ○ |
| 20 | 0.550 | 3.25 | 98.1 | ○ | ○ | ○ |
* : 비교예
표 1에 있어서, Te는 내부 전극(30)의 두께, Ao/Ae는 내부 전극(30)에 있어서 전극 영역(E)의 면적(Ae) 대비 비전극 영역(N)의 면적(Ao)의 비를 의미한다.
표 1을 참조하면, 비교예인 샘플 2, 7, 12 및 18은 각각 Te가 0.113㎛, 0.276㎛, 0.412㎛ 및 0.527㎛, Ao/Ae가 2.97%, 2.71%, 2.89% 및 2.48%, 전극 연결성이 97.5%, 96.3%, 96.7% 및 95.2% 인 경우로서, BDV는 양호하고, 크랙은 발생되지 않았으나, 설계 용량을 구현하지 못하였다. 이는 전극 영역(E) 대비 비전극 영역(N)의 비가 작아 전극 연결성이 98% 이상을 구현하지 못하였기 때문이다.
비교예인 샘플 4, 9 및 14는 각각 Te가 0.237㎛, 0.334㎛ 및 0.465㎛, Ao/Ae가 4.52%, 4.85% 및 4.58%, 전극 연결성이 98.2%, 98.9% 및 99.6%인 경우로서, 설계 용량을 구현하였고, 크랙은 발생되지 않았으나, 절연파괴전압 특성이 불량이다. 이는 비전극 영역(N)이 차지하는 비율이 커서 내부 전극(30) 내에 존재하던 세라믹 공재가 유전체 본체로 빠져 나가 내부 전극(30) 간 유전체의 그레인이 비정상적으로 성장하였기 때문이다.
비교예인 샘플 10, 16 및 17은 각각 Te가 0.345㎛, 0.512㎛ 및 0.523㎛, Ao/Ae가 3.02%, 2.98% 및 3.19%, 전극 연결성이 99.1%, 98.3% 및 99.1%인 경우로서, 설계 용량을 구현하고, BDV 특성은 양호하였으나, 크랙이 발생하였다. 전극 영역(E)의 면적(Ae) 대비 비전극 영역(N)의 면적(Ao)의 비가 본 발명의 수치 범위를 만족하지 못하는 경우에는 응력 완화의 효과가 거의 없어 크랙이 발생될 수 있다.
이상과 같이 살펴본 비교예와 달리, 실시예인 샘플 1, 3, 5, 6, 8, 11, 13, 15, 19 및 20은 0.1㎛≤Te≤0.55㎛, 3.2%≤Ao/Ae≤4.5%, 98%≤C≤99.99% 인 경우로서, 설계 용량을 구현하였고, BDV 특성은 양호하였으며, 크랙도 발생되지 않았다.
본 발명에서 사용한 용어는 특정한 실시예를 설명하기 위한 것으로, 본 발명을 한정하고자 하는 것이 아니다. 단수의 표현은 문맥상 명백하지 않는 한, 복수의 의미를 포함한다고 보아야 할 것이다.
“포함하다” 또는 “가지다” 등의 용어는 명세서 상에 기재된 특징, 숫자, 단계, 동작, 구성 요소 또는 이들을 조합한 것이 존재한다는 것을 의미하는 것이지, 이를 배제하기 위한 것이 아니다.
본 발명은 상술한 실시 형태 및 첨부된 도면에 의해 한정되는 것이 아니며, 첨부된 청구범위에 의해 한정하고자 한다.
따라서, 청구범위에 기재된 본 발명의 기술적 사상을 벗어나지 않는 범위 내에서 당 기술분야의 통상의 지식을 가진 자에 의해 다양한 형태의 치환, 변형 및 변경이 가능할 것이며, 이 또한 본 발명의 범위에 속한다고 할 것이다.
10: 세라믹 본체
20, 21, 22: 외부 전극
30, 31, 32: 내부 전극
S1~S6: 세라믹 본체의 외부면
Te: 내부 전극의 두께
N: 비전극 영역
E: 전극 영역
G: 갭
20, 21, 22: 외부 전극
30, 31, 32: 내부 전극
S1~S6: 세라믹 본체의 외부면
Te: 내부 전극의 두께
N: 비전극 영역
E: 전극 영역
G: 갭
Claims (13)
- 세라믹 본체; 및
상기 세라믹 본체의 내부에 형성되고, 내부에 복수의 비전극 영역을 가지는 내부 전극;을 포함하고,
상기 세라믹 본체의 길이 방향 및 두께 방향이 형성하는 단면에 있어서, 상기 내부 전극의 두께를 Te, 상기 내부 전극의 면적을 Ae, 상기 복수의 비전극 영역의 면적을 Ao라고 할 때, 0.1㎛≤Te≤0.55㎛, 3.2%≤Ao/Ae≤4.5%를 만족하는 적층 세라믹 전자 부품.
- 제1항에 있어서,
상기 내부 전극의 두께 Te는 상기 내부 전극의 평균 두께인 적층 세라믹 전자 부품.
- 제1항에 있어서,
상기 비전극 영역은 세라믹 공재를 포함하는 적층 세라믹 전자 부품.
- 제3항에 있어서,
상기 세라믹 공재는 상기 세라믹 본체와 동일한 재료인 적층 세라믹 전자 부품.
- 제3항에 있어서,
상기 비전극 영역은 기공을 더 포함하는 적층 세라믹 전자 부품.
- 제1항에 있어서,
상기 내부 전극의 전체 길이에 대한 실제 내부 전극이 형성된 부분의 길이의 비를 내부 전극의 연결성(C)이라 정의하면, 98%≤C≤99.99%를 만족하는 적층 세라믹 전자 부품.
- 도전성 금속 분말 및 공재 분말을 포함하고, 상기 도전성 금속 분말의 평균 입경 대비 상기 공재 분말의 평균 입경의 비는 1/12 이하인 도전성 페이스트를 마련하는 단계;
상기 도전성 페이스트를 이용하여 세라믹 그린 시트 상에 내부 전극을 형성하는 단계; 및
상기 내부 전극이 형성된 세라믹 그린 시트를 적층하는 단계;
상기 세라믹 그린 시트가 적층된 적층체를 소결하여 세라믹 본체를 형성하는 단계를 포함하고,
상기 세라믹 본체는 내부에 복수의 비전극 영역을 가지는 내부 전극을 포함하고,
상기 세라믹 본체의 길이 방향 및 두께 방향이 형성하는 단면에 있어서, 상기 내부 전극의 면적을 Ae, 상기 복수의 비전극 영역의 면적을 Ao라고 할 때, 3.2%≤Ao/Ae≤4.5%를 만족하는 적층 세라믹 전자 부품의 제조 방법.
- 제7항에 있어서,
상기 도전성 금속의 중량 대비 상기 공재의 중량의 비는 24.3% 이하인 적층 세라믹 전자 부품의 제조 방법.
- 제7항에 있어서,
상기 공재는 세라믹 공재를 포함하는 적층 세라믹 전자 부품의 제조 방법.
- 제9항에 있어서,
상기 세라믹 공재는 티탄산바륨 또는 티탄산스트론튬을 포함하는 적층 세라믹 전자 부품의 제조 방법.
- 제7항에 있어서,
상기 세라믹 본체의 길이 방향 및 두께 방향이 형성하는 단면에 있어서, 상기 내부 전극의 전체 길이에 대한 실제 내부 전극이 형성된 부분의 길이의 비를 내부 전극의 연결성(C)이라 정의하면, 98%≤C≤99.99%를 만족하는 적층 세라믹 전자 부품의 제조 방법.
- 제7항에 있어서,
상기 내부 전극의 두께 Te는 0.1㎛≤Te≤0.55㎛를 만족하는 적층 세라믹 전자 부품의 제조 방법.
- 제12항에 있어서,
상기 내부 전극의 두께 Te는 상기 내부 전극의 평균 두께인 적층 세라믹 전자 부품의 제조 방법.
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