KR102189801B1 - 적층 세라믹 전자부품 및 이의 제조방법 - Google Patents

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Abstract

본 발명은 유전체층과 상기 유전체층 상에 교대로 배치되되, 내부에 세라믹 첨가제가 배치된 내부전극을 포함하는 세라믹 바디 및 상기 세라믹 바디의 외측에 형성되며, 상기 내부전극과 전기적으로 연결된 외부전극을 포함하며, 상기 세라믹 첨가제는 상기 내부전극과 유전체층의 경계로부터 내부전극 내부로 일정 거리 이격된 위치에 배치된 적층 세라믹 전자부품 및 그 제조방법을 제공한다.

Description

적층 세라믹 전자부품 및 이의 제조방법{Multi-layered ceramic electronic component and method for manufacturing the same}
본 발명은 적층 세라믹 전자부품 및 이의 제조방법에 관한 것으로, 보다 구체적으로는 신뢰성이 우수한 적층 세라믹 전자부품 및 이의 제조방법에 관한 것이다.
일반적으로 커패시터, 인덕터, 압전 소자, 바리스터 또는 서미스터 등의 세라믹 재료를 사용하는 전자부품은 세라믹 재료로 이루어진 세라믹 바디, 세라믹 바디 내부에 형성된 내부전극 및 상기 내부전극과 접속되도록 세라믹 바디 표면에 설치된 외부전극을 구비한다.
적층 세라믹 전자부품 중 적층 세라믹 커패시터는 적층된 복수의 유전체층, 일 유전체층을 사이에 두고 대향 배치되는 내부전극, 상기 내부전극에 전기적으로 접속된 외부전극을 포함한다.
적층 세라믹 커패시터는 소형이면서 고용량이 보장되고, 실장이 용이하다는 장점으로 인하여 컴퓨터, PDA, 휴대폰 등의 이동 통신장치의 부품으로서 널리 사용되고 있다.
최근 전기, 전자기기 산업의 고성능화 및 경박단소화에 따라 전자부품에 있어서도 소형, 고성능 및 저가격화가 요구되고 있다.
특히 CPU의 고속화, 기기의 소형 경량화, 디지털화 및 고기능화가 진전됨에 따라, 적층 세라믹 커패시터도 소형화, 박층화, 고용량화, 고주파영역에서의 저임피던스화 등의 특성을 구현하기 위한 연구 개발이 활발히 진행되고 있다.
한편, 유전체 박막화에 따라 미립의 내부전극 재료의 사용이 필수적이다. 하지만, 재료의 크기가 작아질수록 소결 수축 억제력이 감소하여 소성 후 전극 연결성이 악화된다.
또한, 미립 재료의 사용에는 분산을 위한 과량의 유기물이 필요하기 때문에 무기물 충진율이 낮아져 소성 후 전극 연결성 악화 및 잔탄 증가의 요인이 되고 있다.
따라서, 전극 연결성을 높이면서도 내전압 특성을 향상시킬 수 있는 방법이 요구된다.
일본공개특허공보 2004-079994
본 발명은 적층 세라믹 전자부품 및 이의 제조방법에 관한 것으로, 보다 구체적으로는 신뢰성이 우수한 적층 세라믹 전자부품 및 이의 제조방법에 관한 것이다.
본 발명의 일 실시형태는 유전체층과 상기 유전체층 상에 교대로 배치되되, 내부에 세라믹 첨가제가 배치된 내부전극을 포함하는 세라믹 바디 및 상기 세라믹 바디의 외측에 형성되며, 상기 내부전극과 전기적으로 연결된 외부전극을 포함하며, 상기 세라믹 첨가제는 상기 내부전극과 유전체층의 경계로부터 내부전극 내부로 일정 거리 이격된 위치에 배치된 적층 세라믹 전자부품을 제공한다.
본 발명의 다른 실시형태는 세라믹 그린시트를 마련하는 단계, 도전성 금속 및 세라믹 첨가제를 포함하는 도전성 페이스트로 내부전극 패턴을 형성하는 단계, 상기 내부전극 패턴이 형성된 세라믹 그린시트를 적층하여 세라믹 적층체를 형성하는 단계 및 상기 세라믹 적층체를 소성하여 유전체층 및 내부전극을 포함하는 세라믹 바디를 형성하는 단계를 포함하며, 상기 도전성 페이스트는 도전성 금속의 사이즈가 서로 다른 제1 및 제2 도전성 페이스트로 구성되며, 상기 내부전극 패턴은 중앙부에 큰 사이즈의 금속 입자를 포함하는 전극 연결성 기여층이 배치되고, 세라믹 그린시트와 인접한 외측 영역에는 작은 사이즈의 금속 입자를 포함하는 내전압 향상층이 배치되는 적층 세라믹 전자부품의 제조 방법을 제공한다.
본 발명의 일 실시형태에 따르면 내부전극 패턴이 내전압 특성을 확보할 수 있는 내전압 향상층 사이에 소결 수축을 억제할 수 있는 전극 연결성 기여층이 배치되도록 도포함으로써 소결 후 전극 연결성이 우수하고 내전압 특성도 향상된 적층 세라믹 커패시터를 구현할 수 있다.
구체적으로, 내부전극 패턴이 중앙부에 큰 사이즈의 금속 입자를 포함하는 전극 연결성 기여층이 배치되고, 세라믹 그린시트와 인접한 외측 영역에는 작은 사이즈의 금속 입자를 포함하는 내전압 향상층이 배치된 구조를 가짐으로써, 소결 후 전극 연결성이 우수하고 두께가 얇은 내부전극을 형성할 수 있다.
또한, 소결 진행 과정에서 소결 수축 억제력이 작은 미립 금속 부분이 먼저 소결되고, 그 후 내부전극 패턴의 중앙부의 큰 사이즈의 금속이 소결되므로, 중앙부의 큰 사이즈의 금속과 함께 첨가된 세라믹 첨가제가 유전체층으로 밀려나지 못하고 내부에 트랩되되, 내전압 향상층과 전극 연결성 기여층의 경계면에 배치됨으로써, 전극 연결성이 저하되지 않아 용량이 높고, 전극 뭉침이 발생하지 않아 내전압 특성이 우수한 적층 세라믹 전자부품을 구현할 수 있다.
도 1은 본 발명의 일 실시형태에 따른 적층 세라믹 커패시터를 나타내는 개략적인 사시도이다.
도 2는 도 1의 A-A'선을 따라 취한 적층 세라믹 커패시터를 나타내는 개략적인 단면도이다.
도 3은 도 2의 S 영역의 확대도이다.
도 4는 본 발명의 다른 실시형태에 따른 적층 세라믹 커패시터의 제조 공정 중 세라믹 그린시트 상에 내부전극 패턴을 형성하는 단계의 개략도이다.
이하, 첨부된 도면을 참조하여 본 발명의 바람직한 실시형태들을 설명한다. 다만, 본 발명의 실시형태는 여러 가지 다른 형태로 변형될 수 있으며, 본 발명의 범위가 이하 설명하는 실시형태로 한정되는 것은 아니다. 또한, 본 발명의 실시형태는 당업계에서 평균적인 지식을 가진 자에게 본 발명을 더욱 완전하게 설명하기 위해서 제공되는 것이다. 따라서, 도면에서의 요소들의 형상 및 크기 등은 보다 명확한 설명을 위해 과장될 수 있으며, 도면상의 동일한 부호로 표시되는 요소는 동일한 요소이다.
본 발명의 일 실시형태는 세라믹 전자부품에 관한 것으로, 세라믹 재료를 사용하는 전자부품은 커패시터, 인덕터, 압전체 소자, 바리스터, 또는 서미스터 등이 있다. 하기에서는 세라믹 전자부품의 일례로서 적층 세라믹 커패시터에 관하여 설명한다.
도 1은 본 발명의 일 실시형태에 따른 적층 세라믹 커패시터를 나타내는 개략적인 사시도이다.
도 2는 도 1의 A-A'선을 따라 취한 적층 세라믹 커패시터를 나타내는 개략적인 단면도이다.
도 1 및 도 2를 참조하면, 본 발명의 일 실시형태에 따른 적층 세라믹 커패시터는 세라믹 바디(110), 상기 세라믹 바디 내부에 형성된 내부전극(121, 122), 상기 세라믹 바디(110)의 외측에 형성되는 외부 전극(131, 132)을 포함할 수 있다.
본 발명의 일 실시 형태에서, 적층 세라믹 커패시터의 '길이 방향'은 도 1의 'L' 방향, '폭 방향'은 'W' 방향, '두께 방향'은 'T' 방향으로 정의될 수 있다. 상기 '두께 방향'은 유전체층를 쌓아 올리는 방향 즉 '적층 방향'과 동일한 개념으로 사용할 수 있다.
상기 세라믹 바디(110)의 형상에 특별히 제한은 없지만, 본 발명의 일 실시형태에 따르면 육면체 형상을 가질 수 있다.
상기 세라믹 바디(110)는 복수 개의 유전체층(111)이 적층되어 형성될 수 있다.
상기 세라믹 바디(110)를 구성하는 복수의 유전체층(111)은 소결된 상태로서, 인접하는 유전체층끼리의 경계는 확인할 수 없을 정도로 일체화되어 있을 수 있다.
상기 유전체층(111)은 세라믹 분말을 포함하는 세라믹 그린시트의 소결에 의하여 형성될 수 있다.
상기 세라믹 분말은 당업계에서 일반적으로 사용되는 것이면 특별히 제한되지 않는다.
이에 제한되는 것은 아니나, 예를 들면 BaTiO3계 세라믹 분말을 포함할 수 있다.
상기 BaTiO3계 세라믹 분말은 이에 제한되는 것은 아니며, 예를 들면, BaTiO3에 Ca, Zr 등이 일부 고용된 (Ba1 - xCax)TiO3, Ba(Ti1-yCay)O3, (Ba1 - xCax)(Ti1 -yZry)O3 또는 Ba(Ti1-yZry)O3 등이 있다.
또한, 상기 세라믹 그린시트는 상기 세라믹 분말과 함께 전이금속, 희토류 원소, Mg, Al 등을 포함할 수 있다.
상기 일 유전체층(111)의 두께는 적층 세라믹 커패시터의 용량 설계에 맞추어 적절히 변경될 수 있다.
이에 제한되는 것은 아니나, 예를 들면 소결 후 인접하는 2개의 내부 전극층 사이에 형성된 유전체층(111)의 두께는 0.6㎛ 이하 일 수 있다.
본 발명의 일 실시형태에서, 상기 유전체층(111)의 두께는 평균 두께를 의미할 수 있다.
상기 유전체층(111)의 평균 두께는 도 2와 같이 세라믹 바디(110)의 길이 방향 단면을 주사전자현미경(SEM, Scanning Electron Microscope)으로 이미지를 스캔하여 측정할 수 있다.
예를 들어, 도 2와 같이 세라믹 바디(110)의 폭(W) 방향의 중앙부에서 절단한 길이 및 두께 방향(L-T) 단면을 주사전자현미경(SEM, Scanning Electron Microscope)로 스캔한 이미지에서 추출된 임의의 유전체층에 대해서, 길이 방향으로 등간격인 30개의 지점에서 그 두께를 측정하여 평균값을 측정할 수 있다.
상기 등간격인 30개의 지점은 내부전극(121, 122)이 중첩되는 영역을 의미하는 용량 형성부에서 측정될 수 있다.
또한, 이러한 평균값 측정을 10개 이상의 유전체층으로 확장하여 평균값을 측정하면, 유전체층의 평균 두께를 더욱 일반화할 수 있다.
상기 세라믹 바디(110) 내부에는 내부전극(121, 122)이 배치될 수 있다.
상기 내부전극(121, 122)은 세라믹 그린시트 상에 형성되어 적층되고, 소결에 의하여 일 유전체층을 사이에 두고, 상기 세라믹 바디(110) 내부에 형성될 수 있다.
상기 내부전극은 서로 다른 극성을 갖는 제1 내부전극(121) 및 제2 내부전극(122)을 한 쌍으로 할 수 있으며, 유전체층의 적층 방향에 따라 대향 배치될 수 있다.
도 2에 도시된 바와 같이, 상기 제1 및 제2 내부전극(121, 122)의 말단은 세라믹 바디(110)의 길이 방향의 일면으로 교대로 노출될 수 있다.
또한, 도시되지 않았으나, 본 발명의 일 실시형태에 따르면 제1 및 제2 내부전극은 리드부를 갖고, 리드부를 통하여 세라믹 바디의 동일 면으로 노출될 수 있다. 또는 제1 및 제2 내부전극은 리드부를 갖고 리드부를 통하여 세라믹 바디의 하나 이상의 면으로 노출될 수 있다.
상기 일 내부전극(121, 122)의 두께는 특별히 제한되는 것은 아니나, 예를 들면, 0.5㎛이하 일 수 있다.
또는 일 내부전극(121, 122)의 두께는 0.1 내지 0.5㎛일 수 있다. 또는 일 내부전극(121, 122)의 두께는 0.3 내지 0.5㎛일 수 있다.
본 발명의 일 실시형태에 따르면 내부전극이 형성된 유전체층은 200층 이상 적층될 수 있다. 이에 대한 보다 구체적인 사항은 후술하도록 한다.
본 발명의 일 실시형태에 따르면, 세라믹 바디(110)의 외측에는 외부전극(131, 132)이 형성될 수 있고, 상기 외부전극(131, 132)은 내부 전극(121, 122)과 전기적으로 연결될 수 있다.
보다 구체적으로, 상기 세라믹 바디(110)의 일면으로 노출된 제1 내부전극(121)과 전기적으로 연결된 제1 외부전극(131)과 상기 세라믹 바디(110)의 타면으로 노출된 제2 내부전극(122)과 전기적으로 연결된 제2 외부전극으로 구성될 수 있다.
또한, 도시되지 않았으나, 세라믹 바디로 노출되는 제1 및 제2 내부전극과 연결되기 위하여 복수 개의 외부전극이 형성될 수 있다.
상기 외부전극(131, 132)은 금속 분말을 포함하는 도전성 페이스트로 형성될 수 있다.
상기 도전성 페이스트에 포함되는 금속 분말은 특별히 제한되지 않으며, 예를 들면 Ni, Cu, 또는 이들 합금을 사용할 수 있다.
상기 외부전극(131, 132)의 두께는 용도 등에 따라 적절히 결정할 수 있는데, 예를 들면 10 내지 50㎛ 정도일 수 있다.
본 발명의 일 실시형태에 따르면 상기 세라믹 첨가제(11)는 상기 내부전극(121, 122)과 유전체층(111)의 경계로부터 내부전극(121, 122) 내부로 일정 거리 이격된 위치에 배치된다.
특히, 상기 세라믹 첨가제(11)는 상기 내부전극(121, 122)과 유전체층(111)의 경계로부터 내부전극(121, 122) 내부로 일정 거리 이격된 위치에 선형으로 배치될 수 있다.
상기 세라믹 첨가제(11)가 상기 내부전극(121, 122)과 유전체층(111)의 경계로부터 내부전극(121, 122) 내부로 일정 거리 이격된 위치에 선형으로 배치되도록 하는 방법은 적층 세라믹 커패시터 제조 공정 중 내부전극 패턴이 중앙부에 큰 사이즈의 금속 입자를 포함하는 전극 연결성 기여층이 배치되고, 세라믹 그린시트와 인접한 외측 영역에는 작은 사이즈의 금속 입자를 포함하는 내전압 향상층이 배치되도록 함으로써 수행될 수 있다.
상기와 같이 세라믹 첨가제(11)가 상기 내부전극(121, 122)과 유전체층(111)의 경계로부터 내부전극(121, 122) 내부로 일정 거리 이격된 위치에 선형으로 배치됨으로써, 소결 후 전극 연결성이 우수하고 내전압 특성이 향상된 적층 세라믹 커패시터를 구현할 수 있다.
구체적으로, 소결 진행 과정에서 소결 수축 억제력이 작은 미립 금속 부분이 먼저 소결되고, 그 후 내부전극 패턴의 중앙부의 큰 사이즈의 금속이 소결되므로, 중앙부의 큰 사이즈의 금속과 함께 첨가된 세라믹 첨가제가 유전체층으로 밀려나지 못하고 내부에 트랩되되, 내전압 향상층과 전극 연결성 기여층의 경계면에 선형으로 배치될 수 있다.
상기 내부전극(121, 122)과 유전체층(111)의 경계로부터 내부전극(121, 122) 내부로 일정 거리 이격된 위치는 내부전극 패턴에 있어서, 중앙부에 큰 사이즈의 금속 입자를 포함하는 전극 연결성 기여층과 외측 영역의 작은 사이즈의 금속 입자를 포함하는 내전압 향상층이 서로 접하는 계면일 수 있다.
또한, 세라믹 첨가제(11)가 상기 내부전극(121, 122)과 유전체층(111)의 경계로부터 내부전극(121, 122) 내부로 일정 거리 이격된 위치에 선형으로 배치되는 것은 상기 전극 연결성 기여층과 내전압 향상층의 계면을 따라 배치된다는 의미로서 완전한 직선을 의미하는 것은 아니며, 공정 편차에 따라 일견 선으로 보이는 정도까지도 포함하는 개념이다.
본 발명의 일 실시형태에 따르면, 상기 내부전극의 두께를 te, 상기 내부전극과 유전체층의 경계로부터 상기 세라믹 첨가제가 선형으로 배치된 위치까지의 거리를 tb라 하면, 0.25 ≤tb/te≤ 0.33을 만족할 수 있다.
상기 식 0.25 ≤tb/te≤ 0.33을 만족함으로써, 전극 연결성이 우수하고 내전압 특성이 향상된 적층 세라믹 커패시터를 구현할 수 있다.
상기 tb/te 값이 0.25 미만의 경우에는 내전압 특성이 저하되는 문제가 발생할 수 있으며, tb/te 값이 0.33을 초과하는 경우에는 전극 연결성이 악화될 수 있다.
상기 내부전극(121, 122)과 유전체층(111)의 경계로부터 내부전극 내부로 일정 거리 이격된 위치에 배치된 세라믹 첨가제(111)의 밀도는 타 영역에 비해 높을 수 있다.
소결 진행 과정에서 소결 수축 억제력이 작은 미립 금속 부분이 먼저 소결되고, 그 후 내부전극 패턴의 중앙부의 큰 사이즈의 금속이 소결되므로, 중앙부의 큰 사이즈의 금속과 함께 첨가된 세라믹 첨가제가 유전체층으로 밀려나지 못하고 내부에 트랩되되, 내전압 향상층과 전극 연결성 기여층의 경계면에 선형으로 배치되기 때문에, 그 영역에서의 세라믹 첨가제의 밀도는 타 영역에 비해 높을 수 있다.
본 발명의 일 실시형태에 따르면, 상기 세라믹 첨가제(11)가 상기 내부전극(121, 122)과 유전체층(111)의 경계로부터 내부전극(121, 122) 내부로 일정 거리 이격된 위치에 선형으로 배치되도록 조절함에 따라, 내부전극의 연결성은 90% 이상 일 수 있다.
본 발명의 일 실시형태에 따르면, 내부전극의 연결성은 내부전극의 전체 길이에 대한 실제 내부전극이 형성된 부분의 길이의 비(내부전극 전체 길이/실제 내부전극이 형성된 부분의 길이)로 정의될 수 있다.
내부전극 전체 길이 및 실제 내부전극이 형성된 부분의 길이는 상기와 같이 적층 세라믹 커패시터를 절단한 단면을 스캔한 광학 이미지를 이용하여 측정될 수 있다.
보다 구체적으로, 세라믹 바디의 폭 방향의 중앙부에서 절단한 길이 방향의 단면을 스캔한 이미지에서 내부전극의 전체 길이에 대한 실제 내부전극이 형성된 부분의 길이의 비를 측정할 수 있다.
본 발명의 일 실시형태에서 내부전극 전체 길이는 일 내부전극에서 내부전극 사이에 형성된 갭(gap)을 포함한 길이를 의미할 수 있고, 실제 내부전극이 형성된 부분의 길이는 일 내부전극에서 내부전극 사이에 형성된 갭(gap)을 제외한 길이를 의미할 수 있다. 상술한 바와 같이 상기 갭(gap)은 내부 전극을 관통한 기공을 의미하며, 내부전극 표면의 일부에만 형성되거나, 내부전극 내부에 형성된 기공은 포함되지 않는다.
본 발명의 일 실시형태에 따르면, 실제 내부전극의 길이는 내부전극의 전체길이(T)에서 갭(gap)의 길이를 뺀 값으로 측정될 수 있다.
본 발명의 일 실시형태에 따르면, 일 내부전극(121, 122)의 두께는 0.5㎛ 이하일 수 있다.
또는 일 내부전극(121, 122)의 두께는 0.1 내지 0.5㎛일 수 있다. 또는 일 내부전극(121, 122)의 두께는 0.3 내지 0.5㎛일 수 있다.
도 4는 본 발명의 다른 실시형태에 따른 적층 세라믹 커패시터의 제조 공정 중 세라믹 그린시트 상에 내부전극 패턴을 형성하는 단계의 개략도이다.
본 발명의 다른 실시형태에 따르면, 세라믹 그린시트를 마련하는 단계, 도전성 금속 및 세라믹 첨가제를 포함하는 도전성 페이스트로 내부전극 패턴을 형성하는 단계, 상기 내부전극 패턴이 형성된 세라믹 그린시트를 적층하여 세라믹 적층체를 형성하는 단계 및 상기 세라믹 적층체를 소성하여 유전체층 및 내부전극을 포함하는 세라믹 바디를 형성하는 단계를 포함하며, 상기 도전성 페이스트는 도전성 금속의 사이즈가 서로 다른 제1 및 제2 도전성 페이스트로 구성되며, 상기 내부전극 패턴은 중앙부에 큰 사이즈의 금속 입자를 포함하는 전극 연결성 기여층이 배치되고, 세라믹 그린시트와 인접한 외측 영역에는 작은 사이즈의 금속 입자를 포함하는 내전압 향상층이 배치되는 적층 세라믹 전자부품의 제조 방법을 제공한다.
이하, 본 발명의 다른 실시형태에 따른 적층 세라믹 커패시터의 제조방법을 설명한다.
본 발명의 일 실시예에 따라, 복수의 세라믹 그린시트가 마련될 수 있다. 상기 세라믹 그린시트는 세라믹 분말, 바인더, 용제 등을 혼합하여 슬러리를 제조하고, 상기 슬러리를 닥터 블레이드 법으로 수 ㎛의 두께를 갖는 시트(sheet)형으로 제작할 수 있다. 상기 세라믹 그린시트는 이후 소결되어 도 2에 도시된 바와 같이 일 유전체층(111)을 형성할 수 있다.
다음으로, 상기 세라믹 그린시트 상에 내부전극용 도전성 페이스트를 도포하여 내부전극 패턴을 형성할 수 있다. 상기 내부전극 패턴은 스크린 인쇄법 또는 그라비아 인쇄법에 의하여 형성될 수 있다.
도 4를 참조하면, 상기 도전성 페이스트는 도전성 금속(21)의 사이즈가 서로 다른 제1 및 제2 도전성 페이스트로 구성되며, 상기 내부전극 패턴은 중앙부에 큰 사이즈의 금속 입자를 포함하는 전극 연결성 기여층(L2)이 배치되고, 세라믹 그린시트와 인접한 외측 영역에는 작은 사이즈의 금속 입자를 포함하는 내전압 향상층(L1)이 배치된다.
상기 내전압 향상층(L1)은 내부전극 패턴의 적층 방향으로 도전성 금속 입자 2개 이상이 배치될 수 있다.
상기 내부전극 패턴의 두께를 te, 상기 내전압 향상층(L1)의 두께를 ta라 하면, 0.25 ≤ta/te≤ 0.33을 만족할 수 있다.
상기 식 0.25 ≤ta/te≤ 0.33을 만족함으로써, 전극 연결성이 우수하고 내전압 특성이 향상된 적층 세라믹 커패시터를 구현할 수 있다.
상기 ta/te 값이 0.25 미만의 경우에는 내전압 특성이 저하되는 문제가 발생할 수 있으며, ta/te 값이 0.33을 초과하는 경우에는 전극 연결성이 악화될 수 있다.
도 4를 참조하면, 우선 세라믹 그린시트 상에 작은 사이즈의 금속 입자를 포함하는 도전성 페이스트를 도포하여 내전압 향상층(L1)을 형성하고, 그 상부에 큰 사이즈의 금속 입자를 포함하는 도전성 페이스트를 도포하여 전극 연결성 기여층(L2)을 형성하며, 그 상부에 다시 작은 사이즈의 금속 입자를 포함하는 도전성 페이스트를 도포하여 내전압 향상층(L1)을 형성함으로써, 본 발명의 구조를 구현할 수 있다.
다만, 상기와 같은 다층 구조는 반드시 이에 제한되는 것은 아니며, 다양한 변형이 가능하고, 또한 상기에서는 도전성 페이스트를 다중으로 도포하는 것으로 설명하였으나 반드시 이에 제한되는 것은 아니며 인쇄 등의 방법으로 구현할 수 있음은 물론이다.
이후, 상기 내부전극 패턴이 형성된 세라믹 그린시트를 적층하고, 적층 방향으로부터 가압하여, 압착시킬 수 있다. 이에 따라 내부전극 패턴이 형성된 세라믹 적층체를 제조할 수 있다.
다음으로, 세라믹 적층체를 1개의 커패시터에 대응하는 영역마다 절단하여 칩화할 수 있다.
이때, 내부전극 패턴의 일단이 측면을 통하여 교대로 노출되도록 절단할 수 있다.
이 후, 칩화한 적층체를 소성하여 세라믹 바디를 제조할 수 있다.
상술한 바와 같이 상기 소성 공정은 환원 분위기에서 수행될 수 있다.
또한, 소성 공정은 승온 속도를 조절하여 수행될 수 있으며, 이에 제한되는 것은 아니나, 상기 승온 속도는 700℃ 이하에서 30℃/60s 내지 50℃/60s일 수 있다.
다음으로, 세라믹 바디의 측면을 덮으며, 세라믹 바디의 측면으로 노출된 내부전극과 전기적으로 연결되도록 외부전극을 형성할 수 있다. 이후, 외부 전극의 표면에 니켈, 주석 등의 도금층을 형성할 수 있다.
이에 따라 내부 전극의 연결성이 우수해질 수 있고, 고용량을 구현할 수 있다.
본 발명의 일 실시예에 따라 하기 표1 에 기재된 바와 같이 전극 수축 억제층(L1)의 두께 대비 충진율 증가층(L2)의 두께의 비에 따른 전극 연결성, 내부전극 두께 감소 효과, 용량 및 내전압 특성의 평가 결과를 비교하였다.
내부전극 패턴의 두께(te) 대비 내전압 향상층(L1)의 두께(ta)비(ta/te) 전극 연결성 내전압 특성 평가
1* 0.12 ◎ ×
2* 0.15 ◎ ×
3* 0.18 ◎ ×
4* 0.21 ◎ ×
5 0.24 ◎ ○
6 0.27 ○ ○
7 0.3 ○ ○
8 0.33 ○ ◎
9* 0.36 × ◎
10* 0.4 × ◎
[평가]
×: 불량(75% 이하), ○: 양호(75~80%), ◎: 매우 양호(85% 이상)
* : 비교예
상기 표 1을 참조하면, 시료 1 내지 4는 상기 내부전극 패턴의 두께 대비 상기 내전압 향상층(L1)의 두께의 비가 0.25 미만인 경우로서 내전압 특성이 문제됨을 알 수 있으며, 시료 9 및 10은 상기 내부전극 패턴의 두께 대비 상기 내전압 향상층(L1)의 두께의 비가 0.3 초과인 경우로서 전극 연결성에 문제가 있음을 알 수 있다.
반면, 시료 5 내지 8은 본 발명의 수치범위를 만족하는 경우로서, 내부전극의 연결성이 90% 이상을 나타내고, 내전압 특성이 우수한 고용량 적층 세라믹 커패시터를 구현할 수 있음을 알 수 있다.
본 발명은 상술한 실시 형태 및 첨부된 도면에 의해 한정되는 것이 아니며, 첨부된 청구범위에 의해 한정하고자 한다. 따라서, 청구범위에 기재된 본 발명의 기술적 사상을 벗어나지 않는 범위 내에서 당 기술분야의 통상의 지식을 가진 자에 의해 다양한 형태의 치환, 변형 및 변경이 가능할 것이며, 이 또한 본 발명의 범위에 속한다고 할 것이다.
110: 세라믹 바디 111: 유전체층
121, 122: 내부전극층 131, 132: 외부전극
11: 세라믹 첨가제 21: 도전성 금속

Claims (11)

  1. 유전체층과 상기 유전체층 상에 교대로 배치되되, 내부에 세라믹 첨가제가 배치된 내부전극을 포함하는 세라믹 바디; 및
    상기 세라믹 바디의 외측에 형성되며, 상기 내부전극과 전기적으로 연결된 외부전극;을 포함하며,
    상기 세라믹 첨가제는 상기 내부전극과 유전체층의 경계로부터 내부전극 내부로 일정 거리 이격된 위치에 배치되고,
    상기 내부전극의 두께를 te, 상기 내부전극과 유전체층의 경계로부터 상기 세라믹 첨가제가 배치된 위치까지의 거리를 tb라 하면, 0.25 ≤tb/te≤ 0.33을 만족하는 적층 세라믹 전자부품.
  2. 제1항에 있어서,
    상기 세라믹 첨가제는 상기 내부전극과 유전체층의 경계로부터 내부전극 내부로 일정 거리 이격된 위치에 선형으로 배치된 적층 세라믹 전자부품.
  3. 삭제
  4. 제1항에 있어서,
    상기 내부전극과 유전체층의 경계로부터 내부전극 내부로 일정 거리 이격된 위치에 배치된 세라믹 첨가제의 밀도는 타 영역에 비해 높은 적층 세라믹 전자부품.
  5. 제1항에 있어서,
    상기 내부전극은 전체 길이에 대한 실제 내부전극의 길이의 비로 정의되는 내부전극의 연결성이 90% 이상인 적층 세라믹 전자부품.
  6. 세라믹 그린시트를 마련하는 단계;
    도전성 금속 및 세라믹 첨가제를 포함하는 도전성 페이스트로 내부전극 패턴을 형성하는 단계;
    상기 내부전극 패턴이 형성된 세라믹 그린시트를 적층하여 세라믹 적층체를 형성하는 단계; 및
    상기 세라믹 적층체를 소성하여 유전체층 및 내부전극을 포함하는 세라믹 바디를 형성하는 단계;를 포함하며,
    상기 도전성 페이스트는 도전성 금속의 사이즈가 서로 다른 제1 및 제2 도전성 페이스트로 구성되며, 상기 내부전극 패턴은 중앙부에 큰 사이즈의 금속 입자를 포함하는 전극 연결성 기여층이 배치되고, 세라믹 그린시트와 인접한 외측 영역에는 작은 사이즈의 금속 입자를 포함하는 내전압 향상층이 배치되고,
    상기 내부전극 패턴의 두께를 te, 상기 내전압 향상층의 두께를 ta라 하면, 0.25 ≤ta/te≤ 0.33을 만족하는 적층 세라믹 전자부품의 제조 방법.
  7. 제6항에 있어서,
    상기 내전압 향상층은 적층 방향으로 도전성 금속 입자 2개 이상이 배치된 적층 세라믹 전자부품의 제조 방법.
  8. 삭제
  9. 제6항에 있어서,
    상기 세라믹 첨가제는 상기 내부전극과 유전체층의 경계로부터 내부전극 내부로 일정 거리 이격된 위치에 배치된 적층 세라믹 전자부품의 제조 방법.
  10. 제9항에 있어서,
    상기 세라믹 첨가제는 상기 내부전극과 유전체층의 경계로부터 내부전극 내부로 일정 거리 이격된 위치에 선형으로 배치된 적층 세라믹 전자부품의 제조 방법.
  11. 제6항에 있어서,
    상기 내부전극은 전체 길이에 대한 실제 내부전극의 길이의 비로 정의되는 내부전극의 연결성이 90% 이상인 적층 세라믹 전자부품의 제조 방법.
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