KR102198539B1 - 내부전극용 도전성 페이스트 및 적층 세라믹 전자부품의 제조방법 - Google Patents

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Abstract

본 발명은 도전성 금속 분말과 세라믹 분말을 포함하는 내부전극용 도전성 페이스트에 있어서, 도포 도막의 단위 면적당 상기 도전성 금속 분말의 충진율이 52 부피% 이상인 내부전극용 도전성 페이스트를 제공한다.

Description

내부전극용 도전성 페이스트 및 적층 세라믹 전자부품의 제조방법{Conductive paste composition for inner electrode and method for manufacturing multi-layered ceramic electronic component}
본 발명은 내부전극용 도전성 페이스트 및 적층 세라믹 전자부품의 제조방법에 관한 것이다.
일반적으로 커패시터, 인덕터, 압전 소자, 바리스터 또는 서미스터 등의 세라믹 재료를 사용하는 전자부품은 세라믹 재료로 이루어진 세라믹 바디, 세라믹 바디 내부에 형성된 내부전극 및 상기 내부전극과 접속되도록 세라믹 바디 표면에 설치된 외부전극을 구비한다.
적층 세라믹 전자부품 중 적층 세라믹 커패시터는 적층된 복수의 유전체층, 일 유전체층을 사이에 두고 대향 배치되는 내부전극, 상기 내부전극에 전기적으로 접속된 외부전극을 포함한다.
적층 세라믹 커패시터는 소형이면서 고용량이 보장되고, 실장이 용이하다는 장점으로 인하여 컴퓨터, PDA, 휴대폰 등의 이동 통신장치의 부품으로서 널리 사용되고 있다.
최근 전기, 전자기기 산업의 고성능화 및 경박단소화에 따라 전자부품에 있어서도 소형, 고성능 및 저가격화가 요구되고 있다.
특히 CPU의 고속화, 기기의 소형 경량화, 디지털화 및 고기능화가 진전됨에 따라, 적층 세라믹 커패시터도 소형화, 박층화, 고용량화, 고주파 영역에서의 저임피던스화 등의 특성을 구현하기 위한 연구 개발이 활발히 진행되고 있다.
한편, 적층 세라믹 커패시터의 소형화 및 고용량화를 위해 단위 체적당 적층수를 계속 증가시켜야 하므로, 유전체와 내부전극의 두께는 계속 얇아져야 한다. 전극 두께를 박층화하기 위해서는 얇게 인쇄된 도막 내의 도전성 금속이 소결시 뭉쳐 전극 연결성이 저하되지 않도록 소결 억제를 시켜야 하며, 도전성 금속의 소결 수축율에 최적화된 도전성 금속의 함량을 설계하여야 한다.
따라서, 1050℃ 이하의 온도에서 소성이 가능하고, 분당 1000℃ 이상의 급승온이 가능한 조건에서 칩의 수축율을 고려하여 전극 두께를 최대한 얇게 그리고, 전극 연결성은 최대로 구현할 수 있는 내부전극 페이스트의 조성이 필요하다.
일본공개특허공보 2004-079994
본 발명은 내부전극용 도전성 페이스트 및 적층 세라믹 전자부품의 제조방법에 관한 것이다.
본 발명의 일 실시형태는 도전성 금속 분말과 세라믹 분말을 포함하는 내부전극용 도전성 페이스트에 있어서, 도포 도막의 단위 면적당 상기 도전성 금속 분말의 충진율이 52 부피% 이상인 내부전극용 도전성 페이스트를 제공한다.
본 발명의 다른 실시형태는 세라믹 그린시트를 마련하는 단계, 도전성 금속 분말 및 세라믹 분말을 포함하는 내부전극용 도전성 페이스트로 내부전극 패턴을 형성하는 단계, 상기 내부전극 패턴이 형성된 세라믹 그린시트를 적층하여 세라믹 적층체를 형성하는 단계 및 상기 세라믹 적층체를 소성하여 유전체층 및 내부전극을 포함하는 세라믹 바디를 형성하는 단계를 포함하며, 상기 내부 전극 패턴의 단위 면적당 상기 도전성 금속 분말의 충진율이 52 부피% 이상인 적층 세라믹 전자부품의 제조 방법을 제공한다.
본 발명의 일 실시형태에 따른 내부전극용 도전성 페이스트를 적용한 적층 세라믹 커패시터의 내부전극은 연결성이 우수하면서 얇은 두께로 구현할 수 있다.
즉, 적층 세라믹 커패시터가 소형 및 고적층화될수록 내부 전극은 박층화되고, 내부전극이 박층화될수록 소결 과정에서 내부 전극이 끊기기 쉬워 내부 전극의 연결성을 확보하기 어려우나, 본 발명의 일 실시형태에 따르면, 내부전극용 도전성 페이스트를 적용한 도포 도막의 단위 면적당 도전성 금속 분말의 충진율이 52 부피% 이상이 되도록 조절함으로써, 내부 전극의 연결성을 확보할 수 있으며, 박층의 내부전극을 구현할 수 있다.
도 1은 본 발명의 일 실시형태에 따른 적층 세라믹 커패시터를 나타내는 개략적인 사시도이다.
도 2는 도 1의 A-A'선을 따라 취한 적층 세라믹 커패시터를 나타내는 개략적인 단면도이다.
도 3은 도 2의 S 영역의 확대도이다.
도 4는 본 발명의 일 실시형태에 따른 적층 세라믹 커패시터의 내부전극용 도전성 페이스트 내의 도전성 금속 충진율 52 부피% 이상을 구현할 수 있는 페이스트 내의 세라믹 분말과 유기물의 첨가 함량을 나타내는 그래프이다.
이하, 첨부된 도면을 참조하여 본 발명의 바람직한 실시형태들을 설명한다. 다만, 본 발명의 실시형태는 여러 가지 다른 형태로 변형될 수 있으며, 본 발명의 범위가 이하 설명하는 실시형태로 한정되는 것은 아니다. 또한, 본 발명의 실시형태는 당업계에서 평균적인 지식을 가진 자에게 본 발명을 더욱 완전하게 설명하기 위해서 제공되는 것이다. 따라서, 도면에서의 요소들의 형상 및 크기 등은 보다 명확한 설명을 위해 과장될 수 있으며, 도면상의 동일한 부호로 표시되는 요소는 동일한 요소이다.
본 발명의 일 실시형태는 세라믹 전자부품에 관한 것으로, 세라믹 재료를 사용하는 전자부품은 커패시터, 인덕터, 압전체 소자, 바리스터, 또는 서미스터 등이 있다. 하기에서는 세라믹 전자부품의 일례로서 적층 세라믹 커패시터에 관하여 설명한다.
도 1은 본 발명의 일 실시형태에 따른 적층 세라믹 커패시터를 나타내는 개략적인 사시도이다.
도 2는 도 1의 A-A'선을 따라 취한 적층 세라믹 커패시터를 나타내는 개략적인 단면도이다.
도 3은 도 2의 S 영역의 확대도이다.
도 1 내지 도 3을 참조하면, 본 발명의 일 실시형태에 따른 적층 세라믹 커패시터는 세라믹 바디(110), 상기 세라믹 바디 내부에 형성된 내부 전극층(121, 122), 상기 세라믹 바디(110)의 외측에 형성되는 외부 전극(131, 132)을 포함할 수 있다.
본 발명의 일 실시 형태에서, 적층 세라믹 커패시터의 '길이 방향'은 도 1의 'L' 방향, '폭 방향'은 'W' 방향, '두께 방향'은 'T' 방향으로 정의될 수 있다. 상기 '두께 방향'은 유전체층를 쌓아 올리는 방향 즉 '적층 방향'과 동일한 개념으로 사용할 수 있다.
상기 세라믹 바디(110)의 형상에 특별히 제한은 없지만, 본 발명의 일 실시형태에 따르면 육면체 형상을 가질 수 있다.
상기 세라믹 바디(110)는 복수 개의 유전체층(111)이 적층되어 형성될 수 있다.
상기 세라믹 바디(110)를 구성하는 복수의 유전체층(111)은 소결된 상태로서, 인접하는 유전체층끼리의 경계는 확인할 수 없을 정도로 일체화되어 있을 수 있다.
상기 유전체층(111)은 세라믹 분말을 포함하는 세라믹 그린시트의 소결에 의하여 형성될 수 있다.
상기 세라믹 분말은 당업계에서 일반적으로 사용되는 것이면 특별히 제한되지 않는다.
이에 제한되는 것은 아니나, 예를 들면 BaTiO3계 세라믹 분말을 포함할 수 있다.
상기 BaTiO3계 세라믹 분말은 이에 제한되는 것은 아니며, 예를 들면, BaTiO3에 Ca, Zr 등이 일부 고용된 (Ba1 - xCax)TiO3, Ba(Ti1-yCay)O3, (Ba1 - xCax)(Ti1 -yZry)O3 또는 Ba(Ti1-yZry)O3 등이 있다.
또한, 상기 세라믹 그린시트는 상기 세라믹 분말과 함께 전이금속, 희토류 원소, Mg, Al 등을 포함할 수 있다.
상기 일 유전체층(111)의 두께는 적층 세라믹 커패시터의 용량 설계에 맞추어 적절히 변경될 수 있다.
이에 제한되는 것은 아니나, 예를 들면 소결 후 인접하는 2개의 내부 전극층 사이에 형성된 유전체층(111)의 두께는 0.6㎛ 이하 일 수 있다.
상기 세라믹 바디(110) 내부에는 내부 전극(121, 122)이 배치될 수 있다.
상기 내부 전극(121, 122)은 세라믹 그린시트 상에 형성되어 적층되고, 소결에 의하여 일 유전체층을 사이에 두고, 상기 세라믹 바디(110) 내부에 형성될 수 있다.
상기 내부 전극은 서로 다른 극성을 갖는 제1 내부전극(121) 및 제2 내부전극(122)을 한 쌍으로 할 수 있으며, 유전체층의 적층 방향에 따라 대향 배치될 수 있다.
도 2에 도시된 바와 같이, 상기 제1 및 제2 내부 전극층(121, 122)의 말단은 세라믹 바디(110)의 길이 방향의 일면으로 교대로 노출될 수 있다.
또한, 도시되지 않았으나, 본 발명의 일 실시형태에 따르면 제1 및 제2 내부 전극층은 리드부를 갖고, 리드부를 통하여 세라믹 바디의 동일 면으로 노출될 수 있다. 또는 제1 및 제2 내부 전극층은 리드부를 갖고 리드부를 통하여 세라믹 바디의 하나 이상의 면으로 노출될 수 있다.
상기 일 내부 전극(121, 122)의 두께는 특별히 제한되는 것은 아니나, 예를 들면, 0.5㎛ 이하일 수 있다.
또는 일 내부 전극(121, 122)의 두께는 0.1 내지 0.5㎛일 수 있다. 또는 일 내부 전극(121, 122)의 두께는 0.3 내지 0.5㎛일 수 있다.
본 발명의 일 실시형태에 따르면 내부 전극이 형성된 유전체층은 200층 이상 적층될 수 있다.
본 발명의 일 실시형태에 따르면, 세라믹 바디(110)의 외측에는 외부 전극(131, 132)이 배치될 수 있고, 상기 외부전극(131, 132)은 내부 전극(121, 122)과 전기적으로 연결될 수 있다.
보다 구체적으로, 상기 세라믹 바디(110)의 일면으로 노출된 제1 내부 전극(121)과 전기적으로 연결된 제1 외부전극(131)과 상기 세라믹 바디(110)의 타면으로 노출된 제2 내부 전극(122)과 전기적으로 연결된 제2 외부전극으로 구성될 수 있다.
또한, 도시되지 않았으나, 세라믹 바디로 노출되는 제1 및 제2 내부 전극과 연결되기 위하여 복수 개의 외부전극이 형성될 수 있다.
상기 외부 전극(131, 132)은 금속 분말을 포함하는 도전성 페이스트로 형성될 수 있다.
상기 도전성 페이스트에 포함되는 금속 분말은 특별히 제한되지 않으며, 예를 들면 Ni, Cu, 또는 이들 합금을 사용할 수 있다.
상기 외부 전극(131, 132)의 두께는 용도 등에 따라 적절히 결정할 수 있는데, 예를 들면 10 내지 50㎛ 정도일 수 있다.
본 발명의 일 실시형태에 따른 내부 전극(121, 122)은 도전성 금속 분말과 세라믹 분말을 포함하는 내부전극용 도전성 페이스트를 도포하여 형성할 수 있다.
내부전극용 도전성 페이스트를 도포하는 경우, 도포 도막의 단위 면적당 상기 도전성 금속 분말의 충진율이 52 부피% 이상인 것을 특징으로 한다.
즉, 본 발명의 일 실시형태는 도전성 금속 분말과 세라믹 분말을 포함하는 내부전극용 도전성 페이스트에 있어서, 도포 도막의 단위 면적당 상기 도전성 금속 분말의 충진율이 52 부피% 이상인 내부전극용 도전성 페이스트를 제공한다.
상기 도전성 금속 분말은 특별히 제한되지 않으며, 예를 들면, 은(Ag), 납(Pb), 백금(Pt), 니켈(Ni) 또는 구리(Cu) 등이 있고, 이들을 단독 또는 2종 이상 혼합하여 사용할 수 있다.
또한, 상기 도전성 금속 분말은 본 발명의 실시 형태에 따라 다양한 입자 크기를 가질 수 있으며, 예를 들어, 50 내지 300 nm 의 입자 크기를 가질 수 있다.
일반적으로, 적층 세라믹 커패시터의 소형화 및 고용량화를 위해 단위 체적당 적층수를 계속 증가시켜야 하므로, 유전체와 내부전극의 두께는 계속 얇아져야 한다.
전극 두께를 박층화하기 위해서는 얇게 인쇄된 도막 내의 도전성 금속이 소결시 뭉쳐 전극 연결성이 저하되지 않도록 소결 억제를 시켜야 하며, 도전성 금속의 소결 수축율에 최적화된 도전성 금속의 함량을 설계하여야 한다.
또한, 고용량 적층 세라믹 커패시터에서는 내부 전극의 두께도 얇아져야 하지만 전극 연결성도 우수해야 목표로 하는 용량 구현이 가능하다.
그리고, 전극 연결성이 저하될수록 내부 전극의 두께가 증가하므로 높은 전극 연결성의 구현은 용량 구현뿐만 아니라 두께 감소를 위해서도 필수적이라 할 수 있다.
본 발명의 일 실시형태에 따르면, 도전성 금속 분말과 세라믹 분말을 포함하는 내부전극용 도전성 페이스트에 있어서, 도포 도막의 단위 면적당 상기 도전성 금속 분말의 충진율이 52 부피% 이상인 내부전극용 도전성 페이스트를 사용하여 내부전극을 형성하기 때문에 적층 세라믹 커패시터의 내부전극을 연결성이 우수하면서도 얇은 두께로 구현할 수 있다.
본 발명의 일 실시형태에 따른 내부전극용 도전성 페이스트를 사용하여 내부전극을 형성할 경우, 1050℃ 이하의 온도에서 소성이 가능하고, 분당 1000℃ 이상의 급승온이 가능한 조건에서 칩의 수축율을 고려하여 전극 두께를 최대한 얇게 그리고, 전극 연결성은 최대로 구현할 수 있다.
적층 세라믹 커패시터를 제조하는 공정에서는 단계별로 세라믹 바디가 수축한다.
유기물이 제거되는 공정인 가소 공정 후에는 유기물은 타서 제거되고 이 과정에서 세라믹 바디는 수축되며, 소성 단계에서는 유전체가 치밀화되며 수축이 발생한다.
따라서, 내부전극도 가소 공정에서 유기물이 제거되며 소폭의 수축 및 재배열이 발생되며, 소성 단계에서는 도전성 금속이 소결되며 일부의 세라믹 첨가제는 트랩되고 나머지 세라믹 첨가제는 유전체로 빠져 나간다.
도 3을 참조하면, 내부전극(121) 내부에 세라믹 첨가제(11)가 트랩된 것을 알 수 있다.
그러나, 더욱 높은 소성 온도나 장시간 소성 공정이 진행되면 유전체 보다 상대적으로 소결 온도가 낮은 도전성 금속 예를 들어, 니켈의 경우 과소성이 되어 뭉치게 되므로 전극 연결성은 저하되고, 내부전극은 두께 방향으로 두꺼워진다.
따라서, 소성 온도가 1100℃ 이상으로 높은 경우에는 내부전극용 도전성 페이스트 상태에서의 도전성 금속 분말의 충진율보다는 세라믹 첨가제에 의한 소결 억제의 영향이 더 크게 된다.
그러나, 저온 및 고속 소성이 가능한 경우 내부전극용 도전성 페이스트 조성에서 도전성 금속의 충진율이 전극 연결성에 큰 영향을 미치며, 내부전극 두께를 박층화하는데 큰 영향을 미치게 된다.
내부전극용 도전성 페이스트가 도포된 세라믹 그린시트를 적층한 그린칩에서 소결이 완료된 미립 티탄산바륨 첨가제를 적용한 세라믹 바디의 길이 방향과 폭 방향 수축율은 약 21%이며, 두께 방향 수축율은 약 17% 정도이다.
따라서, 소결이 완료된 세라믹 바디는 약 42% 정도의 수축이 발생한다.
본 발명의 일 실시형태에 따르면, 상기 소결이 완료된 세라믹 바디의 수축율을 고려하여 내부전극용 도전성 페이스트의 조성을 결정하였으며, 도포 도막의 단위 면적당 상기 도전성 금속 분말의 충진율이 52 부피% 이상인 내부전극용 도전성 페이스트를 제공한다.
상기 내부전극용 도전성 페이스트를 사용하여 내부전극을 형성하기 때문에 적층 세라믹 커패시터의 내부전극을 연결성이 우수하면서도 얇은 두께로 구현할 수 있다.
구체적으로, 본 발명의 일 실시형태에 따른 내부전극용 도전성 페이스트를 이용하여 적층 세라믹 커패시터의 내부전극을 형성할 경우 소성 후 최대한 얇고, 전극 연결성이 100%에 가까운 내부전극을 구현할 수 있다.
또한, 본 발명의 일 실시형태에 따른 내부전극용 도전성 페이스트를 사용하여 내부전극을 형성할 경우, 1050℃ 이하의 온도에서 소성이 가능하고, 분당 1000℃ 이상의 급승온이 가능한 조건에서 칩의 수축율을 고려하여 전극 두께를 최대한 얇게 그리고, 전극 연결성은 최대로 구현할 수 있다.
도 4는 본 발명의 일 실시형태에 따른 적층 세라믹 커패시터의 내부전극용 도전성 페이스트 내의 도전성 금속 충진율 52 부피% 이상을 구현할 수 있는 페이스트 내의 세라믹 분말과 유기물의 첨가 함량을 나타내는 그래프이다.
도 4를 참조하면, 내부전극용 도전성 페이스트 내의 도전성 금속 충진율 52 부피% 이상을 구현할 수 있는 페이스트 내의 세라믹 분말과 유기물의 첨가 함량은 유기물 함량(y)= -0.19 × 세라믹 분말의 함량(x) + 11.11의 식을 만족한다.
보다 구체적으로, 내부전극용 도전성 페이스트 내의 도전성 금속 충진율 52 부피% 이상을 구현할 수 있는 페이스트 내의 세라믹 분말과 유기물의 첨가 함량은 상기 세라믹 분말은 5 내지 15 중량%의 함량을 가지며, 유기물은 8 중량% 이상의 함량을 갖는다.
상기 세라믹 분말의 함량이 5 중량% 미만일 경우에는 급승온의 공정 조건에서 소결 수축 억제력 저하로 전극 연결성이 감소하는 문제가 있다.
한편, 상기 세라믹 분말의 함량이 15 중량% 이상일 경우에는 도전성 금속 충진율 확보를 위한 유기물 함량이 상대적으로 너무 작게 되므로, 분산성 및 인쇄성 저하로 소결 후 전극 연결성이 감소하는 문제가 있다.
따라서, 세라믹 첨가제 분말의 함량은 도전성 금속 분말 대비 5 내지 15 중량%의 함량을 가짐으로써 내부전극용 도전성 페이스트 내의 도전성 금속 충진율 52 부피% 이상을 구현할 수 있다.
상기 세라믹 분말은 도전성 금속 분말의 소결 수축 제어를 위해 첨가되는 것으로서 일반적으로 사용되는 것이라면 제한되지 않으며, 예를 들어, 티탄산바륨(BaTiO3) 등이 있다.
한편, 유기물 함량이 8 중량% 미만일 경우에는 분산성 및 인쇄성 감소로 소결 후 전극 연결성이 감소되는 문제가 있다.
본 발명의 다른 실시형태는 세라믹 그린시트를 마련하는 단계, 도전성 금속 분말 및 세라믹 분말을 포함하는 내부전극용 도전성 페이스트로 내부전극 패턴을 형성하는 단계, 상기 내부전극 패턴이 형성된 세라믹 그린시트를 적층하여 세라믹 적층체를 형성하는 단계 및 상기 세라믹 적층체를 소성하여 유전체층 및 내부전극을 포함하는 세라믹 바디를 형성하는 단계를 포함하며, 상기 내부 전극 패턴의 단위 면적당 상기 도전성 금속 분말의 충진율이 52 부피% 이상인 적층 세라믹 전자부품의 제조 방법을 제공한다.
이하, 본 발명의 다른 실시형태에 따른 적층 세라믹 커패시터의 제조방법을 설명한다.
본 발명의 일 실시예에 따라, 복수의 세라믹 그린시트가 마련될 수 있다. 상기 세라믹 그린시트는 세라믹 분말, 바인더, 용제 등을 혼합하여 슬러리를 제조하고, 상기 슬러리를 닥터 블레이드 법으로 수㎛의 두께를 갖는 시트(sheet)형으로 제작할 수 있다.
상기 세라믹 그린시트는 이후 소결되어 도 2에 도시된 바와 같이 일 유전체층(111)을 형성할 수 있다.
다음으로, 상기 세라믹 그린시트 상에 내부전극용 도전성 페이스트를 도포하여 내부전극 패턴을 형성할 수 있다.
상기 내부전극 패턴은 스크린 인쇄법 또는 그라비아 인쇄법에 의하여 형성될 수 있다.
상기 내부전극용 도전성 페이스트는 본 발명의 일 실시형태에 따른 페이스트로서, 내부 전극 패턴의 단위 면적당 상기 도전성 금속 분말의 충진율이 52 부피% 이상이 되도록 조성이 결정될 수 있다.
이후, 상기 내부전극 패턴이 형성된 세라믹 그린시트를 적층하고, 적층 방향으로부터 가압하여, 압착시킬 수 있다.
이에 따라 내부전극 패턴이 형성된 세라믹 적층체를 제조할 수 있다.
다음으로, 세라믹 적층체를 1개의 커패시터에 대응하는 영역마다 절단하여 칩화할 수 있다.
이때, 내부전극 패턴의 일단이 측면을 통하여 교대로 노출되도록 절단할 수 있다.
이 후, 칩화한 적층체를 소성하여 세라믹 바디를 제조할 수 있다.
상술한 바와 같이 상기 소성 공정은 환원 분위기에서 수행될 수 있다.
또한, 소성 공정은 승온 속도를 조절하여 수행될 수 있으며, 이에 제한되는 것은 아니나, 상기 세라믹 적층체의 소성은 1050℃ 이하의 온도에서 1000℃/min 이상의 속도로 수행될 수 있다.
다음으로, 세라믹 바디의 측면을 덮으며, 세라믹 바디의 측면으로 노출된 내부전극과 전기적으로 연결되도록 외부전극을 형성할 수 있다. 이 후, 외부 전극의 표면에 니켈, 주석 등의 도금층을 형성할 수 있다.
본 발명의 일 실시형태에 따르면, 내부전극의 연결성은 93% 이상 일 수 있다.
본 발명의 일 실시형태에 따르면, 내부전극의 연결성은 내부전극의 전체 길이에 대한 실제 내부전극이 형성된 부분의 길이의 비(내부전극 전체 길이/실제 내부전극이 형성된 부분의 길이)로 정의될 수 있다.
내부전극 전체 길이 및 실제 내부전극이 형성된 부분의 길이는 상기와 같이 적층 세라믹 커패시터를 절단한 단면을 스캔한 광학 이미지를 이용하여 측정될 수 있다.
보다 구체적으로, 세라믹 바디의 폭 방향의 중앙부에서 절단한 길이 방향의 단면을 스캔한 이미지에서 내부전극의 전체 길이에 대한 실제 내부전극이 형성된 부분의 길이의 비를 측정할 수 있다.
본 발명의 일 실시형태에서 내부전극 전체 길이는 일 내부전극에서 내부전극 사이에 형성된 갭(gap)을 포함한 길이를 의미할 수 있고, 실제 내부전극이 형성된 부분의 길이는 일 내부전극에서 내부전극 사이에 형성된 갭(gap)을 제외한 길이를 의미할 수 있다.
상술한 바와 같이 상기 갭(gap)은 내부 전극을 관통한 기공을 의미하며, 내부전극 표면의 일부에만 형성되거나, 내부전극 내부에 형성된 기공은 포함되지 않는다.
본 발명의 일 실시형태에 따르면, 실제 내부전극의 길이는 내부전극의 전체길이(T)에서 갭(gap)의 길이를 뺀 값으로 측정될 수 있다.
본 발명의 일 실시형태에 따르면, 일 내부 전극(121, 122)의 두께는 0.5㎛이하일 수 있다.
또는 일 내부 전극(121, 122)의 두께는 0.1 내지 0.5㎛일 수 있다. 또는 일 내부 전극(121, 122)의 두께는 0.3 내지 0.5㎛일 수 있다.
본 발명의 일 실시예에 따라 하기 표1 에 기재된 바와 같이 세라믹 분말과 유기물의 함량, 도전성 금속의 충진율, 도포 두께, 전극 연결성 및 전극 두께를 비교하였다.
세라믹 분말의 함량
(wt%/Ni)		 유기물의 함량
(wt%/Ni)		 금속 충진율
(부피%)		 인쇄 두께
(nm)		 전극 연결성
(%)		 전극 두께
(nm)
1* 4 9.49 53.8 495 89.2 530
2* 4 8.99 54.9 498 91.8 514
3 5 10.16 52.1 493 94.2 487
4* 5 10.49 51.3 491 90.9 518
5 7 8.17 55.5 489 93.8 497
6 10 9.21 52.0 496 94.1 489
7 12 9.15 52.1 472 95.1 456
8 15 8.26 52.0 490 93.2 491
9* 15 7.99 52.6 495 90.3 499
10* 17 7.49 52.8 490 87.4 548
* : 비교예
상기 표 1을 참조하면, 시료 1과 2, 4 및 9, 10은 본 발명의 수치범위를 만족하지 않는 경우로서, 내부전극 연결성에 문제가 있어 불량 또는 일부 불량으로 나타났다.
반면, 시료 3 및 5 내지 8은 본 발명의 수치범위를 만족하는 경우로서, 내부전극의 연결성이 93% 이상을 나타내어 양호한 것으로 판단되었다.
따라서, 본 발명의 일 실시형태에 따르면, 내부전극의 연결성이 향상되어 고용량 적층 세라믹 커패시터를 구현할 수 있다.
본 발명은 상술한 실시 형태 및 첨부된 도면에 의해 한정되는 것이 아니며, 첨부된 청구범위에 의해 한정하고자 한다. 따라서, 청구범위에 기재된 본 발명의 기술적 사상을 벗어나지 않는 범위 내에서 당 기술분야의 통상의 지식을 가진 자에 의해 다양한 형태의 치환, 변형 및 변경이 가능할 것이며, 이 또한 본 발명의 범위에 속한다고 할 것이다.
110: 세라믹 바디 111: 유전체층
121, 122: 내부전극층 131, 132: 외부전극
11: 세라믹 첨가제

Claims (10)

  1. 도전성 금속 분말, 세라믹 분말 및 유기물을 포함하는 내부전극용 도전성 페이스트에 있어서,
    도포 도막의 단위 면적당 상기 도전성 금속 분말의 충진율이 52 부피% 이상이며,
    상기 세라믹 분말은 5~15 중량%의 함량을 가지고, 상기 유기물은 8중량% 이상의 함량을 가지는 내부전극용 도전성 페이스트.
  2. 삭제
  3. 삭제
  4. 제1항에 있어서,
    상기 도포 도막의 두께는 0.5㎛ 이하인 내부전극용 도전성 페이스트.
  5. 세라믹 그린시트를 마련하는 단계;
    도전성 금속 분말, 세라믹 분말 및 유기물을 포함하는 내부전극용 도전성 페이스트로 내부전극 패턴을 형성하는 단계;
    상기 내부전극 패턴이 형성된 세라믹 그린시트를 적층하여 세라믹 적층체를 형성하는 단계; 및
    상기 세라믹 적층체를 소성하여 유전체층 및 내부전극을 포함하는 세라믹 바디를 형성하는 단계;를 포함하며, 상기 내부 전극 패턴의 단위 면적당 상기 도전성 금속 분말의 충진율이 52 부피% 이상이며,
    상기 내부전극용 도전성 페이스트는 상기 세라믹 분말을 5~15 중량% 포함하고 상기 유기물을 8중량% 이상 포함하는 적층 세라믹 전자부품의 제조 방법.
  6. 삭제
  7. 삭제
  8. 제5항에 있어서,
    상기 내부 전극의 두께는 0.5㎛ 이하인 적층 세라믹 전자부품의 제조 방법.
  9. 제5항에 있어서,
    상기 세라믹 적층체의 소성은 1050℃ 이하의 온도에서 1000℃/min 이상의 속도로 수행되는 적층 세라믹 전자부품의 제조 방법.
  10. 제5항에 있어서,
    상기 내부전극의 전체 길이에 대한 실제 내부전극의 길이의 비로 정의되는 내부전극의 연결성이 93% 이상인 적층 세라믹 전자부품의 제조 방법.
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