KR101952843B1 - 내부전극용 도전성 페이스트 조성물 및 이를 포함하는 적층 세라믹 전자부품 - Google Patents

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Abstract

본 발명은 내부전극층용 도전성 페이스트 조성물 및 이를 포함하는 적층 세라믹 커패시터에 관한 것으로, 본 발명의 일 실시형태에 따른 내부전극층용 도전성 페이스트 조성물은 금속 분말 100몰; 세라믹 분말 0.5 내지 4.0몰; 및 실리카(SiO2) 분말 0.03 내지 0.1몰;을 포함할 수 있다. 본 발명의 일 실시형태에 따른 내부전극용 도전성 페이스트 조성물은 내부 전극의 소성 수축 온도를 높이고, 내부전극의 연결성을 향상시킬 수 있다. 또한, 유전체층의 치밀도를 향상시켜 내전압 특성, 신뢰성 및 유전 특성을 향상시킬 수 있다.

Description

내부전극용 도전성 페이스트 조성물 및 이를 포함하는 적층 세라믹 전자부품 {Conductive paste composition for internal electrode and multilayer ceramic electronic component}
본 발명은 내부 전극용 도전성 페이스트 조성물 및 이를 포함하는 적층 세라믹 전자부품에 관한 것으로, 보다 구체적으로는 금속 분말의 소결 수축을 제어할 수 있는 내부 전극용 도전성 페이스트 조성물 및 이를 포함하는 적층 세라믹 전자부품에 관한 것이다.
일반적으로 커패시터, 인턱터, 압전 소자, 바리스터, 또는 서미스터 등의 세라믹 재료를 사용하는 전자부품은 세라믹 재료로 이루어진 세라믹 소체, 소체 내부에 형성된 내부전극층 및 상기 내부전극층과 접속되도록 세라믹 소체 표면에 설치된 외부전극을 구비한다.
세라믹 전자부품 중 적층 세라믹 커패시터는 적층된 복수의 유전체층, 일 유전체층을 사이에 두고 대향 배치되는 내부전극층, 상기 내부전극층에 전기적으로 접속된 외부전극을 포함한다.
적층 세라믹 커패시터는 소형이면서 고용량이 보장되고, 실장이 용이하다는 장점으로 인하여 컴퓨터, PDA, 휴대폰 등의 이동 통신장치의 부품으로서 널리 사용되고 있다.
최근 전기, 전자기기 산업의 고성능화 및 경박단소화에 따라 전자부품에 있어서도 소형, 고성능 및 저가격화가 요구되고 있다. 특히 CPU의 고속화, 기기의 소형 경량화, 디지털화 및 고기능화가 진전됨에 따라, 적층세라믹 커패시터(Multi Layer Ceramic Capacitor, 이하 'MLCC'라 한다.)도 소형화, 박층화, 고용량화, 고주파영역에서의 저임피던스화 등의 특성을 구현하기 위한 연구 개발이 활발히 진행되고 있다.
적층 세라믹 커패시터는 내부 전극용 도전성 페이스트와 세라믹 그린시트를 시트법이나 인쇄법 등에 의해 적층하고, 동시 소성하여 제조될 수 있다. 그러나, 유전체 층을 형성하기 위해서 세라믹 그린시트는 약 1100℃ 이상의 고온에서 소성되고, 도전성 페이스트는 보다 저온에서 소결 수축될 수 있다. 따라서, 세라믹 그린시트의 소성 중에 내부전극층의 과소성이 발생할 수 있고 이로 인하여 내부전극층이 뭉치거나 끊어질 수 있고, 내부전극층의 연결성이 저하될 수 있다.
본 발명은 금속 분말의 소결 수축을 제어할 수 있는 내부 전극용 도전성 페이스트 조성물 및 이를 포함하는 적층 세라믹 전자부품을 제공하는 것이다.
본 발명의 일 실시형태는 금속 분말 100몰; 세라믹 분말 0.5 내지 4.0몰; 및
실리카(SiO2) 분말 0.03 내지 0.1몰;을 포함하는 적층 세라믹 전자 부품의 내부전극용 도전성 페이스트 조성물을 제공한다.
상기 금속 분말은 Ni, Mn, Cr, Co, Al 및 이들의 합금으로 이루어진 군으로부터 선택되는 하나 이상일 수 있다.
상기 금속 분말은 평균 입경이 50 내지 400nm일 수 있다.
상기 세라믹 분말은 평균 입경이 10 내지 150nm일 수 있다.
상기 세라믹 분말의 평균 입경에 대한 상기 실리카 분말의 평균 입경의 비는 1/4 내지 1/6일 수 있다.
본 발명의 다른 실시형태는 세라믹 소체; 및 상기 세라믹 소체 내부에 형성되며, 내부에 세라믹 소결 입자 또는 실리카 소결 입자가 트랩된 내부 전극층;을 포함하는 적층 세라믹 전자부품을 제공한다.
상기 세라믹 소결 입자 또는 실리카 소결 입자는 내부 전극층을 형성하는 금속 입자의 계면에 트랩될 수 있다.
상기 내부 전극층은 금속 분말 100몰, 세라믹 분말 0.5 내지 4.0몰, 및 실리카(SiO2) 분말 0.03 내지 0.1몰을 포함하는 도전성 페이스트에 의하여 형성될 수 있다.
상기 내부 전극은 Ni, Mn, Cr, Co, Al 및 이들의 합금으로 이루어진 군으로부터 선택되는 하나 이상의 금속을 포함할 수 있다.
상기 세라믹 소결 입자는 평균 입경이 10 내지 150nm일 수 있다.
상기 세라믹 소결 입자의 평균 입경에 대한 상기 실리카 소결 입자의 평균 입경의 비는 1/4 내지 1/6일 수 있다.
상기 세라믹 소체 및 상기 내부전극층은 동시 소성에 의하여 형성될 수 있다.
본 발명의 일 실시형태에 따른 내부 전극용 도전성 페이스트 조성물는 금속 분말, 세라믹 분말 및 실리카(SiO2) 분말을 포함할 수 있다.
본 발명의 일 실시형태에 따른 내부전극용 도전성 페이스트 조성물은 내부 전극의 소성 수축 온도를 높이고, 내부전극의 연결성을 향상시킬 수 있다. 또한, 유전체층의 치밀도를 향상시켜 내전압 특성, 신뢰성 및 유전 특성을 향상시킬 수 있다.
본 발명의 일 실시형태에 따른 내부전극용 도전성 페이스트 조성물은 실리카 분말이 세라믹 분말의 소결에 사용되어 유전체층이 전체적으로 균일하게 소결될 수 있다.
본 발명의 일 실시형태에 따르면 승온 속도를 조절하여 세라믹 분말 또는 실리카 분말이 내부전극층의 입자 경계(grain boundary)에 트랩될 수 있다. 이에 따라, 내부 전극의 뭉침 현상이 억제되어 내부 전극의 연결성을 증가시킬 수 있다.
본 발명의 일 실시형태에 따르면, 내부전극용 도전성 페이스트에 세라믹 분말 및 실리카 분말을 포함하여, 금속 분말의 소결 수축 억제 효과를 얻을 수 있고, 유전체층을 균일하게 소결할 수 있다. 또한, 세라믹 분말 및 실리카 분말은 내부전극층 내에 트랩되어 내부전극의 연결성을 향상시켜 보다 박층화된 내부전극층을 형성할 수 있다.
도 1은 본 발명의 일 실시형태에 따른 적층 세라믹 커패시터를 나타내는 개략적인 사시도이고, 도 2는 도 1의 A-A'선을 따라 취한 적층 세라믹 커패시터를 나타내는 개략적인 단면도이다.
도 3은 본 발명의 일 실시형태에 따른 내부전극층을 개략적으로 나타내는 일부 확대도이다.
도 4a 내지 도 4c는 본 발명의 일 실시형태에 따른 내부전극용 도전성 페이스트의 소결 수축 거동을 개략적으로 나타내는 모식도이다.
이하, 첨부된 도면을 참조하여 본 발명의 바람직한 실시형태들을 설명한다. 다만, 본 발명의 실시형태는 여러 가지 다른 형태로 변형될 수 있으며, 본 발명의 범위가 이하 설명하는 실시형태로 한정되는 것은 아니다. 또한, 본 발명의 실시형태는 당업계에서 평균적인 지식을 가진 자에게 본 발명을 더욱 완전하게 설명하기 위해서 제공되는 것이다. 따라서, 도면에서의 요소들의 형상 및 크기 등은 보다 명확한 설명을 위해 과장될 수 있으며, 도면상의 동일한 부호로 표시되는 요소는 동일한 요소이다.
본 발명의 일 실시형태는 세라믹 전자부품에 관한 것으로, 세라믹 재료를 사용하는 전자부품은 커패시터, 인턱터, 압전체 소자, 바리스터, 또는 서미스터 등이 있으며, 하기에서는 세라믹 전자부품의 일례로서 적층 세라믹 커패시터에 관하여 설명한다.
도 1은 본 발명의 일 실시형태에 따른 적층 세라믹 커패시터를 나타내는 개략적인 사시도이고, 도 2는 도 1의 A-A'선을 따라 취한 적층 세라믹 커패시터를 나타내는 개략적인 단면도이다.
도 1 및 도 2를 참조하면, 본 실시형태에 따른 적층 세라믹 커패시터는 세라믹 소체(110), 상기 세라믹 소체 내부에 형성된 내부 전극(121, 122), 상기 세라믹 소체(110)의 외표면에 형성되는 외부 전극(131, 132)을 포함할 수 있다.
상기 세라믹 소체(110)의 형상에 특별히 제한은 없지만, 일반적으로 직방체 형상일 수 있다. 또한, 그 치수에 특별히 제한은 없으나, 예를 들면 0.6mm×0.3mm 크기일 수 있고, 2.2 ㎌ 이상의 고적층 및 고용량 적층 세라믹 커패시터일 수 있다.
상기 세라믹 소체(110)는 복수 개의 유전체층(111)이 적층되어 형성될 수 있다. 상기 세라믹 소체(110)를 구성하는 복수의 유전체층(111)은 소결된 상태로써, 인접하는 유전체층끼리의 경계는 확인할 수 없을 정도로 일체화되어 있을 수 있다.
상기 유전체층(111)은 세라믹 분말을 포함하는 세라믹 그린시트의 소결에 의하여 형성될 수 있다.
상기 세라믹 분말은 당업계에서 일반적으로 사용되는 것이면 특별히 제한되지 않는다. 이에 제한되는 것은 아니나, 예를 들면 BaTiO3계 세라믹 분말을 포함할 수 있다. 상기 BaTiO3계 세라믹 분말은 이에 제한되는 것은 아니며, 예를 들면, BaTiO3 에 Ca, Zr 등이 일부 고용된 (Ba1 - xCax)TiO3, Ba(Ti1 - yCay)O3, (Ba1 - xCax)(Ti1 -yZry)O3 또는 Ba(Ti1 - yZry)O3 등이 있다. 상기 세라믹 분말의 평균 입경은 이에 제한되는 것은 아니나, 예를 들면, 1.0㎛이하 일 수 있다.
또한, 상기 세라믹 그린시트는 상기 세라믹 분말과 함께 전이금속, 희토류 원소, 또는 Mg, Al 등을 포함할 수 있다.
또한 상기 세라믹 그린시트는 소결 온도를 낮추기 위하여 글래스 성분의 소결 조제를 포함할 수 있다. 상기 글래스 성분의 소결 조제는 특별히 제한되지 않으며, 당업계에서 통상적으로 사용되는 것을 사용할 수 있다. 이에 제한되는 것은 아니나, 예를 들면, B, Ba, Ca Al, Li 등의 원소를 함유하는 이산화규소계 글래스 성분일 수 있다.
상기 일 유전체층(111)의 두께는 적층 세라믹 커패시터의 용량 설계에 맞추어 적절히 변경될 수 있다. 이에 제한되는 것은 아니나, 예를 들면 소결 후 인접하는 내부전극층(121, 122) 사이에 형성된 유전체층(111)의 두께는 1.0㎛이하 일 수 있다.
상기 세라믹 소체(110) 내부에는 내부전극층(121, 122)이 형성될 수 있다. 상기 내부전극층(121, 122)은 일 유전체층 상에 형성되어 적층되고, 소결에 의하여 일 유전체층을 사이에 두고, 상기 세라믹 소체(110) 내부에 형성될 수 있다.
상기 내부전극층은 서로 다른 극성을 갖는 제1 내부전극층(121) 및 제2 내부전극층(122)을 한 쌍으로 할 수 있으며, 유전체층의 적층 방향에 따라 대향 배치될 수 있다. 상기 제1 및 제2 내부 전극(121, 122)의 말단은 세라믹 소체(110)의 일면으로 교대로 노출될 수 있다.
상기 각 내부 전극층(121, 122)의 두께는 용도 등에 따라 적절히 결정할 수 있는데, 예를 들면, 1.0㎛이하 일 수 있다. 또는 0.1 내지 1.0㎛의 범위 내에서 선택될 수 있다.
상기 내부 전극층(121, 122)은 본 발명의 일 실시형태에 따른 내부전극용 도전성 페이스트로 형성될 수 있다. 본 발명의 일 실시형태에 따른 내부전극용 도전성 페이스트는 금속 분말; 세라믹 분말; 및 실리카(SiO2) 분말을 포함할 수 있다. 이에 대한 보다 구체적인 사항을 후술하도록 한다.
도 3은 본 발명의 일 실시형태에 따른 내부전극층(121)을 개략적으로 나타내는 일부 확대도이다. 도 3을 참조하면, 상기 내부전극층(121)은 내부전극층 내에 트랩(trap)된 세라믹 소성 입자(22a)와 실리카 소성 입자(23a)를 포함할 수 있다. 본 실시형태는 내부전극층 내에 세라믹 소성 입자(22a) 및 실리카 소성 입자(23a)이 모두 트랩되어 있으나, 이에 제한되지 않고, 세라믹 소성 입자(22a) 및 실리카 소성 입자(23a) 중 어느 한 종류의 소성 입자만 포함할 수 있다.
상기 세라믹 소성 입자(22a) 및 실리카 소성 입자(23a)는 내부전극층을 이루는 금속 입자(grain)의 계면 즉, 입계(grain boundary)에 트랩될 수 있다. 상기 세라믹 소성 입자(22a) 및 실리카 소성 입자(23a)는 내부전극층을 형성하는 금속 분말의 소결과정에서 금속 입자의 계면에 트랩될 수 있다. 이는 후술하는 내부전극용 도전성 페이스트 조성물 및 내부전극층의 형성과정에 의하여 보다 명확해 질 수 있다.
본 발명의 일 실시형태에 따르면, 세라믹 소체(110)의 외표면에는 외부 전극(131, 132)이 형성될 수 있고, 상기 외부전극(131, 132)은 내부전극층(121, 122)과 전기적으로 연결될 수 있다. 보다 구체적으로, 상기 세라믹 소체(110)의 일면으로 노출된 제1 내부 전극(121)과 전기적으로 연결된 제1 외부전극(131)과 상기 세라믹 소체(110)의 타면으로 노출된 제2 내부 전극(122)과 전기적으로 연결된 제2 외부전극으로 구성될 수 있다.
또한 도시되지 않았으나, 제 1 및 제2 내부전극층은 세라믹 소체 중 적어도 하나 이상의 면으로 노출될 수 있다. 또한 제1 및 제2 내부전극층은 세라믹 본체의 동일 면으로 노출될 수 있다.
상기 외부 전극(131, 132)은 도전재를 포함하는 도전성 페이스트로 형성될 수 있다. 상기 도전성 페이스트에 포함되는 도전재는 특별히 제한되지 않지만, 예를 들면 Ni, Cu, 또는 이들 합금을 사용할 수 있다. 상기 외부 전극(131, 132)의 두께는 용도 등에 따라 적절히 결정할 수 있는데, 예를 들면 10 내지 50㎛ 정도일 수 있다.
이하, 본 발명의 일 실시형태에 따른 적층 세라믹 전자 부품의 내부전극용 도전성 페이스트 조성물에 관하여 설명한다.
도 4a 내지 도 4c는 본 발명의 일 실시형태에 따른 내부전극용 도전성 페이스트의 소결 수축 거동을 개략적으로 나타내는 모식도로써, 이를 참조하여 설명한다.
본 발명의 일 실시형태에 따른 내부 전극용 도전성 페이스트 조성물은 금속 분말(21); 세라믹 분말(22); 및 실리카 분말(SiO2, 23)을 포함할 수 있다.
본 발명의 일 실시형태에 따른 내부전극용 도전성 페이스트 조성물은 내부 전극의 소성 수축 온도를 높이고, 내부전극의 연결성을 향상시킬 수 있다. 또한, 유전체층의 치밀도를 향상시켜 내전압 특성, 신뢰성 및 유전 특성을 향상시킬 수 있다.
상기 도전성 페이스트 조성물에 포함되는 금속 분말(21)의 종류는 특별히 제한되지 않으며, 예를 들면 비금속(base metal)을 사용할 수 있다. 이에 제한되는 것은 아니나, 예를 들면 Ni, Mn, Cr, Co, Al 또는 이들의 합금이 있고, 이들을 하나 이상 포함할 수 있다.
또한, 상기 금속 분말(21)의 평균 입경은 특별히 제한되지 않으나, 예를 들면 400nm이하일 수 있다. 보다 구체적으로 상기 금속 분말(21)의 평균 입경은 50 내지 400nm일 수 있다.
상기 도전성 페이스트 조성물에 포함되는 세라믹 분말(22)은 유전체층의 형성하는 세라믹 분말(11)과 동일한 성분을 포함할 수 있다. 이에 제한되는 것은 아니나, 예를 들면, BaTiO3계 세라믹 분말을 사용할 수 있다. 상기 BaTiO3계 세라믹 분말은 이에 제한되는 것은 아니며, 예를 들면, BaTiO3 에 Ca, Zr 등이 일부 고용된 (Ba1-xCax)TiO3, Ba(Ti1 - yCay)O3, (Ba1 - xCax)(Ti1 - yZry)O3 또는 Ba(Ti1 - yZry)O3 등이 있다.
세라믹 분말(22)은 상기 금속 분말(21)보다 평균 입경이 작을 수 있다. 또한, 유전체층의 형성하는 세라믹 분말(11)의 평균 입경보다 작을 수 있다.
이에 제한되는 것은 아니나, 상기 세라믹 분말(22)은 평균 입경이 10 내지 150nm일 수 있다. 상기 세라믹 분말(22)은 평균 입경이 상기 금속 분말(21)보다 작은 것을 사용하여 상기 금속 분말(21) 사이에 분포될 수 있다.
상기 세라믹 분말(22)은 금속 분말(21)의 소결 수축 개시 온도를 늦추고, 금속 분말(21)의 소결 수축을 억제할 수 있다. 보다 구체적으로, 상기 세라믹 분말(22)은 금속 분말(21)의 소결 수축시 금속 분말 간의 접촉을 막아 금속 분말의 입성장을 억제할 수 있다.
본 발명의 일 실시형태에 따르면 상기 세라믹 분말(22)의 함량은 상기 금속분말(21) 100 몰에 대하여 0.5 내지 4.0 몰일 수 있다. 상기 세라믹 분말(22)의 함량이 0.5몰 미만이면 금속 분말의 소결을 효과적으로 억제하기 어려워 전극 연결성이 저하될 우려가 있고, 상기 세라믹 분말(22)의 함량이 4.0몰을 초과하면 내부전극층의 소결 과정에서 유전체층으로 이동하는 양이 전극 연결성이 저하될 우려가 있다.
상기 도전성 페이스트 조성물에 포함되는 실리카 분말(SiO2, 23)은 결정질로써, 융점이 금속 분말(21)보다 높을 수 있다. 이에 제한되는 것은 아니나, 실리카 분말(23)의 융점은 1100℃이상일 수 있다. 상기 실리카 분말(23)은 상기 금속 분말(21) 및 세라믹 분말(22)의 평균 입경보다 작을 수 있다. 또한, 유전체층의 형성하는 세라믹 분말(11)의 평균 입경보다 작을 수 있다. 이에 제한되는 것은 아니나, 상기 세라믹 분말(22)의 평균 입경에 대한 상기 실리카 분말(23)의 평균 입경의 비는 1/4 내지 1/6일 수 있다. 상기 실리카 분말(23)은 평균 입경이 상기 금속 분말(21) 및 세라믹 분말(22)보다 작은 것을 사용하여 상기 금속 분말(21) 및 세라믹 분말(22) 사이에 분포될 수 있다.
상기 실리카 분말(23)은 금속 분말(21)의 소결 수축 개시 온도를 늦추고, 금속 분말(21)의 소결 수축을 억제할 수 있다. 보다 구체적으로, 상기 실리카 분말(23)은 상기 세라믹 분말(22)과 함께 금속 분말(21)의 소결 수축시 금속 분말 간의 접촉을 막아 금속 분말의 입성장을 억제할 수 있다.
본 발명의 일 실시형태에 따르면 상기 실리카 분말(23)의 함량은 상기 금속분말(21) 100 몰에 대하여 0.03 내지 0.1 몰일 수 있다. 상기 실리카 분말(23)의 함량이 0.03몰 미만이면 금속 분말의 소결을 효과적으로 억제하기 어려워 전극 연결성이 저하될 우려가 있고, 상기 실리카 분말(23)의 함량이 0.1몰을 초과하면 유전체층의 과도한 입성장이 발생될 우려가 있다.
본 발명의 일 실시형태에 따른 내부전극용 도전성 페이스트 조성물은 추가적으로 분산제, 바인더, 용제 등을 포함할 수 있다.
상기 바인더는 이에 제한되는 것은 아니나, 폴리비닐부티랄, 셀룰로오스계 수지 등을 사용할 수 있다. 상기 폴리비닐부티랄은 접착력이 강한 특성을 가져 내부전극용 도전성 페이스트와 세라믹 그린 시트의 접착 강도를 향상시킬 수 있다.
상기 셀룰로오스계 수지는 의자형 구조를 가지는 것으로 변형이 발생하였을 경우에 탄성에 의한 회복이 빠른 특성을 가지고 있다. 셀룰로오스 수지를 포함함에 따라 평탄한 인쇄면의 확보가 가능하다.
상기 용제는 특별히 제한되지 않으며, 예를 들면, 부틸카르비톨, 케로신 또는 테르피네올계 용제를 사용할 수 있다. 상기 테르피네올계 용제의 구체적인 종류는 이에 제한되는 것은 아니나, 디하이드로테르피네올(dehydro terpineol), 디하이드로터피닐아세테이트 등을 사용할 수 있다.
일반적으로 내부전극층용 페이스트 조성물은 세라믹 그린시트에 인쇄되고, 적층 등의 과정을 거친 후 세라믹 그린시트와 동시에 소성될 수 있다.
또한, 내부전극층으로 비금속을 사용하는 경우 대기 중에서 소성을 행하면 내부 전극층이 산화될 수 있다. 따라서, 세라믹 그린시트와 내부전극층의 동시 소성은 환원성 분위기에서 수행될 수 있다.
적층 세라믹 커패시터의 유전체 층은 약 1100℃ 이상의 고온에서 세라믹 그린시트를 소성하여 형성될 수 있다. 내부전극층으로 Ni 등의 비금속을 사용하는 경우 저온인 400℃부터 산화가 일어나면서 소결 수축이 되고, 1000℃ 이상에서 급격히 소성될 수 있다. 내부전극층이 급격히 소성되면 내부전극층의 과소성으로 인하여 전극이 뭉치거나 끊어질 수 있으며, 내부전극층의 연결성 및 용량이 저하될 수 있다. 또한 소성 후 크랙과 같은 적층 세라믹 커패시터의 내부구조 결함이 발생할 수 있다.
따라서 400 내지 500 ℃의 비교적 낮은 온도에서 소결이 시작되는 금속 분말의 소결 개시 온도를 최대한 지연시켜 유전체와의 수축율 차이를 최소화할 필요가 있다.
도 4a 내지 도 4c는 본 발명의 일 실시형태에 따른 내부전극층용 도전성 페이스트의 소결 수축 거동을 개략적으로 나타내는 모식도이다.
도 4a 내지 도 4c에서 세라믹 분말(11)은 소결 과정을 거쳐 도 2에 도시된 유전체층(111)을 형성할 수 있다.
도 4a에 도시된 바와 같이 소성 공정의 초기에는 금속 분말(21), 세라믹 분말(22), 실리카 분말(23)이 균일하게 분산되어 있다. 도 4b에 도시된 바와 같이 온도가 상승하면서 금속 분말(21) 끼리 뭉쳐 금속 분말간의 네킹(necking)이 시작될 수 있다. 다음으로 도 4c에 도시된 바와 같이 금속 분말간의 네킹(necking)이 시작되면서 세라믹 분말(22) 및 실리카 분말(23)은 금속 분말(21) 사이에서 빠져나와 유전체층을 형성하는 세라믹 분말(11)쪽으로 이동할 수 있다.
금속 분말(21) 사이에서 밀려난 세라믹 분말(22)은 유전체층을 형성하는 세라믹 분말(11)보다 평균 입경이 작을 수 있다. 따라서, 세라믹 분말(22)은 유전체층을 형성하는 세라믹 분말(11)보다 더 낮은 온도에서 소결이 시작된다. 따라서 세라믹 분말(22)은 유전체층을 형성하는 세라믹 분말 사이에 존재하는 소결 조제와 먼저 반응하여 소결이 시작될 수 있다. 유전체층을 형성하는 세라믹 분말(11)이 소결되기 시작할 때는 내부 전극층에 가까운 부분에서 소결 조제가 상대적으로 부족한 부분이 발생하여 소결이 불균일하게 진행될 수 있다.
그러나, 본 발명의 일 실시형태에 따르면 실리카 분말(23)이 세라믹 분말(11, 22)의 소결에 사용되어 유전체층이 전체적으로 균일하게 소결될 수 있다. 유전체층의 소결 균일도가 향상됨에 따라 유전특성, 내전압 특성, 신뢰성 등이 향상될 수 있다.
내부 전극층(121)에 트랩된 세라믹 소결 입자(22a)는 세라믹 분말(22)이 바로 트랩된 형태이거나 내부전극용 도전성 페이스트의 소결 과정 중에 세라믹 분말(22)이 뭉치거나 일부 소결된 형태일 수 있다.
또한, 내부 전극층(121)에 트랩된 실리카 소결 입자(23a)는 실리카 분말(23)이 바로 트랩된 형태이거나 내부전극용 도전성 페이스트의 소결 과정 중에 실리카 분말(23)이 뭉치거나 일부 소결된 형태일 수 있다.
일반적으로 유전체층을 형성하는 세라믹 분말이 수축하기 전에 금속 분말이 소결되어 내부전극층을 형성하고, 유전체층을 형성하는 세라믹 분말이 수축되는 과정에서 내부 전극층이 뭉쳐 내부전극의 연결성이 저하될 수 있다.
그러나, 상술한 바와 같이 본 발명의 일 실시형태에 따르면 소성 온도가 세라믹 분말(22) 및 실리카 분말(23)이 금속 분말(21) 내에 분산되어 약 1000℃ 이상까지 금속 분말(21)의 소결이 억제될 수 있다.
약 1000℃까지 금속 분말(21)의 소결이 최대한 억제되고, 세라믹 분말(11)의 소결이 개시될 수 있다. 유전체층을 형성하는 세라믹 분말(11)의 치밀화가 진행되면 내부 전극층도 치밀화가 개시되면서 급속도로 소결이 진행될 수 있다. 이때, 승온 속도를 조절하면 세라믹 분말(22) 및 실리카 분말(23)은 금속 분말 사이에서 빠져나가지 못하고, 도 3에 도시된 바와 같이 금속 분말(21)의 입자 경계(grain boundary)에 세라믹 소결입자(22a) 및 실리카 소결입자(23a) 형태로 트랩될 수 있다. 이에 따라, 내부 전극의 뭉침 현상이 억제되어 내부 전극의 연결성을 증가시킬 수 있다.
최근 적층 세라믹 커패시터가 소형화 및 경량화됨에 따라 보다 유전체층 및 내부전극층이 박층화되고 있다. 박층의 유전체층 및 내부전극층 형성하기 위하여 보다 미립의 분말을 사용할 수 있으나, 이러한 세라믹 분말 및 금속 분말의 소결 수축을 제어하기 어렵다. 그러나, 본 발명의 일 실시형태에 따르면, 상술한 바와 같이 내부전극용 도전성 페이스트에 세라믹 분말 및 실리카 분말을 포함하여, 금속 분말의 소결 수축 억제 효과를 얻을 수 있고, 유전체층을 균일하게 소결할 수 있다. 또한, 세라믹 분말 및 실리카 분말은 내부전극층 내에 트랩되어 내부전극의 연결성을 향상시켜 보다 박층화된 내부전극층을 형성할 수 있다.
이하, 본 발명의 일 실시예에 따른 적층 세라믹 커패시터의 제조방법을 설명한다.
본 발명의 일 실시예에 따라, 복수의 세라믹 그린시트가 마련될 수 있다. 상기 세라믹 그린시트는 세라믹 분말, 바인더, 용제 등을 혼합하여 슬러리를 제조하고, 상기 슬러리를 닥터 블레이드 법으로 수㎛의 두께를 갖는 시트(sheet)형으로 제작할 수 있다. 상기 세라믹 그린시트는 이후 소결되어 도 2에 도시된 바와 같이일 유전체층(111)을 형성할 수 있다.
다음으로, 상기 세라믹 그린시트 상에 내부전극용 도전성 페이스트를 도포하여 내부전극 패턴을 형성할 수 있다. 상기 내부전극 패턴은 스크린 인쇄법 또는 그라비아 인쇄법에 의하여 형성될 수 있다.
상기 내부전극용 도전성 페이스트 조성물은 본 발명의 일 실시형태에 따른 것을 사용할 수 있으며, 구체적인 성분 및 함량은 상술한 바와 같다.
이후, 상기 복수의 세라믹 그린시트를 적층하고, 적층 방향으로부터 가압하여, 적층된 세라믹 그린시트와 내부전극층 페이스트를 서로 압착시킬 수 있다. 이렇게 하여, 세라믹 그린시트와 내부전극층 페이스트가 교대로 적층된 세라믹 적층체를 제조할 수 있다.
다음으로, 세라믹 적층체를 1개의 커패시터에 대응하는 영역마다 절단하여 칩화할 수 있다. 이때, 내부전극 패턴의 일단이 측면을 통하여 교대로 노출되도록 절단할 수 있다. 이 후, 칩화한 적층체를 소성하여 세라믹 소체를 제조할 수 있다. 상술한 바와 같이 상기 소성 공정은 환원 분위기에서 수행될 수 있다. 또한, 승온 속도를 조절하여 상기 소성 공정을 수행할 수 있다. 이에 제한되는 것은 아니나, 상기 승온 속도는 30℃/60s 내지 50℃/60s일 수 있다.
다음으로, 세라믹 소체의 측면을 덮으며, 세라믹 소체의 측면으로 노출된 내부전극층과 전기적으로 연결되도록 외부전극을 형성할 수 있다. 이 후, 외부 전극의 표면에 니켈, 주석 등의 도금처리를 실시할 수 있다.
상술한 바와 같이, 내부 전극층(121)의 입자 경계(grain boundary)에 세라믹 소결입자(22a) 및 실리카 소결입자(23a)가 트랩될 수 있고, 이에 따라 내부 전극층의 연결성이 향상될 수 있다. 또한, 실리카 분말(23)에 의하여 유전체층(111)이 균일하게 소결될 수 있다.
본 발명의 일 실시예에 따라 내부전극용 도전성 페이스트 조성물을 제조하고, 이를 이용하여 적층 세라믹 커패시터를 제조하였다. 보다 구체적으로, 니켈 분말, 티탄산 바륨(BaTiO3) 및 실리카 분말을 혼합하여 도전성 페이스트를 제조하였다. 상기 니켈 분말은 도전성 페이스트에 대하여 50 중량% 포함하였고, 세라믹 분말인 티탄산 바륨의 함량 및 실리카 분말의 함량은 하기 표 1에 기재된 바와 ㄱ같다.
[평가]
적층 세라믹 커패시터의 전극 연결성은 내부 전극층의 일 단면에서 내부전극 전체 길이에 대하여 공극을 제외한 내부전극의 길이를 비를 계산한 값으로, 하기의 기준으로 평가하고, 하기 표 1에 나타내었다.
◎: 아주 양호(전극 연결성이 85%이상)
○: 양호(전극 연결성이 75%이상~85% 미만)
×: 불량(전극 연결성이 75%미만)
BaTiO3
(mol%/Ni)		 SiO2 분말
(mol%/Ni)		 전극연결성
(%)
비교예1 0.3 0.03 ×
비교예2 0.3 0.05 ×
실시예1 0.5 0.03 ◎
실시예2 0.5 0.1 ○
실시예3 0.5 0.1 ○
비교예3 0.5 0.12 ×
실시예4 1.0 0.03 ◎
실시예5 1.0 0.1 ◎
비교예4 1.0 0.1 ×
비교예5 1.0 0.12 ×
실시예6 3.0 0.05 ◎
실시예7 3.0 0.1 ◎
실시예8 3.0 0.07 ○
비교예6 3.0 0.12 ×
실시예9 4.0 0.05 ◎
실시예10 4.0 0.07 ◎
실시예11 4.0 0.1 ○
비교예7 4.0 0.15 ×
상기 표 1을 참조하면, 실시예 1 내지 11은 세라믹 분말(BaTiO3) 및 실리카 분말(SiO2)의 함량을 조절하여 75% 이상의 전극 연결성을 확보할 수 있었다.
이에 반하여, 비교예 1 내지 7은 세라믹 분말(BaTiO3) 및 실리카 분말(SiO2)의 함량이 과도하거나 적어 75% 이상의 전극 연결성을 구현할 수 없었다. 이에 따라 본 발명의 일 실시형태에 따른 실시예 1 내지 11은 비교예 1 내지 7에 비하여 우수한 전기적 특성을 가질 것이다.
본 발명은 상술한 실시 형태 및 첨부된 도면에 의해 한정되는 것이 아니며, 첨부된 청구범위에 의해 한정하고자 한다. 따라서, 청구범위에 기재된 본 발명의 기술적 사상을 벗어나지 않는 범위 내에서 당 기술분야의 통상의 지식을 가진 자에 의해 다양한 형태의 치환, 변형 및 변경이 가능할 것이며, 이 또한 본 발명의 범위에 속한다고 할 것이다.
110: 세라믹 소체 111: 유전체층
121, 122: 내부전극층 131, 132: 외부전극
11: 유전체층 세라믹 분말 21: 금속 분말
22: 세라믹 분말 23: 실리카 분말
22a: 세라믹 소결입자 23a: 실리카 소결입자

Claims (12)

  1. 금속 분말 100몰;
    세라믹 분말 0.5 내지 4.0몰; 및
    실리카(SiO2) 분말 0.03 내지 0.1몰;
    을 포함하고,
    상기 실리카 분말은 상기 금속 분말 및 상기 세라믹 분말의 평균 입경보다 작고, 상기 세라믹 분말의 평균 입경에 대한 상기 실리카 분말의 평균 입경의 비는 1/4 내지 1/6인, 적층 세라믹 전자 부품의 내부전극용 도전성 페이스트 조성물.
  2. 제1항에 있어서,
    상기 금속 분말은 Ni, Mn, Cr, Co, Al 및 이들의 합금으로 이루어진 군으로부터 선택되는 하나 이상인 적층 세라믹 전자 부품의 내부전극용 도전성 페이스트 조성물.
  3. 제1항에 있어서,
    상기 금속 분말은 평균 입경이 50 내지 400nm인 적층 세라믹 전자 부품의 내부전극용 도전성 페이스트 조성물.
  4. 제1항에 있어서,
    상기 세라믹 분말은 평균 입경이 10 내지 150nm인 적층 세라믹 전자 부품의 내부전극용 도전성 페이스트 조성물.
  5. 삭제
  6. 세라믹 소체; 및
    상기 세라믹 소체 내부에 형성되며, 내부에 세라믹 소결 입자 또는 실리카 소결 입자가 트랩된 내부 전극층;
    을 포함하고,
    상기 내부 전극층은 금속 분말 100몰, 세라믹 분말 0.5 내지 4.0몰, 및
    실리카(SiO2) 분말 0.03 내지 0.1몰을 포함하고,
    상기 실리카 분말은 상기 금속 분말 및 상기 세라믹 분말의 평균 입경보다 작고, 상기 세라믹 분말의 평균 입경에 대한 상기 실리카 분말의 평균 입경의 비는 1/4 내지 1/6인, 는 적층 세라믹 전자부품.
  7. 제6항에 있어서,
    상기 세라믹 소결 입자 또는 실리카 소결 입자는 내부 전극층을 형성하는 금속 입자의 계면에 트랩된 적층 세라믹 전자부품.
  8. 삭제
  9. 제6항에 있어서,
    상기 내부 전극은 Ni, Mn, Cr, Co, Al 및 이들의 합금으로 이루어진 군으로부터 선택되는 하나 이상의 금속을 포함하는 적층 세라믹 전자부품.
  10. 제6항에 있어서,
    상기 세라믹 소결 입자는 평균 입경이 10 내지 150nm인 적층 세라믹 전자 부품.
  11. 삭제
  12. 제6항에 있어서,
    상기 세라믹 소체 및 상기 내부전극층은 동시 소성에 의하여 형성되는 적층 세라믹 전자부품.
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