KR102041622B1 - 적층 세라믹 전자부품 및 이의 제조방법 - Google Patents

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Abstract

본 발명은 유전체층을 포함하는 세라믹 본체; 상기 유전체층을 사이에 두고 서로 대향하도록 배치되는 내부전극; 및 상기 세라믹 본체의 외측에 형성되고, 상기 내부 전극과 전기적으로 연결되는 외부전극;을 포함하고, 상기 내부전극은 내부전극 두께의 70% 내지 100%의 크기인 제1 세라믹 분말(BaTiO3)을 포함하는 적층 세라믹 전자부품을 제공한다. 본 발명에 따르면 내부전극과 유전체간의 수축과 인장차이로 발생하는 끊어짐을 개선하여 용량 및 신뢰성이 우수한 대용량 적층 세라믹 전자부품을 구현할 수 있다.

Description

적층 세라믹 전자부품 및 이의 제조방법{Laminated ceramic electronic parts and fabricating method thereof}
본 발명은 신뢰성이 우수한 대용량 적층 세라믹 전자부품 및 이의 제조방법에 관한 것이다.
최근, 전자 제품들의 소형화 추세에 따라, 적층 세라믹 전자 부품 역시 소형화되고, 대용량화될 것이 요구되고 있다.
이에 따라 유전체와 내부전극의 박막화, 다층화가 다양한 방법으로 시도되고 있으며, 근래에는 유전체층의 두께는 얇아지면서 적층수가 증가하는 적층 세라믹 전자 부품들이 제조되고 있다.
적층 세라믹 캐패시터의 일반적인 제조방법은 세라믹 분말, 바인더, 용제를 혼합하여 슬러리를 제조하고, 도전성 페이스트를 인쇄하여 내부전극을 형성하고 세라믹 시트를 필름에서 분리하여 그린 세라믹 적층체를 만든다. 이 그린 세라믹 적층체를 고온, 고압으로 압착하여 딱딱한 그린 적층체(Bar)로 만들고, 절단 공정을 걸쳐 그린칩을 제조한다. 이 후 가소, 소성, 연마, 외부전극 도포, 도금 공정을 걸쳐 세라믹 적층 캐패시터가 완성된다.
이때 내부전극과 유전체간의 수축과 인장차이의 스트레스로 끊김이 발생하고 끊기는 부분은 첨가제와 니켈 간의 반응으로 이차상 형태로 존재하며, 이차상들은 용량 및 BDV에 악영향을 주게 된다는 문제점이 있다.
　따라서, 50nm 이하의 제2 세라믹 분말(BaTiO3)로 니켈의 수축제어를 해주면서 내부전극 두께에 가까운 300nm 이상의 제1 세라믹 분말(BaTiO3)을 적용하여 자연스럽게 끊김을 형성하여 유전체와 내부전극간의 소성온도 차이에 의한 스트레스를 완화시키고 끊긴 부위에 유전특성을 가진 유전체를 채워 용량 및 절연파괴전압(breakdown voltage)(BDV)의 부효과를 감소시켜 신뢰성을 개선할 필요가 있다.
한국공개특허 제2006-0079897호 한국공개특허 제2012-0032567호
본 발명의 목적은 내부전극과 유전체간의 수축과 인장차이로 발생하는 끊어짐을 개선하기 위해 내부전극층에 내부전극 두께만한 제1 세라믹 분말(BaTiO3)을 적용하여 용량 및 신뢰성이 우수한 대용량 적층 세라믹 전자부품을 제공하는 것이다.
본 발명의 일 실시형태는 유전체층을 포함하는 세라믹 본체; 상기 유전체층을 사이에 두고 서로 대향하도록 배치되는 내부전극; 및 상기 세라믹 본체의 외측에 형성되고, 상기 내부 전극과 전기적으로 연결되는 외부전극;을 포함하고, 상기 내부전극은 내부전극 두께의 70% 내지 100%의 크기인 제1 세라믹 분말(BaTiO3)을 포함하는 적층 세라믹 전자부품을 제공한다.
상기 제1 세라믹 분말은 300nm 내지 400nm의 크기일 수 있다.
상기 제1 세라믹 분말은 내부전극의 2 질량% 내지 10 질량%로 포함할 수 있다.
상기 내부전극은 내부전극 두께의 1% 내지 20%의 크기인 제2 세라믹 분말(BaTiO3)을 포함할 수 있다.
상기 제2 세라믹 분말은 10nm 내지 50nm의 크기일 수 있다.
상기 제1 및 제2 세라믹 분말은 제2 세라믹 분말 100 중량%에 대하여 제1 세라믹 분말이 2.5 중량% 내지 12.5 중량%로 포함될 수 있다.
상기 유전체층의 적층수는 100 내지 1000일 수 있다.
상기 세라믹 본체는 티탄산바륨(BaTiO3)을 포함할 수 있다.
본 발명의 다른 실시형태는 유전체층을 포함하는 세라믹 그린시트를 마련하는 단계; 도전성 금속 분말 및 세라믹 분말을 포함하는 내부전극용 도전성 페이스트를 이용하여 상기 세라믹 그린시트 상에 내부전극 패턴을 형성하는 단계; 상기 내부전극 패턴이 형성된 그린시트를 적층하고 소결하여, 내부에 서로 대향하도록 배치되는 내부전극을 포함하는 세라믹 본체를 형성하는 단계; 및 상기 세라믹 본체의 상하면 및 단부에 외부전극을 형성하는 단계;를 포함하고, 상기 내부전극용 도전성 페이스트를 형성할 때 내부전극 두께의 70% 내지 100%의 크기인 제1 세라믹 분말을 포함하는 적층 세라믹 전자부품의 제조 방법을 제공한다.
상기 제1 세라믹 분말은 300nm 내지 400nm의 크기일 수 있다.
상기 제1 세라믹 분말은 내부전극의 2 질량% 내지 10 질량%로 포함할 수 있다.
상기 내부전극은 내부전극 두께의 1% 내지 20%의 크기인 제2 세라믹 분말을 포함할 수 있다.
상기 제2 세라믹 분말은 10nm 내지 50nm의 크기일 수 있다.
상기 제1 및 제2 세라믹 분말은 제2 세라믹 분말 100 중량%에 대하여 제1 세라믹 분말이 2.5 중량% 내지 12.5 중량%로 포함될 수 있다.
상기 도전성 금속 분말은 은(Ag), 납(Pb), 백금(Pt), 니켈(Ni) 및 구리(Cu) 중 하나 이상일 수 있다.
상기 유전체층의 적층수는 100 내지 1000일 수 있다.
상기 세라믹 본체는 티탄산바륨을 포함할 수 있다.
본 발명에 따르면 내부전극과 유전체간의 수축과 인장차이로 발생하는 끊어짐을 개선하여 용량 및 신뢰성이 우수한 대용량 적층 세라믹 전자부품을 구현할 수 있다.
도 1은 본 발명의 일 실시형태에 따른 적층 세라믹 커패시터를 개략적으로 나타내는 사시도이다.
도 2는 도 1의 B-B' 단면도이다.
도 3은 내부전극 사이에 제1 세라믹 분말이 포함되어 있는 예시도이다.
도 4는 본 발명의 일 실시형태에 따른 내부전극에 제1 세라믹 분말이 채워진 SEM(Scanning Electron Microscope) 사진을 나타낸 것이다.
도 5는 본 발명의 다른 실시형태에 따른 적층 세라믹 커패시터의 제조 공정도이다.
본 발명의 실시형태는 여러 가지 다른 형태로 변형될 수 있으며, 본 발명의 범위가 이하 설명하는 실시형태로 한정되는 것은 아니다. 또한, 본 발명의 실시형태는 당업계에서 평균적인 지식을 가진 자에게 본 발명을 더욱 완전하게 설명하기 위해서 제공되는 것이다. 따라서, 도면에서의 요소들의 형상 및 크기 등은 보다 명확한 설명을 위해 과장될 수 있으며, 도면상의 동일한 부호로 표시되는 요소는 동일한 요소이다.
명세서 전체에서, 어떤 부분이 어떤 구성요소를 "포함"한다고 할 때, 이는 특별히 반대되는 기재가 없는 한 다른 구성요소를 제외하는 것이 아니라 다른 구성요소를 더 포함할 수 있는 것을 의미한다.
그리고 도면에서 본 발명을 명확하게 설명하기 위해서 설명과 관계없는 부분은 생략하고, 여러 층 및 영역을 명확하게 표현하기 위하여 두께를 확대하여 나타내었으며, 명세서 전체를 통하여 유사한 부분에 대해서는 유사한 도면 부호를 붙였다.
본 발명의 일 실시예에 따른 적층 세라믹 전자 부품은 세라믹층인 유전체 층을 이용하며, 상기 유전체 층을 사이에 두고 내부 전극이 서로 대향하는 구조를 가지는 적층 세라믹 커패시터, 적층 베리스터, 서미스터, 압전소자, 다층 기판 등에도 적절하게 이용될 수 있다.
이하, 첨부된 도면을 참조하여 본 발명의 바람직한 실시형태를 설명한다.
도 1은 본 발명의 일 실시형태에 따른 적층 세라믹 커패시터를 개략적으로 나타내는 사시도이다.
도 2는 도 1의 B-B' 단면도이다.
도 1 내지 도 2를 참조하면, 본 발명의 일 실시형태에 따른 적층 세라믹 전자부품은 유전체층(1)을 포함하는 세라믹 본체(10); 상기 세라믹 본체(10) 내에서 상기 유전체층(1)을 사이에 두고 서로 대향하도록 배치되는 복수의 내부전극(21, 22); 상기 복수의 내부전극(21, 22)과 전기적으로 연결된 외부전극(31, 32);을 포함한다.
이하에서는 본 발명의 일 실시형태에 따른 적층 세라믹 전자부품을 설명하되, 특히 적층 세라믹 커패시터로 설명하지만 이에 제한되는 것은 아니다.
본 발명의 일 실시형태에 따른 적층 세라믹 커패시터에 있어서, '길이 방향'은 도 1의 'L' 방향, '폭 방향'은 'W' 방향, '두께 방향'은 'T' 방향으로 정의하기로 한다. 여기서 '두께 방향'은 유전체층을 쌓아 올리는 방향 즉 '적층 방향'과 동일한 개념으로 사용할 수 있다.
본 발명의 일 실시형태에 따르면, 상기 유전체층(1)을 형성하는 원료는 충분한 정전 용량을 얻을 수 있는 한 특별히 제한되지 않으며, 예를 들어, 티탄산바륨(BaTiO3) 분말일 수 있다.
상기 유전체층(1)을 형성하는 재료는 티탄산바륨(BaTiO3) 등의 파우더에 본 발명의 목적에 따라 다양한 세라믹 첨가제, 유기용제, 가소제, 결합제, 분산제 등이 첨가될 수 있다.
상기 유전체층(1) 형성에 사용되는 세라믹 분말의 평균 입경은 특별히 제한되지 않으며, 본 발명의 목적 달성을 위해 조절될 수 있으나, 예를 들어, 400 nm 이하로 조절될 수 있다.
상기 내부 전극(21, 22)은 일단이 상기 세라믹 본체(10)의 길이 방향 단면으로 교대로 노출될 수 있다.
상기 내부전극(21, 22)을 형성하는 재료는 특별히 제한되지 않으며, 예를 들어, 은(Ag), 납(Pb), 백금(Pt), 니켈(Ni) 및 구리(Cu) 중 하나 이상의 물질로 이루어진 도전성 페이스트를 사용하여 형성될 수 있다.
또한, 상기 내부전극(21, 22)은 니켈(Ni)을 포함할 수 있으며, 상기 세라믹은 특별히 제한되지 않으나, 예를 들어 티탄산바륨(BaTiO3)일 수 있다.
정전 용량 형성을 위해 외부전극(31, 32)이 상기 세라믹 본체(10)의 외측에 형성될 수 있으며, 상기 내부전극(21, 22)과 전기적으로 연결될 수 있다.
상기 외부전극(31, 32)은 내부전극과 동일한 재질의 도전성 물질로 형성될 수 있으나 이에 제한되지는 않으며, 예를 들어, 구리(Cu), 은(Ag), 니켈(Ni) 등으로 형성될 수 있다.
또한, 상기 외부전극(31, 32)은 특별히 제한되는 것은 아니나, 전체 중량 대비 60 중량% 이하의 도전성 금속을 포함할 수 있다.
상기 외부전극(31, 32)은 상기 금속 분말에 글라스 프릿을 첨가하여 마련된 도전성 페이스트를 도포한 후 소성함으로써 형성될 수 있다.
적층 세라믹 전자부품은 유전체(1)와 내부전극(21, 22)이 동시에 소성됨에 따라 유전체(1)와 내부전극(21, 22)을 구성하는 재료의 소결되는 온도가 달라서 두 재료간의 수축율 차이가 발생하여 크랙(Crack)이 발생할 가능성이 높다.
따라서, 내부전극(21, 22)에 10nm 내지 50nm의 크기인 제2 세라믹 분말을 넣어주면 니켈의 수축제어를 하여 수축을 지연시키는 효과를 수행하고, 300nm 내지 4000nm의 크기인 제1 세라믹 분말(11)을 넣어주면 내부전극(21, 22)과 유전체(1)간의 수축과 인장차이로 인한 끊어짐을 방지한다.
상기 제2 세라믹 분말과 제1 세라믹 분말(11)은 유전체를 이루는 성분과 동일하게 티탄산바륨(BaTiO3)을 사용하는데, 이는 내부전극(21, 22)과 유전체(1)간의 수축과 인장차이로 발생하는 끊어짐을 개선하기 위하여 내부전극(21, 22) 내부에 유전체(1)를 구성하는 성분과 동일한 물질을 넣어주는 것이다.
상기 제2 세라믹 분말 및 제1 세라믹 분말(11)은 내부전극(21, 22) 전체 중량에 대하여 2 질량% 내지 10 질량%로 포함되는데, 2 질량% 이하로 포함되면 내부전극(21, 22)의 끊어짐을 방지하는 양으로 부족하고, 10 질량% 이상으로 포함되면 내부전극(21, 22)의 끊어짐을 방지하는 양 이상으로 과잉으로 포함되는 것이 되어 적절하지 않다.
도 3은 내부전극(21, 22) 사이에 제1 세라믹 분말(11)이 포함되어 있는 예시도이다.
도 3을 참고하면, 제1 세라믹 분말(11)이 내부전극(21, 22) 사이에 박혀 있는 형태로 존재하고 있고, 그 크기는 일반적으로 내부전극(21, 22) 두께의 70% 내지 100%의 크기로 함유되어 있다.
도 4는 상기 실시예에 따른 내부전극(21, 22)에 내부전극(21, 22) 두께만한 제1 세라믹 분말(11)이 채워진 SEM(Scanning Electron Microscope) 사진을 나타낸 것이다.
이하, 실시예를 들어 본 발명을 더욱 상세히 설명하지만, 본 발명이 이에 의해 제한되는 것은 아니다.
실시예 1)
본 발명의 실시 형태에 따라 내부전극의 두께를 0.35um 및 0.4um로 준비하였고, 내부전극을 구성하는 니켈 파우더의 크기는 180nm로 준비하였고, 제2 세라믹 분말 파우더는 20nm로 제1 세라믹 분말 파우더는 300nm로 준비하였다. 제2 세라믹 분말 100 중량%에 대하여 제1 세라믹 분말을 1.25%, 2.5%, 12.5% 및 37.5%로 변화시켜가면서 실험을 실시하였고, 그 결과를 표 1에 나타내었다.
내부전극두께
(um)		 니켈 파우더
(nm)		 미립공재 파우더
(nm)		 조대공재 파우더
(nm)		 제2 세라믹 분말: 제1 세라믹 분말 비율(%) 용량 전극연결성 절연파괴전압



0.35

 180 20 300 1.25 ○ ○ ○
180 20 300 2.5 ◎ ◎ ◎
180 20 300 12.5 ◎ ◎ ◎
180 20 300 25 ○ ○ ◎
180 20 300 37.5 ○ ○ ○



0.4

 180 20 300 1.25 ○ ○ ○
180 20 300 2.5 ◎ ◎ ◎
180 20 300 12.5 ◎ ◎ ◎
180 20 300 25 ○ ○ ◎
180 20 300 37.5 ○ ○ ○
1) 용량: ×(불량, 90% 이하), ○(양호, 90~95%), ◎(아주 양호, 95% 이상)
2) 전극연결성 : ×(불량, 80% 이하), 　○ (양호, 80~85%), 　◎(아주 양호, 85% 이상)
3) 절연파괴전압: ×(불량, 50V이하), 　○(양호, 50~75V), 　◎ (아주 양호, 75V 이상)
상기에서 보는 바와 같이, 제2 세라믹 분말 100 중량%에 대하여 제1 세라믹 분말의 비율을 1.25% 내지 37.5%로 한 경우에 용량, 전극연결성 및 절연파괴전압이 우수한 것으로 나타났다.
특히, 제2 세라믹 분말 100 중량%에 대하여 제1 세라믹 분말의 비율이 2.5% 내지 12.5%인 경우에 용량, 전극연결성 및 절연파괴전압이 모두 아주 우수한 경우로 나타났다. 이는 제2 세라믹 분말로 니켈 파우더의 수축제어를 해주면서, 내부전극(21, 22) 두께에 가까운 유전체(1)와 동일한 조성의 제1 세라믹 분말을 적용하여 내부전극(21, 22)이 끊어진 부분을 내부전극(21, 22) 두께에 가까운 제1 세라믹 분말로 채움으로써 유전체(1)와 내부전극(21, 22)간의 소성온도차이에 의한 스트레스를 완화시키고, 내부전극(21, 22)의 끊김을 방지할 수 있는 것이다.
따라서, 신뢰성이 우수한 대용량의 적층 세락믹 전자부품을 제조하기 위해서는 제2 세라믹 분말 100 중량%에 대하여 제1 세라믹 분말의 비율을 2.5% 내지 12.5%로 하여야 한다는 것을 알 수 있었다.
비교예 1)
본 발명의 실시 형태에 따라 내부전극의 두께를 0.35um 및 0.4um로 준비하였고, 내부전극을 구성하는 니켈 파우더의 크기는 180nm로 준비하였고, 제2 세라믹 분말 파우더는 20nm로 제1 세라믹 분말 파우더는 300nm로 준비하였다. 제2 세라믹 분말 100 중량%에 대하여 제1 세라믹 분말의 비율을 0%, 0.25%, 50%, 75% 및 100%로 변화시켜가면서 실험을 실시하였고, 그 결과를 표 2에 나타내었다.
내부전극두께
(um)		 니켈 파우더
(nm)		 미립공재 파우더
(nm)		 조대공재 파우더
(nm)		 제2 세라믹 분말: 제1 세라믹 분말 비율(%) 용량 전극연결성 절연파괴전압



0.35

 180 20 300 0 × ○ ○
180 20 300 0.25 × ○ ○
180 20 300 50 ○ × ○
180 20 300 75 × × ○
180 20 300 100 × × ○



0.4

 180 20 300 0 × ○ ○
180 20 300 0.25 × ○ ○
180 20 300 50 ○ × ○
180 20 300 70 × × ○
180 20 300 100 × × ○
1) 용량: ×(불량, 90% 이하), ○(양호, 90~95%), ◎(아주 양호, 95% 이상)
2) 전극연결성 : ×(불량, 80% 이하), 　○ (양호, 80~85%), 　◎(아주 양호, 85% 이상)
3) 절연파괴전압: ×(불량, 50V이하), 　○(양호, 50~75V), 　◎ (아주 양호, 75V 이상)
상기에서 보는 바와 같이, 제2 세라믹 분말 100 중량%에 대하여 제1 세라믹 분말의 비율을 0% 내지 0.25%로 하거나 50% 내지 100%로 한 경우에 용량, 전극연결성 및 절연파괴전압이 불량인 것으로 나타났다.
특히, 제2 세라믹 분말 100 중량%에 대하여 제1 세라믹 분말이 포함되는 비율에 의해 절연파괴전압이 불량인 경우는 없었으나, 제2 세라믹 분말 100 중량%에 대하여 제1 세라믹 분말의 비율을 0% 내지 0.25%로 하거나 50% 내지 100%로 한 경우에 용량이나 전극연결성 중 어느 하나는 불량인 것으로 나타났다.
따라서, 제2 세라믹 분말 100 중량%에 대하여 제1 세라믹 분말의 비율을 0% 내지 0.25%로 하거나 50% 내지 100%로 하면 신뢰성이 우수한 대용량의 적층 세락믹 전자부품을 제조하기 어렵다는 것을 알 수 있었다.
본 발명의 다른 실시형태에 따른 적층 세라믹 전자부품에 있어서, 상술한 본 발명의 일 실시형태에 따른 적층 세라믹 전자부품의 설명과 중복된 부분은 여기서 생략하도록 한다.
도 5는 본 발명의 다른 실시형태에 따른 적층 세라믹 커패시터의 제조 공정도이다.
도 5를 참조하면, 본 발명의 다른 실시형태에 따른 적층 세라믹 전자부품의 제조 방법은 유전체층을 포함하는 세라믹 그린시트를 마련하는 단계(S1); 도전성 금속 분말 및 세라믹 분말을 포함하는 내부전극용 도전성 페이스트를 이용하여 상기 세라믹 그린시트 상에 내부전극 패턴을 형성하는 단계(S2); 상기 내부전극 패턴이 형성된 그린시트를 적층하고 소결(S3)하여, 내부에 서로 대향하도록 배치되는 내부전극을 포함하는 세라믹 본체를 형성하는 단계(S4); 및 상기 세라믹 본체의 상하면 및 단부에 외부전극을 형성하는 단계(S5);를 포함하고, 상기 내부전극용 도전성 페이스트를 형성할 때 내부전극 두께의 70% 내지 100%의 크기인 제1 세라믹 분말을 포함하는 적층 세라믹 전자부품의 제조 방법을 제공한다.
본 발명의 일 실시형태에 따른 적층 세라믹 전자부품의 제조 방법은 우선, 티탄산바륨(BaTiO3) 등의 파우더를 포함하여 형성된 슬러리를 캐리어 필름(carrier film)상에 도포 및 건조하여 복수 개의 세라믹 그린 시트를 마련하며, 이로써 유전체 층을 형성할 수 있다.
상기 세라믹 그린시트는 세라믹 분말, 바인더, 용제를 혼합하여 슬러리를 제조하고, 상기 슬러리를 닥터 블레이드 법으로 수 um의 두께를 갖는 시트(sheet)형으로 제작할 수 있다.
상기 도전성 금속 분말은 은(Ag), 납(Pb), 백금(Pt), 니켈(Ni) 및 구리(Cu) 중 하나 이상일 수 있다.
또한, 상기 세라믹 본체는 티탄산바륨(BaTiO3)을 포함할 수 있다.
그 외 상술한 본 발명의 일 실시형태에 따른 적층 세라믹 전자부품의 특징과 동일한 부분에 대해서는 여기서 생략하도록 한다.
본 발명은 상술한 실시형태 및 첨부된 도면에 의해 한정되는 것이 아니며, 첨부된 청구범위에 의해 한정하고자 한다. 따라서, 청구범위에 기재된 본 발명의 기술적 사상을 벗어나지 않는 범위 내에서 당 기술분야의 통상의 지식을 가진 자에 의해 다양한 형태의 치환, 변형 및 변경이 가능할 것이며, 이 또한 본 발명의 범위에 속한다고 할 것이다.
1: 유전체층
10: 세라믹 본체
11: 제1 세라믹 분말
21, 22: 내부전극
31, 32: 외부 전극

Claims (17)

  1. 유전체층을 포함하는 세라믹 본체;
    상기 유전체층을 사이에 두고 서로 대향하도록 배치되는 내부전극; 및
    상기 세라믹 본체의 외측에 형성되고, 상기 내부 전극과 전기적으로 연결되는 외부전극;을 포함하고,
    상기 내부전극은 내부전극 두께의 70% 내지 100%의 크기인 제1 세라믹 분말(BaTiO3)을 포함하며,
    상기 내부전극은 내부전극 두께의 1% 내지 20%의 크기인 제2 세라믹 분말(BaTiO3)을 포함하고,
    상기 제1 및 제2 세라믹 분말은 제2 세라믹 분말 100 중량%에 대하여 제1 세라믹 분말이 2.5 중량% 내지 12.5 중량%로 포함되는 적층 세라믹 전자부품.
  2. 제1항에 있어서,
    상기 제1 세라믹 분말은 300nm 내지 400nm의 크기인 적층 세라믹 전자부품.
  3. 제1항에 있어서,
    상기 제1 세라믹 분말은 내부전극의 2 질량% 내지 10 질량%로 포함되는 적층 세라믹 전자부품.
  4. 삭제
  5. 제1항에 있어서,
    상기 제2 세라믹 분말은 10nm 내지 50nm의 크기인 적층 세라믹 전자부품.
  6. 삭제
  7. 제1항에 있어서,
    상기 유전체층의 적층수는 100 내지 1000인 적층 세라믹 전자부품.
  8. 제1항에 있어서,
    상기 세라믹 본체는 티탄산바륨(BaTiO3)을 포함하는 적층 세라믹 전자부품.
  9. 유전체층을 포함하는 세라믹 그린시트를 마련하는 단계;
    도전성 금속 분말 및 세라믹 분말을 포함하는 내부전극용 도전성 페이스트를 이용하여 상기 세라믹 그린시트 상에 내부전극 패턴을 형성하는 단계;
    상기 내부전극 패턴이 형성된 그린시트를 적층하고 소결하여, 내부에 서로 대향하도록 배치되는 내부전극을 포함하는 세라믹 본체를 형성하는 단계; 및
    상기 세라믹 본체의 상하면 및 단부에 외부전극을 형성하는 단계;를 포함하고,
    상기 내부전극용 도전성 페이스트를 형성할 때 내부전극 두께의 70% 내지 100%의 크기인 제1 세라믹 분말을 포함하며,
    상기 내부전극은 내부전극 두께의 1% 내지 20%의 크기인 제2 세라믹 분말(BaTiO3)을 포함하고,
    상기 제1 및 제2 세라믹 분말은 제2 세라믹 분말 100 중량%에 대하여 제1 세라믹 분말이 2.5 중량% 내지 12.5 중량%로 포함되는 적층 세라믹 전자부품의 제조 방법.
  10. 제9항에 있어서,
    상기 제1 세라믹 분말은 300nm 내지 4000nm의 크기인 적층 세라믹 전자부품의 제조 방법.
  11. 제9항에 있어서,
    상기 제1 세라믹 분말은 내부전극의 2 질량% 내지 10 질량%로 포함되는 적층 세라믹 전자부품의 제조 방법.
  12. 삭제
  13. 제9항에 있어서,
    상기 제2 세라믹 분말은 10nm 내지 50nm의 크기인 적층 세라믹 전자부품의 제조 방법.
  14. 삭제
  15. 제9항에 있어서,
    상기 도전성 금속 분말은 은(Ag), 납(Pb), 백금(Pt), 니켈(Ni) 및 구리(Cu) 중 하나 이상인 적층 세라믹 전자부품의 제조 방법.
  16. 제9항에 있어서,
    상기 유전체층의 적층수는 100 내지 1000인 적층 세라믹 전자부품의 제조 방법.
  17. 제9항에 있어서,
    상기 세라믹 본체는 티탄산바륨을 포함하는 적층 세라믹 전자부품의 제조 방법.
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