KR20140081568A - 적층 세라믹 전자 부품 - Google Patents

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ceramic
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김영호
최경진
이윤희
양기춘
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Abstract

본 발명은 유전체층을 포함하는 세라믹 본체; 및 상기 세라믹 본체 내부에 형성되며, 상기 유전체층을 사이에 두고 서로 대향하도록 배치되는 제1 및 제2 내부 전극;을 포함하며, 상기 세라믹 본체의 길이-두께(L-T) 방향 단면에 있어서, 상기 제1 및 제2 내부전극과 상기 유전체층의 계면에는 이차상 물질이 형성되며, 상기 세라믹 본체의 전체 면적 대비 상기 이차상 물질이 차지하는 면적의 비율이 0.1 내지 0.5%인 적층 세라믹 전자부품에 관한 것이다.

Description

적층 세라믹 전자 부품{Multilayered ceramic electronic component}
본 발명은 적층 세라믹 전자부품에 관한 것으로, 보다 구체적으로는 신뢰성이 우수한 적층 세라믹 전자부품에 관한 것이다.
일반적으로 커패시터, 인덕터, 압전 소자, 바리스터 또는 서미스터 등의 세라믹 재료를 사용하는 전자부품은 세라믹 재료로 이루어진 세라믹 본체, 세라믹 본체 내부에 형성된 내부전극 및 상기 내부전극과 접속되도록 세라믹 본체 표면에 설치된 외부전극을 구비한다.
세라믹 전자부품 중 적층 세라믹 커패시터는 적층된 복수의 유전체층, 일 유전체층을 사이에 두고 대향 배치되는 내부전극, 상기 내부전극에 전기적으로 접속된 외부전극을 포함한다.
적층 세라믹 커패시터는 소형이면서 고용량이 보장되고, 실장이 용이하다는 장점으로 인하여 컴퓨터, PDA, 휴대폰 등의 이동 통신장치의 부품으로서 널리 사용되고 있다.
최근 전기, 전자기기 산업의 고성능화 및 경박단소화에 따라 전자부품에 있어서도 소형, 고성능 및 고용량화가 요구되고 있다. 특히 CPU의 고속화, 기기의 소형 경량화, 디지털화 및 고기능화가 진전됨에 따라, 적층 세라믹 커패시터도 소형화, 박층화, 고용량화, 고주파영역에서의 저임피던스화 등의 특성을 구현하기 위한 연구 개발이 활발히 진행되고 있다.
한편, 일반적인 적층 세라믹 커패시터의 내부를 분석할 경우 내부 전극과 유전체 계면 상에 이차상이 형성됨을 알 수 있다.
이러한 이차상이 전혀 생성되지 않는다면 이상적인 내부전극과 유전체의 특성이 발현되어 고유전체 특성이 구현 가능하나, 유전체 및 내부전극의 박층화로 인해 고온 소성시 계면에서의 반응 및 이차상 생성 등이 필연적으로 수반되는 실정이다.
이로 인하여 적층 세라믹 커패시터 내부의 균일화 및 신뢰성 등에 미치는 영향은 매우 크다.
따라서, 적층 세라믹 커패시터의 고용량화 및 신뢰성 확보를 위해 상기 이차상을 제어할 필요가 있는 것이다.
일본공개특허 2000-269073
본 발명은 적층 세라믹 전자부품에 관한 것으로, 보다 구체적으로는 신뢰성이 우수한 적층 세라믹 전자부품에 관한 것이다.
본 발명의 일 실시형태는 유전체층을 포함하는 세라믹 본체; 및 상기 세라믹 본체 내부에 형성되며, 상기 유전체층을 사이에 두고 서로 대향하도록 배치되는 제1 및 제2 내부 전극;을 포함하며, 상기 세라믹 본체의 길이-두께(L-T) 방향 단면에 있어서, 상기 제1 및 제2 내부전극과 상기 유전체층의 계면에는 이차상 물질이 형성되며, 상기 세라믹 본체의 전체 면적 대비 상기 이차상 물질이 차지하는 면적의 비율이 0.1 내지 0.5%인 적층 세라믹 전자부품을 제공한다.
상기 이차상 물질은 희토류 원소를 포함할 수 있다.
상기 희토류 원소는 디스프로슘(Dy), 이트륨(Y), 홀뮴(Ho), 어븀(Er), 란타넘(La) 및 사마륨(Sm)으로 이루어진 군으로부터 선택된 하나 이상일 수 있다.
상기 이차상 물질은 마그네슘(Mg), 망간(Mn), 알루미늄(Al), 규소(Si), 바륨(Ba), 티타늄(Ti), 니켈(Ni) 및 산소(O)로 이루어진 군으로부터 선택된 하나 이상을 포함할 수 있다.
상기 제1 및 제2 내부 전극은 도전성 금속 및 세라믹 분말을 포함하며, 상기 세라믹 분말은 상기 도전성 금속 100 wt% 대비 4.5 내지 7.0 wt%의 함량으로 포함될 수 있다.
상기 제1 및 제2 내부 전극의 두께는 0.7㎛이하일 수 있다.
상기 유전체층의 두께는 0.6㎛이하일 수 있다.
본 발명의 다른 실시형태는 복수의 유전체층이 적층된 세라믹 본체; 및 상기 일 유전체층을 사이에 두고 형성되며, 도전성 금속 및 세라믹 분말을 포함하는 제1 및 제2 내부 전극;을 포함하며, 상기 제1 및 제2 내부 전극은 내부에 비전극 영역을 포함하며, 상기 세라믹 본체의 길이-두께(L-T) 방향 단면에 있어서, 상기 제1 및 제2 내부전극과 상기 유전체층의 계면에는 이차상 물질이 형성되며, 상기 세라믹 본체의 전체 면적 대비 상기 이차상 물질이 차지하는 면적의 비율이 0.1 내지 0.5%인 적층 세라믹 전자부품을 제공한다.
상기 이차상 물질은 희토류 원소를 포함할 수 있다.
상기 희토류 원소는 디스프로슘(Dy), 이트륨(Y), 홀뮴(Ho), 어븀(Er), 란타넘(La) 및 사마륨(Sm)으로 이루어진 군으로부터 선택된 하나 이상일 수 있다.
상기 이차상 물질은 마그네슘(Mg), 망간(Mn), 알루미늄(Al), 규소(Si), 바륨(Ba), 티타늄(Ti), 니켈(Ni) 및 산소(O)로 이루어진 군으로부터 선택된 하나 이상을 포함할 수 있다.
상기 제1 및 제2 내부 전극은 도전성 금속 및 세라믹 분말을 포함하며, 상기 세라믹 분말은 상기 도전성 금속 100 wt% 대비 4.5 내지 7.0 wt%의 함량으로 포함될 수 있다.
상기 제1 및 제2 내부 전극의 두께는 0.7㎛이하일 수 있다.
상기 유전체층의 두께는 0.6㎛이하일 수 있다.
본 발명의 일 실시형태에 따르면 내부 전극과 유전체층의 계면 상에 형성되는 이차상의 면적을 조절함으로써, 고용량 적층 세라믹 커패시터를 구현할 수 있다.
또한, 본 발명의 일 실시형태에 따르면, 소성 후 크랙과 같은 적층 세라믹 전자부품의 내부구조 결함을 방지할 수 있어 신뢰성이 우수한 효과가 있다.
도 1은 본 발명의 일 실시형태에 따른 적층 세라믹 커패시터를 나타내는 개략적인 사시도이다.
도 2는 도 1의 A-A'선을 따라 취한 적층 세라믹 커패시터를 나타내는 개략적인 단면도이다.
도 3은 도 2의 Z 영역의 확대도이다.
도 4는 본 발명의 일 실시형태에 따른 적층 세라믹 커패시터의 내부를 개략적으로 나타내는 일부 확대도이다.
이하, 첨부된 도면을 참조하여 본 발명의 바람직한 실시형태들을 설명한다. 다만, 본 발명의 실시형태는 여러 가지 다른 형태로 변형될 수 있으며, 본 발명의 범위가 이하 설명하는 실시형태로 한정되는 것은 아니다. 또한, 본 발명의 실시형태는 당업계에서 평균적인 지식을 가진 자에게 본 발명을 더욱 완전하게 설명하기 위해서 제공되는 것이다. 따라서, 도면에서의 요소들의 형상 및 크기 등은 보다 명확한 설명을 위해 과장될 수 있으며, 도면상의 동일한 부호로 표시되는 요소는 동일한 요소이다.
본 발명의 일 실시형태는 적층 세라믹 전자부품에 관한 것으로, 세라믹 재료를 사용하는 전자부품은 커패시터, 인덕터, 압전체 소자, 바리스터, 또는 서미스터 등이 있다. 하기에서는 적층 세라믹 전자부품의 일례로서 적층 세라믹 커패시터에 관하여 설명한다.
도 1은 본 발명의 일 실시형태에 따른 적층 세라믹 커패시터를 나타내는 개략적인 사시도이다.
도 2는 도 1의 A-A'선을 따라 취한 적층 세라믹 커패시터를 나타내는 개략적인 단면도이다.
도 3은 도 2의 Z 영역의 확대도이다.
도 4는 본 발명의 일 실시형태에 따른 적층 세라믹 커패시터의 내부를 개략적으로 나타내는 일부 확대도이다.
도 1 내지 도 4를 참조하면, 본 실시형태에 따른 적층 세라믹 커패시터는 유전체층(111)을 포함하는 세라믹 본체(110), 상기 세라믹 본체(110) 내부에 형성되며, 상기 유전체층(111)을 사이에 두고 서로 대향하도록 배치되는 제1 및 제2 내부 전극(121, 122) 및 상기 세라믹 본체(110)의 외표면에 형성되는 제1 및 제2 외부 전극(131, 132)을 포함할 수 있다.
본 발명의 일 실시 형태에서, 적층 세라믹 커패시터의 '길이 방향'은 도 1의 'L' 방향, '폭 방향'은 'W' 방향, '두께 방향'은 'T' 방향으로 정의될 수 있다. 상기 '두께 방향'은 유전체층를 쌓아 올리는 방향 즉 '적층 방향'과 동일한 개념으로 사용할 수 있다.
상기 세라믹 본체(110)의 형상에 특별히 제한은 없지만, 본 발명의 일 실시형태에 따르면 육면체 형상을 가질 수 있다.
상기 세라믹 본체(110)는 복수 개의 유전체층(111)이 적층되어 형성될 수 있다.
상기 세라믹 본체(110)를 구성하는 복수의 유전체층(111)은 소결된 상태로써, 인접하는 유전체층끼리의 경계는 확인할 수 없을 정도로 일체화되어 있을 수 있다.
상기 유전체층(111)은 세라믹 분말을 포함하는 세라믹 그린시트의 소결에 의하여 형성될 수 있다.
상기 세라믹 분말은 당업계에서 일반적으로 사용되는 것이면 특별히 제한되지 않는다.
이에 제한되는 것은 아니나, 예를 들면 BaTiO3계 세라믹 분말을 포함할 수 있다.
상기 BaTiO3계 세라믹 분말은 이에 제한되는 것은 아니며, 예를 들면, BaTiO3에 Ca, Zr 등이 일부 고용된 (Ba1 - xCax)TiO3, Ba(Ti1 - yCay)O3, (Ba1 - xCax)(Ti1 -yZry)O3 또는 Ba(Ti1 - yZry)O3 등이 있다.
또한, 상기 세라믹 그린시트는 상기 세라믹 분말과 함께 전이금속, 희토류 원소, 마그네슘(Mg), 알루미늄(Al) 등을 포함할 수 있다.
상기 일 유전체층(111)의 두께는 적층 세라믹 커패시터의 용량 설계에 맞추어 적절히 변경될 수 있다.
이에 제한되는 것은 아니나, 예를 들면 소결 후 인접하는 2개의 내부 전극 사이에 형성된 유전체층(111)의 두께는 0.6㎛이하 일 수 있다.
상기 세라믹 본체(110) 내부에는 제1 및 제2 내부 전극(121, 122)이 형성될 수 있다.
상기 제1 및 제2 내부 전극(121, 122)은 세라믹 그린시트 상에 형성되어 적층되고, 소결에 의하여 일 유전체층을 사이에 두고, 상기 세라믹 본체(110) 내부에 형성될 수 있다.
상기 제1 및 제2 내부 전극은 서로 다른 극성을 갖는 제1 내부전극(121) 및 제2 내부전극(122)을 한 쌍으로 할 수 있으며, 유전체층의 적층 방향에 따라 대향 배치될 수 있다.
도 2에 도시된 바와 같이, 상기 제1 및 제2 내부 전극(121, 122)의 말단은 세라믹 본체(110)의 길이 방향의 일면으로 교대로 노출될 수 있다.
또한, 도시되지 않았으나, 본 발명의 일 실시형태에 따르면 제1 및 제2 내부 전극은 리드부를 갖고, 리드부를 통하여 세라믹 본체의 동일 면으로 노출될 수 있다.
또는 제1 및 제2 내부 전극(121, 122)은 리드부를 갖고 리드부를 통하여 세라믹 본체의 하나 이상의 면으로 노출될 수 있다.
상기 제1 및 제2 내부 전극(121, 122)의 두께는 용도 등에 따라 적절히 결정할 수 있는데, 예를 들면, 0.7㎛이하 일 수 있다. 또는 제1 및 제2 내부 전극(121, 122)의 두께는 0.1 내지 0.5㎛일 수 있다. 또는 제1 및 제2 내부 전극(121, 122)의 두께는 0.3 내지 0.5㎛일 수 있다.
본 발명의 일 실시형태에 따르면, 상기 제1 및 제2 내부 전극(121, 122)은 도전성 금속 및 세라믹 분말을 포함할 수 있으며, 상기 세라믹 분말은 상기 도전성 금속 100 wt% 대비 4.5 내지 7.0 wt%의 함량으로 포함될 수 있다.
상기 제1 및 제2 내부 전극(121, 122)을 형성하는 도전성 금속의 종류는 특별히 제한되지 않으며, 예를 들면 비금속(base metal)을 사용할 수 있다.
이에 제한되는 것은 아니나, 예를 들면 니켈(Ni), 망간(Mn), 크롬(Cr), 코발트(Co), 알루미늄(Al) 또는 이들의 합금이 있고, 이들을 하나 이상 포함할 수 있다.
또한, 상기 세라믹 분말은 유전체층(111)을 형성하는 세라믹 분말과 동일한 것을 사용할 수 있으며, 예를 들어 티탄산바륨(BaTiO3) 분말을 사용할 수 있으나 이에 제한되는 것은 아니다.
상기 제1 및 제2 내부 전극(121, 122)이 포함하는 상기 세라믹 분말의 함량을 조절함으로써, 후술하는 바와 같이 유전체층(111)과 제1 및 제2 내부전극(121, 122)의 계면 상에 생성되는 이차상 물질의 면적을 조절할 수 있다.
즉, 상기 제1 및 제2 내부 전극(121, 122)이 상기 세라믹 분말을 상기 도전성 금속 100 wt% 대비 4.5 내지 7.0 wt%의 함량으로 포함함으로써, 상기 세라믹 본체(110)의 전체 면적 대비 상기 이차상 물질(112)이 차지하는 면적의 비율이 0.1 내지 0.5%를 만족할 수 있다.
이로 인하여, 신뢰성이 우수한 고용량 적층 세라믹 전자부품의 구현이 가능하다.
상기 제1 및 제2 내부 전극(121, 122)이 포함하는 상기 세라믹 분말의 함량이 상기 도전성 금속 100 wt% 대비 4.5 wt% 미만의 경우에는 소성 크랙이 발생하여 신뢰성이 저하되는 문제가 있을 수 있다.
상기 제1 및 제2 내부 전극(121, 122)이 포함하는 상기 세라믹 분말의 함량이 상기 도전성 금속 100 wt% 대비 7.0 wt% 를 초과하는 경우에는 목표로 하는 정전 용량을 얻을 수 없어 고용량 적층 세라믹 커패시터의 구현이 어렵다.
본 발명의 일 실시형태에 따르면 내부 전극이 형성된 유전체층은 200층 이상 적층될 수 있다. 이에 대한 보다 구체적인 사항은 후술하도록 한다.
본 발명의 일 실시형태에 따르면, 세라믹 본체(110)의 외표면에는 제1 및 제2 외부 전극(131, 132)이 형성될 수 있고, 상기 제1 및 제2 외부 전극(131, 132)은 제1 및 제2 내부 전극(121, 122)과 각각 전기적으로 연결될 수 있다.
보다 구체적으로, 상기 세라믹 본체(110)의 일면으로 노출된 제1 내부 전극(121)과 전기적으로 연결된 제1 외부전극(131)과 상기 세라믹 본체(110)의 타면으로 노출된 제2 내부 전극(122)과 전기적으로 연결된 제2 외부전극으로 구성될 수 있다.
또한 도시되지 않았으나, 세라믹 본체로 노출되는 제1 및 제2 내부 전극과 연결되기 위하여 복수 개의 외부전극이 형성될 수 있다.
상기 제1 및 제2 외부 전극(131, 132)은 금속 분말을 포함하는 도전성 페이스트로 형성될 수 있다.
상기 도전성 페이스트에 포함되는 금속 분말은 특별히 제한되지 않으며, 예를 들면 니켈(Ni), 구리(Cu), 또는 이들 합금을 사용할 수 있다.
상기 제1 및 제2 외부 전극(131, 132)의 두께는 용도 등에 따라 적절히 결정할 수 있는데, 예를 들면 10 내지 50㎛ 정도일 수 있다.
도 2 및 도 3을 참조하면, 본 발명의 일 실시형태인 적층 세라믹 전자부품은 유전체층(111)의 평균 두께(td)가 0.6 μm 이하일 수 있다.
본 발명의 일 실시형태에서, 상기 유전체층(111)의 두께는 상기 제1 및 제2 내부전극(121, 122) 사이에 배치되는 유전체층(111)의 평균 두께를 의미할 수 있다.
상기 유전체층(111)의 평균 두께는 도 2와 같이 세라믹 본체(110)의 길이 방향 단면을 주사전자현미경(SEM, Scanning Eletron Microscope)으로 이미지를 스캔하여 측정할 수 있다.
예를 들어, 도 2와 같이 세라믹 본체(110)의 폭(W) 방향의 중앙부에서 절단한 길이 및 두께 방향(L-T) 단면을 주사전자현미경(SEM, Scanning Eletron Microscope)으로 스캔한 이미지에서 추출된 임의의 유전체층에 대해서, 길이 방향으로 등간격인 30개의 지점에서 그 두께를 측정하여 평균값을 측정할 수 있다.
상기 등간격인 30개의 지점은 제1 및 제2 내부전극(121, 122)이 서로 중첩되는 영역을 의미하는 용량 형성부에서 측정될 수 있다.
상기 유전체층(111) 형성에 사용되는 세라믹 분말의 평균 입경은 특별히 제한되지 않으며, 본 발명의 목적 달성을 위해 조절될 수 있으나, 예를 들어, 400 nm 이하로 조절될 수 있다.
상기와 같이 평균 두께(td)가 0.6 μm 이하의 초박막의 유전체층(111)이 적용될 경우, 소성 과정에서 유전체층(111)과 제1 및 제2 내부전극(121, 122)의 계면에서 반응이 일어날 수 있으며, 이차상이 현저하게 생성될 수 있어, 용량 저하 및 소성 크랙이 발생하여 신뢰성이 저하되는 문제가 있을 수 있다.
이는 대용량화를 구현하기 위해, 제1 및 제2 내부전극(121, 122)의 두께가 얇아질수록 상기의 문제는 더 빈번할 수 있다.
따라서, 후술하는 바와 같이 상기 세라믹 본체(110)의 길이-두께(L-T) 방향 단면에 있어서, 상기 제1 및 제2 내부전극(121, 122)과 상기 유전체층(111)의 계면에는 이차상 물질(112)이 형성되며, 상기 세라믹 본체(110)의 전체 면적 대비 상기 이차상 물질(112)이 차지하는 면적의 비율이 0.1 내지 0.5%를 만족하도록 조절함으로써, 상기의 문제를 해결할 수 있다.
구체적으로, 상기 세라믹 본체(110)의 전체 면적 대비 상기 이차상 물질(112)이 차지하는 면적의 비율이 0.1 내지 0.5%를 만족할 경우, 적층 세라믹 커패시터의 용량 증가 및 소성 크랙 발생을 막을 수 있다.
이로 인하여, 평균 두께(td)가 0.6 μm 이하의 초박막의 유전체층(111)이 적용된 경우에도, 신뢰성이 우수한 고용량 적층 세라믹 전자부품의 구현이 가능하다.
도 2 및 도 3을 참조하면, 본 발명의 일 실시형태인 적층 세라믹 전자부품은 제1 및 제2 내부전극(121, 122)의 평균 두께(te)가 0.7 μm 이하일 수 있다.
상기 제1 및 제2 내부전극(121, 122)의 평균 두께는 도 2와 같이 세라믹 본체(110)의 길이 방향 단면을 주사전자현미경(SEM, Scanning Eletron Microscope)으로 이미지를 스캔하여 측정할 수 있다.
예를 들어, 도 2와 같이 세라믹 본체(110)의 폭(W) 방향의 중앙부에서 절단한 길이 및 두께 방향(L-T) 단면을 주사전자현미경(SEM, Scanning Eletron Microscope)으로 스캔한 이미지에서 추출된 임의의 제1 및 제2 내부전극(121, 122)에 대해서, 길이 방향으로 등간격인 30개의 지점에서 그 두께를 측정하여 평균값을 측정할 수 있다.
상기 등간격인 30개의 지점은 제1 및 제2 내부전극(121, 122)이 서로 중첩되는 영역을 의미하는 용량 형성부에서 측정될 수 있다.
상기 제1 및 제2 내부전극(121, 122)의 형성에 사용되는 도전성 금속 분말의 평균 입경은 특별히 제한되지 않으나, 예를 들면 400nm이하일 수 있다.
보다 구체적으로 상기 도전성 금속 분말의 평균 입경은 50 내지 400nm일 수 있다.
상기와 같이 평균 두께(te)가 0.7 μm 이하의 초박막의 제1 및 제2 내부전극(121, 122)이 적용될 경우, 상술한 유전체층의 특징과 동일하게 소성 과정에서 유전체층(111)과 제1 및 제2 내부전극(121, 122)의 계면에서 반응이 일어날 수 있으며, 이차상이 현저하게 생성될 수 있어, 용량 저하 및 소성 크랙이 발생하여 신뢰성이 저하되는 문제가 있을 수 있다.
따라서, 후술하는 바와 같이 상기 세라믹 본체(110)의 길이-두께(L-T) 방향 단면에 있어서, 상기 제1 및 제2 내부전극(121, 122)과 상기 유전체층(111)의 계면에는 이차상 물질(112)이 형성되며, 상기 세라믹 본체(110)의 전체 면적 대비 상기 이차상 물질(112)이 차지하는 면적의 비율이 0.1 내지 0.5%를 만족하도록 조절함으로써, 상기의 문제를 해결할 수 있다.
구체적으로, 상기 세라믹 본체(110)의 전체 면적 대비 상기 이차상 물질(112)이 차지하는 면적의 비율이 0.1 내지 0.5%를 만족할 경우, 적층 세라믹 커패시터의 용량 증가 및 소성 크랙 발생을 막을 수 있다.
이로 인하여, 평균 두께(te)가 0.7 μm 이하의 초박막의 제1 및 제2 내부전극(121, 122)이 적용된 경우에도, 신뢰성이 우수한 고용량 적층 세라믹 전자부품의 구현이 가능하다.
본 발명의 일 실시형태에 따르면, 상기 세라믹 본체(110)의 길이-두께(L-T) 방향 단면에 있어서, 상기 제1 및 제2 내부전극(121, 122)과 상기 유전체층(111)의 계면에는 이차상 물질(112)이 형성되며, 상기 세라믹 본체(110)의 전체 면적 대비 상기 이차상 물질(112)이 차지하는 면적의 비율이 0.1 내지 0.5%를 만족할 수 있다.
상기 이차상 물질은 희토류 원소를 포함할 수 있으며, 이에 제한되는 것은 아니나 예를 들어 상기 희토류 원소는 디스프로슘(Dy), 이트륨(Y), 홀뮴(Ho), 어븀(Er), 란타넘(La) 및 사마륨(Sm)으로 이루어진 군으로부터 선택된 하나 이상일 수 있다.
또한, 상기 이차상 물질은 마그네슘(Mg), 망간(Mn), 알루미늄(Al), 규소(Si), 바륨(Ba), 티타늄(Ti), 니켈(Ni) 및 산소(O)로 이루어진 군으로부터 선택된 하나 이상을 포함할 수 있으나, 이에 제한되는 것은 아니다.
상기 세라믹 본체(110)의 전체 면적과 상기 이차상 물질(112)이 차지하는 면적은 도 2와 같이 세라믹 본체(110)의 길이 방향 단면을 주사전자현미경(SEM, Scanning Eletron Microscope)으로 이미지를 스캔하여 측정할 수 있다.
예를 들어, 도 2와 같이 세라믹 본체(110)의 폭(W) 방향의 중앙부에서 절단한 길이 및 두께 방향(L-T) 단면을 주사전자현미경(SEM, Scanning Eletron Microscope)으로 스캔한 이미지에서 세라믹 본체(110)의 전체 면적을 측정하고, 또한 추출된 이차상 물질(112)이 차지하는 면적을 측정할 수 있다.
상기 세라믹 본체(110)의 전체 면적 대비 상기 이차상 물질(112)이 차지하는 면적의 비율이 0.1 내지 0.5%를 만족함으로써, 유전체층(111)과 제1 및 제2 내부전극(121, 122)의 계면 상에 생성되는 이차상 물질의 생성에 따른 정전 용량 저하 및 소성 크랙 발생 불량을 줄일 수 있다.
이로 인하여, 신뢰성이 우수한 고용량 적층 세라믹 전자부품의 구현이 가능하다.
상기 세라믹 본체(110)의 전체 면적 대비 상기 이차상 물질(112)이 차지하는 면적의 비율이 0.1% 미만의 경우에는 소성 크랙이 발생하여 신뢰성이 저하되는 문제가 있을 수 있다.
상기 세라믹 본체(110)의 전체 면적 대비 상기 이차상 물질(112)이 차지하는 면적의 비율이 0.5%를 초과하는 경우에는 목표로 하는 정전 용량을 얻을 수 없어 고용량 적층 세라믹 커패시터의 구현이 어렵다.
도 4를 참조하면, 본 발명의 일 실시형태에 따른 적층 세라믹 커패시터의 제1 및 제2 내부전극(121, 122)은 내부에 비전극 영역(N)을 포함할 수 있다.
본 발명의 일 실시형태에 따르면, 제1 및 제2 내부전극(121, 122)에서 비전극 영역(N)을 제외한 부분은 전극영역(E)으로 이해될 수 있다.
본 발명의 일 실시형태에 따르면, 상기 비전극 영역(N)은 제1 및 제2 내부전극의 소성 과정에서 형성될 수 있으며, 상기 비전극 영역(N)은 내부 전극을 형성하는 도전성 페이스트의 조성물에 의하여 형성될 수 있다.
이에 제한되는 것은 아니나, 비전극 영역(N)은 세라믹 성분을 포함할 수 있다.
본 발명의 일 실시형태에 따르면 비전극 영역(N)은 도전성 페이스트에 포함된 성분 중 도전성 금속이 아닌 성분으로 형성될 수 있으며, 예를 들면 세라믹 분말에 의하여 형성될 수 있다.
또한, 비전극 영역(N)을 형성하는 물질은 예를 들면 세라믹 공재 분말, 바인더, 용제 등일 수 있다.
상기 바인더 및 용제는 소성에 의하여 잔류한 카본계 성분으로 존재할 수 있다. 또한 상기 비전극 영역(N)은 기공일 수 있다.
본 발명의 다른 실시형태에 따른 적층 세라믹 전자부품은 복수의 유전체층(111)이 적층된 세라믹 본체(110); 및 상기 일 유전체층(111)을 사이에 두고 형성되며, 도전성 금속 및 세라믹 분말을 포함하는 제1 및 제2 내부 전극(121, 122);을 포함하며, 상기 제1 및 제2 내부 전극(121, 122)은 내부에 비전극 영역(N)을 포함하며, 상기 세라믹 본체(110)의 길이-두께(L-T) 방향 단면에 있어서, 상기 제1 및 제2 내부전극(121, 122)과 상기 유전체층(111)의 계면에는 이차상 물질(112)이 형성되며, 상기 세라믹 본체(110)의 전체 면적 대비 상기 이차상 물질(112)이 차지하는 면적의 비율이 0.1 내지 0.5%일 수 있다.
상기 이차상 물질은 희토류 원소를 포함할 수 있다.
상기 희토류 원소는 디스프로슘(Dy), 이트륨(Y), 홀뮴(Ho), 어븀(Er), 란타넘(La) 및 사마륨(Sm)으로 이루어진 군으로부터 선택된 하나 이상일 수 있다.
상기 이차상 물질은 마그네슘(Mg), 망간(Mn), 알루미늄(Al), 규소(Si), 바륨(Ba), 티타늄(Ti), 니켈(Ni) 및 산소(O)로 이루어진 군으로부터 선택된 하나 이상을 포함할 수 있다.
상기 제1 및 제2 내부 전극은 도전성 금속 및 세라믹 분말을 포함하며, 상기 세라믹 분말은 상기 도전성 금속 100 wt% 대비 4.5 내지 7.0 wt%의 함량으로 포함될 수 있다.
상기 제1 및 제2 내부 전극의 두께는 0.7㎛이하일 수 있다.
상기 유전체층의 두께는 0.6㎛이하일 수 있다.
본 발명의 다른 실시형태에 따른 적층 세라믹 전자부품은 상술한 본 발명의 일 실시형태에 따른 적층 세라믹 전자부품의 특징과 유사하며, 중복된 설명을 피하기 위해 여기서는 생략하도록 한다.
이하, 본 발명의 일 실시형태에 따른 적층 세라믹 커패시터의 제조방법을 설명한다.
본 발명의 일 실시예에 따라, 복수의 세라믹 그린시트가 마련될 수 있다. 상기 세라믹 그린시트는 세라믹 분말, 바인더, 용제 등을 혼합하여 슬러리를 제조하고, 상기 슬러리를 닥터 블레이드 법으로 수㎛의 두께를 갖는 시트(sheet)형으로 제작할 수 있다. 상기 세라믹 그린시트는 이후 소결되어 도 2에 도시된 바와 같이 일 유전체층(111)을 형성할 수 있다.
다음으로, 상기 세라믹 그린시트 상에 내부전극용 도전성 페이스트를 도포하여 내부전극 패턴을 형성할 수 있다. 상기 내부전극 패턴은 스크린 인쇄법 또는 그라비아 인쇄법에 의하여 형성될 수 있다.
상기 내부 전극을 형성하는 도전성 페이스트는 바인더, 용제 및 기타의 첨가제 등을 더 포함할 수 있다.
상기 바인더는 이에 제한되는 것은 아니나, 폴리비닐부티랄, 셀룰로오스계 수지 등을 사용할 수 있다.
상기 폴리비닐부티랄은 접착력이 강한 특성을 도전성 페이스트와 세라믹 그린시트의 접착 강도를 향상시킬 수 있다.
상기 셀룰로오스계 수지는 의자형 구조를 가지는 것으로 변형이 발생하였을 경우에 탄성에 의한 회복이 빠른 특성을 가지고 있다.
셀룰로오스 수지를 포함함에 따라 평탄한 인쇄면의 확보가 가능하다.
상기 용제는 특별히 제한되지 않으며, 예를 들면, 부틸카르비톨, 케로신 또는 테르피네올계 용제를 사용할 수 있다.
상기 테르피네올계 용제의 구체적인 종류는 이에 제한되는 것은 아니나, 디하이드로테르피네올(dehydro terpineol), 디하이드로터피닐아세테이트 등을 사용할 수 있다.
이후, 상기 내부전극 패턴이 형성된 세라믹 그린시트를 적층하고, 적층 방향으로부터 가압하여, 압착시킬 수 있다.
이에 따라 내부전극 패턴이 형성된 세라믹 적층체를 제조할 수 있다.
다음으로, 세라믹 적층체를 1개의 커패시터에 대응하는 영역마다 절단하여 칩화할 수 있다.
이때, 내부전극 패턴의 일단이 측면을 통하여 교대로 노출되도록 절단할 수 있다.
이 후, 칩화한 적층체를 소성하여 세라믹 본체를 제조할 수 있다.
상기 소성 공정은 환원 분위기에서 수행될 수 있다.
또한, 소성 공정은 승온 속도를 조절하여 수행될 수 있다.
이에 제한되는 것은 아니나, 상기 승온 속도는 30℃/60s 내지 50℃/60s일 수 있다.
다음으로, 세라믹 본체의 측면을 덮으며, 세라믹 본체의 측면으로 노출된 내부전극과 전기적으로 연결되도록 외부전극을 형성할 수 있다.
이 후, 외부 전극의 표면에 니켈, 주석 등의 도금처리를 수행할 수 있다.
아래의 표 1은 세라믹 본체(110)의 전체 면적 대비 이차상 물질(112)이 차지하는 면적의 비율에 따른 소성 후 크랙 발생 유무 및 목표 용량 달성 여부를 비교한 것이다.
샘플 세라믹 본체의 전체 면적 대비 이차상 물질이 차지하는 면적의 비율(%) 소성 후 크랙 발생 유무 목표 용량 달성 유무
*1 0.05 ○ ○
*2 0.08 ○ ○
3 0.1 × ○
4 0.2 × ○
5 0.3 × ○
6 0.4 × ○
7 0.5 × ○
*8 0.52 × ×
*9 0.55 × ×
*10 0.6 이상 × ×
*: 비교예
○: 소성 후 크랙 발생, 목표 대비 용량 90% 이상
×: 소성 후 크랙 미발생, 목표 대비 용량 90% 미만
상기 표 1을 참조하면, 비교예인 샘플 1 및 2는 세라믹 본체(110)의 전체 면적 대비 이차상 물질(112)이 차지하는 면적의 비율이 0.1% 미만인 경우로서, 소성 후 크랙이 발생하여 신뢰성에 문제가 있음을 알 수 있다.
또 다른 비교예인 샘플 8 내지 10은 세라믹 본체(110)의 전체 면적 대비 이차상 물질(112)이 차지하는 면적의 비율이 0.5%를 초과하는 경우로서, 목표로 하는 정전 용량을 얻을 수 없음을 알 수 있다.
본 발명의 실시예인 샘플 3 내지 7은 본 발명의 수치범위를 만족하는 경우로서, 소성 후 크랙도 발생하지 않고 목표로 하는 정전 용량을 얻을 수 있어 신뢰성이 우수한 고용량 적층 세라믹 커패시터의 구현이 가능함을 알 수 있다.
아래의 표 2는 상기 제1 및 제2 내부 전극(121, 122)이 포함하는 상기 세라믹 분말의 함량에 따른 소성 후 크랙 발생 유무 및 목표 용량 달성 여부를 비교한 것이다.
샘플 니켈(Ni) 함량(wt%) 니켈(Ni) 대비 세라믹 분말의 함량(wt%/Ni) 세라믹 본체의 전체 면적 대비 이차상 물질이 차지하는 면적의 비율(%) 소성 크랙 발생 개수 목표 용량 달성 여부
*1



45~55		 2.0 미만 0.05 미만 3/100 ×
*2 3.0~4.5 0.08 미만 2/100 ×
3 4.5~5.0 0.1 0/100 ○
4 5.0~5.5 0.2 0/100 ○
5 5.5~6.0 0.3 0/100 ○
6 6.0~6.5 0.4 0/100 ○
7 6.5~7.0 0.5 0/100 ○
*8 7.0~8.0 0.52 0/100 ×
*9 8.0~9.0 0.55 0/100 ×
*10 9.0 초과 0.60 0/100 ×
*: 비교예
○: 목표 대비 용량 90% 이상
×: 목표 대비 용량 90% 미만
상기 표 2를 참조하면, 비교예인 샘플 1 및 2는 도전성 금속 100 wt% 대비 세라믹 분말의 함량이 4.5 wt% 미만의 경우로서 소성 크랙이 발생하여 신뢰성이 저하되며, 목표로 하는 정전 용량을 얻을 수 없음을 알 수 있다.
또 다른 비교예인 샘플 8 내지 10은 제1 및 제2 내부 전극(121, 122)이 포함하는 상기 세라믹 분말의 함량이 상기 도전성 금속 100 wt% 대비 7.0 wt% 를 초과하는 경우로서, 목표로 하는 정전 용량을 얻을 수 없음을 알 수 있다.
본 발명의 실시예인 샘플 3 내지 7은 본 발명의 수치범위를 만족하는 경우로서, 소성 후 크랙도 발생하지 않고 목표로 하는 정전 용량을 얻을 수 있어 신뢰성이 우수한 고용량 적층 세라믹 커패시터의 구현이 가능함을 알 수 있다.
본 발명은 상술한 실시 형태 및 첨부된 도면에 의해 한정되는 것이 아니며, 첨부된 청구범위에 의해 한정하고자 한다. 따라서, 청구범위에 기재된 본 발명의 기술적 사상을 벗어나지 않는 범위 내에서 당 기술분야의 통상의 지식을 가진 자에 의해 다양한 형태의 치환, 변형 및 변경이 가능할 것이며, 이 또한 본 발명의 범위에 속한다고 할 것이다.
110: 세라믹 본체 111: 유전체층
112: 이차상 물질
121, 122: 제1 및 제2 내부전극
131, 132: 제1 및 제2 외부전극

Claims (14)

  1. 유전체층을 포함하는 세라믹 본체; 및
    상기 세라믹 본체 내부에 형성되며, 상기 유전체층을 사이에 두고 서로 대향하도록 배치되는 제1 및 제2 내부 전극;을 포함하며,
    상기 세라믹 본체의 길이-두께(L-T) 방향 단면에 있어서, 상기 제1 및 제2 내부전극과 상기 유전체층의 계면에는 이차상 물질이 형성되며, 상기 세라믹 본체의 전체 면적 대비 상기 이차상 물질이 차지하는 면적의 비율이 0.1 내지 0.5%인 적층 세라믹 전자부품.
  2. 제1항에 있어서,
    상기 이차상 물질은 희토류 원소를 포함하는 적층 세라믹 전자부품.
  3. 제2항에 있어서,
    상기 희토류 원소는 디스프로슘(Dy), 이트륨(Y), 홀뮴(Ho), 어븀(Er), 란타넘(La) 및 사마륨(Sm)으로 이루어진 군으로부터 선택된 하나 이상인 적층 세라믹 전자부품.
  4. 제1항에 있어서,
    상기 이차상 물질은 마그네슘(Mg), 망간(Mn), 알루미늄(Al), 규소(Si), 바륨(Ba), 티타늄(Ti), 니켈(Ni) 및 산소(O)로 이루어진 군으로부터 선택된 하나 이상을 포함하는 적층 세라믹 전자부품.
  5. 제1항에 있어서,
    상기 제1 및 제2 내부 전극은 도전성 금속 및 세라믹 분말을 포함하며, 상기 세라믹 분말은 상기 도전성 금속 100 wt% 대비 4.5 내지 7.0 wt%의 함량으로 포함되는 적층 세라믹 전자부품.
  6. 제1항에 있어서,
    상기 제1 및 제2 내부 전극의 두께는 0.7㎛이하인 적층 세라믹 전자부품.
  7. 제1항에 있어서,
    상기 유전체층의 두께는 0.6㎛이하인 적층 세라믹 전자부품.
  8. 복수의 유전체층이 적층된 세라믹 본체; 및
    상기 일 유전체층을 사이에 두고 형성되며, 도전성 금속 및 세라믹 분말을 포함하는 제1 및 제2 내부 전극;을 포함하며,
    상기 제1 및 제2 내부 전극은 내부에 비전극 영역을 포함하며, 상기 세라믹 본체의 길이-두께(L-T) 방향 단면에 있어서, 상기 제1 및 제2 내부전극과 상기 유전체층의 계면에는 이차상 물질이 형성되며, 상기 세라믹 본체의 전체 면적 대비 상기 이차상 물질이 차지하는 면적의 비율이 0.1 내지 0.5%인 적층 세라믹 전자부품.
  9. 제8항에 있어서,
    상기 이차상 물질은 희토류 원소를 포함하는 적층 세라믹 전자부품.
  10. 제9항에 있어서,
    상기 희토류 원소는 디스프로슘(Dy), 이트륨(Y), 홀뮴(Ho), 어븀(Er), 란타넘(La) 및 사마륨(Sm)으로 이루어진 군으로부터 선택된 하나 이상인 적층 세라믹 전자부품.
  11. 제8항에 있어서,
    상기 이차상 물질은 마그네슘(Mg), 망간(Mn), 알루미늄(Al), 규소(Si), 바륨(Ba), 티타늄(Ti), 니켈(Ni) 및 산소(O)로 이루어진 군으로부터 선택된 하나 이상을 포함하는 적층 세라믹 전자부품.
  12. 제8항에 있어서,
    상기 제1 및 제2 내부 전극은 상기 도전성 금속 100 wt% 대비 4.5 내지 7.0 wt%의 함량의 세라믹 분말을 포함하는 적층 세라믹 전자부품.
  13. 제8항에 있어서,
    상기 내부 전극의 두께는 0.7㎛이하인 적층 세라믹 전자부품.
  14. 제8항에 있어서,
    상기 유전체층의 두께는 0.6㎛이하인 적층 세라믹 전자부품.
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