JP2014123698A - 積層セラミック電子部品 - Google Patents

Abstract

【課題】信頼性に優れた積層セラミック電子部品を提供する。
【解決手段】誘電体層１１１を含むセラミック本体と、上記セラミック本体の内部に形成され、上記誘電体層１１１を介して対向するように配置される第１及び第２内部電極１２２と、を含み、上記セラミック本体の長さ−厚さ（Ｌ−Ｔ）方向の断面において、上記第１及び第２内部電極１２２と上記誘電体層１１１の界面には二次相物質１１２が形成され、上記セラミック本体の全体面積に対して上記二次相物質１１２が占める面積の割合が０．１〜０．５％である。
【選択図】図３

Description

本発明は、積層セラミック電子部品に関し、より具体的には、信頼性に優れた積層セラミック電子部品に関する。

一般に、キャパシター、インダクタ、圧電素子、バリスタまたはサーミスタなどのセラミック材料を用いる電子部品は、セラミック材料からなるセラミック本体と、セラミック本体の内部に形成された内部電極と、上記内部電極と接続されるようにセラミック本体の表面に設けられた外部電極と、を備える。

セラミック電子部品のうち積層セラミックキャパシタは、積層された複数の誘電体層と、一誘電体層を介して対向配置される内部電極と、上記内部電極と電気的に接続された外部電極と、を含む。

積層セラミックキャパシタは、小型でありながら、高容量が保障され、実装が容易であるという長所により、コンピュータ、ＰＤＡ、携帯電話などの移動通信装置の部品として広く用いられている。

最近は、電気、電子機器産業の高性能化及び軽薄短小化に伴い、電子部品にも小型化、高性能化及び高容量化が求められている。特に、ＣＰＵの高速化、機器の小型軽量化、デジタル化及び高機能化が進むにつれ、積層セラミックキャパシタにも小型化、薄層化、高容量化、高周波領域における低インピーダンス化などの特性を実現するための研究開発が活発に行われている。

一方、一般的な積層セラミックキャパシタの内部を分析すると、内部電極と誘電体の界面上に二次相が形成されることが分かる。

このような二次相が全く生成されなかった場合には、内部電極と誘電体の理想的な特性が発現されて高誘電体の特性を実現することができるが、誘電体及び内部電極の薄層化によって高温焼成時に界面における反応及び二次相の生成などが必然的に伴われている。

これにより、積層セラミックキャパシタ内部の均一化及び信頼性などに及ぼす影響は非常に大きい。

従って、積層セラミックキャパシタの高容量化及び信頼性を確保するために上記二次相を制御する必要がある。

特開２０００−２６９０７３号公報

本発明は、積層セラミック電子部品に関し、より具体的には、信頼性に優れた積層セラミック電子部品に関する。

本発明の一実施形態は、誘電体層を含むセラミック本体と、上記セラミック本体の内部に形成され、上記誘電体層を介して対向するように配置される第１及び第２内部電極と、を含み、上記セラミック本体の長さ−厚さ（Ｌ−Ｔ）方向の断面において、上記第１及び第２内部電極と上記誘電体層の界面には二次相物質が形成され、上記セラミック本体の全体面積に対して上記二次相物質が占める面積の割合が０．１〜０．５％である積層セラミック電子部品を提供する。

上記二次相物質は、希土類元素を含むことができる。

上記希土類元素は、ジスプロシウム（Ｄｙ）、イットリウム（Ｙ）、ホルミウム（Ｈｏ）、エルビウム（Ｅｒ）、ランタン（Ｌａ）及びサマリウム（Ｓｍ）からなる群より選択される一つ以上であることができる。

上記二次相物質は、マグネシウム（Ｍｇ）、マンガン（Ｍｎ）、アルミニウム（Ａｌ）、ケイ素（Ｓｉ）、バリウム（Ｂａ）、チタン（Ｔｉ）、ニッケル（Ｎｉ）及び酸素（Ｏ）からなる群より選択される一つ以上を含むことができる。

上記第１及び第２内部電極は、導電性金属及びセラミック粉末を含み、上記セラミック粉末は、上記導電性金属１００ｗｔ％に対して４．５〜７．０ｗｔ％の含量で含まれることができる。

上記第１及び第２内部電極の厚さは、０．７μｍ以下であることができる。

上記誘電体層の厚さは、０．６μｍ以下であることができる。

本発明の他の実施形態は、複数の誘電体層が積層されたセラミック本体と、上記一誘電体層を介して形成され、導電性金属及びセラミック粉末を含む第１及び第２内部電極と、を含み、上記第１及び第２内部電極は、内部に非電極領域を含み、上記セラミック本体の長さ−厚さ（Ｌ−Ｔ）方向の断面において、上記第１及び第２内部電極と上記誘電体層の界面には二次相物質が形成され、上記セラミック本体の全体面積に対して上記二次相物質が占める面積の割合が０．１〜０．５％である積層セラミック電子部品を提供する。

上記二次相物質は、希土類元素を含むことができる。

上記希土類元素は、ジスプロシウム（Ｄｙ）、イットリウム（Ｙ）、ホルミウム（Ｈｏ）、エルビウム（Ｅｒ）、ランタン（Ｌａ）及びサマリウム（Ｓｍ）からなる群より選択される一つ以上であることができる。

上記二次相物質は、マグネシウム（Ｍｇ）、マンガン（Ｍｎ）、アルミニウム（Ａｌ）、ケイ素（Ｓｉ）、バリウム（Ｂａ）、チタン（Ｔｉ）、ニッケル（Ｎｉ）及び酸素（Ｏ）からなる群より選択される一つ以上を含むことができる。

上記第１及び第２内部電極は、導電性金属及びセラミック粉末を含み、上記セラミック粉末は、上記導電性金属１００ｗｔ％に対して４．５〜７．０ｗｔ％の含量で含まれることができる。

上記第１及び第２内部電極の厚さは、０．７μｍ以下であることができる。

上記誘電体層の厚さは、０．６μｍ以下であることができる。

本発明の一実施形態によると、内部電極と誘電体層の界面上に形成される二次相の面積を調節することにより、高容量の積層セラミックキャパシタを実現することができる。

また、本発明の一実施形態によると、焼成後にクラックのような積層セラミック電子部品の内部構造の欠陥を防止することができるため、信頼性に優れるという効果がある。

本発明の一実施形態による積層セラミックキャパシタを示す概略的な斜視図である。 図１のＡ−Ａ’線に沿って取った積層セラミックキャパシタを示す概略的な断面図である。 図２のＺ領域の拡大図である。 本発明の一実施形態による積層セラミックキャパシタの内部を概略的に示す一部拡大図である。

以下では、添付の図面を参照し、本発明の好ましい実施形態について説明する。しかし、本発明の実施形態は様々な他の形態に変形されることができ、本発明の範囲は以下で説明する実施形態に限定されない。また、本発明の実施形態は、当該技術分野で平均的な知識を有する者に本発明をより完全に説明するために提供されるものである。なお、図面における要素の形状及び大きさなどはより明確な説明のために誇張されることがある。

本発明の一実施形態は、積層セラミック電子部品に関するものであり、セラミック材料を用いる電子部品としては、キャパシター、インダクタ、圧電体素子、バリスタまたはサーミスタなどが挙げられる。以下では、積層セラミック電子部品の一例として積層セラミックキャパシタについて説明する。

図１は、本発明の一実施形態による積層セラミックキャパシタを示す概略的な斜視図である。

図２は、図１のＡ−Ａ’線に沿って取った積層セラミックキャパシタを示す概略的な断面図である。

図３は、図２のＺ領域の拡大図である。

図４は、本発明の一実施形態による積層セラミックキャパシタの内部を概略的に示す一部拡大図である。

図１から図４を参照すると、本実施形態による積層セラミックキャパシタは、誘電体層１１１を含むセラミック本体１１０と、上記セラミック本体１１０の内部に形成され、上記誘電体層１１１を介して対向するように配置される第１及び第２内部電極１２１、１２２と、上記セラミック本体１１０の外表面に形成される第１及び第２外部電極１３１、１３２と、を含むことができる。

本発明の一実施形態による積層セラミックキャパシタにおいて、「長さ方向」は図１の「Ｌ」方向、「幅方向」は「Ｗ」方向、「厚さ方向」は「Ｔ」方向と定義する。ここで、「厚さ方向」は誘電体層を積み重ねる方向、即ち、「積層方向」と同一概念で用いることができる。

上記セラミック本体１１０の形状は、特に制限されないが、本発明の一実施形態によると、六面体形状を有することができる。

上記セラミック本体１１０は、複数個の誘電体層１１１が積層されて形成されることができる。

上記セラミック本体１１０を構成する複数の誘電体層１１１は、焼結された状態で、隣接する誘電体層同士の境界が確認できないほど一体化されていることができる。

上記誘電体層１１１は、セラミック粉末を含むセラミックグリーンシートの焼結によって形成されることができる。

上記セラミック粉末は、当業界において一般的に用いられるものであれば、特に制限されない。

上記セラミック粉末は、これに制限されないが、例えば、ＢａＴｉＯ_３系セラミック粉末を含むことができる。

上記ＢａＴｉＯ_３系セラミック粉末は、これに制限されず、例えば、ＢａＴｉＯ_３にＣａ、Ｚｒなどが一部固溶された（Ｂａ_１−ｘＣａ_ｘ）ＴｉＯ_３、Ｂａ（Ｔｉ_１−ｙＣａ_ｙ）Ｏ_３、（Ｂａ_１−ｘＣａ_ｘ）（Ｔｉ_１−ｙＺｒ_ｙ）Ｏ_３またはＢａ（Ｔｉ_１−ｙＺｒ_ｙ）Ｏ_３などが挙げられる。

また、上記セラミックグリーンシートは、上記セラミック粉末と共に、遷移金属、希土類元素、マグネシウム（Ｍｇ）、アルミニウム（Ａｌ）などを含むことができる。

上記一誘電体層１１１の厚さは、積層セラミックキャパシタの容量設計によって適切に変更されることができる。

焼結後に隣接する二つの内部電極の間に形成された誘電体層１１１の厚さは、これに制限されないが、例えば、０．６μｍ以下であることができる。

上記セラミック本体１１０の内部には、第１及び第２内部電極１２１、１２２が形成されることができる。

上記第１及び第２内部電極１２１、１２２は、セラミックグリーンシート上に形成されて積層され、焼結によって一誘電体層を介して上記セラミック本体１１０の内部に形成されることができる。

上記第１及び第２内部電極は、異なる極性を有する第１内部電極１２１及び第２内部電極１２２を一対にすることができ、誘電体層の積層方向に沿って対向配置されることができる。

図２に示されているように、上記第１及び第２内部電極１２１、１２２の末端は、セラミック本体１１０の長さ方向の一面に交互に露出することができる。

また、図示されてはいないが、本発明の一実施形態によると、第１及び第２内部電極は、リード部を有し、リード部を通じてセラミック本体の同一面に露出することができる。

あるいは、第１及び第２内部電極１２１、１２２は、リード部を有し、リード部を通じてセラミック本体の一つ以上の面に露出することもできる。

上記第１及び第２内部電極１２１、１２２の厚さは、用途などに応じて適宜決定することができるが、例えば、０．７μｍ以下であることができる。あるいは、第１及び第２内部電極１２１、１２２の厚さは０．１〜０．５μｍであってもよく、または０．３〜０．５μｍであってもよい。

本発明の一実施形態によると、上記第１及び第２内部電極１２１、１２２は、導電性金属及びセラミック粉末を含むことができる。上記セラミック粉末は、上記導電性金属１００ｗｔ％に対して４．５〜７．０ｗｔ％の含量で含まれることができる。

上記第１及び第２内部電極１２１、１２２を形成する導電性金属の種類は、特に制限されないが、例えば、卑金属（ｂａｓｅ ｍｅｔａｌ）を用いることができる。

例えば、ニッケル（Ｎｉ）、マンガン（Ｍｎ）、クロム（Ｃｒ）、コバルト（Ｃｏ）、アルミニウム（Ａｌ）またはこれらの合金が挙げられ、これらを一つ以上含むことができるが、これに制限されるものではない。

また、上記セラミック粉末は、誘電体層１１１を形成するセラミック粉末と同一のものを用いることができる。例えば、チタン酸バリウム（ＢａＴｉＯ_３）粉末を用いることができるが、これに制限されるものではない。

上記第１及び第２内部電極１２１、１２２が含む上記セラミック粉末の含量を調節することにより、後述するように、誘電体層１１１と第１及び第２内部電極１２１、１２２の界面上に生成される二次相物質の面積を調節することができる。

即ち、上記第１及び第２内部電極１２１、１２２が上記セラミック粉末を上記導電性金属１００ｗｔ％に対して４．５〜７．０ｗｔ％の含量で含むことにより、上記セラミック本体１１０の全体面積に対して上記二次相物質１１２が占める面積の割合が０．１〜０．５％を満たすことができる。

これにより、信頼性に優れた高容量の積層セラミック電子部品を実現することができる。

上記第１及び第２内部電極１２１、１２２が含む上記セラミック粉末の含量が上記導電性金属１００ｗｔ％に対して４．５ｗｔ％未満である場合には焼成クラックが発生して信頼性が低下するという問題が生じ得る。

また、上記第１及び第２内部電極１２１、１２２が含む上記セラミック粉末の含量が上記導電性金属１００ｗｔ％に対して７．０ｗｔ％を超える場合には目標とする静電容量を得ることができず、高容量の積層セラミックキャパシタの実現が困難である。

本発明の一実施形態によると、内部電極が形成された誘電体層は２００層以上積層されることができる。これに関するより具体的な事項は後述する。

本発明の一実施形態によると、セラミック本体１１０の外表面には第１及び第２外部電極１３１、１３２が形成されることができ、上記第１及び第２外部電極１３１、１３２は、第１及び第２内部電極１２１、１２２とそれぞれ電気的に連結されることができる。

より具体的には、上記セラミック本体１１０の一面に露出した第１内部電極１２１と電気的に連結された第１外部電極１３１と、上記セラミック本体１１０の他面に露出した第２内部電極１２２と電気的に連結された第２外部電極と、を含むことができる。

また、図示されてはいないが、セラミック本体に露出する第１及び第２内部電極と連結されるように複数個の外部電極が形成されることができる。

上記第１及び第２外部電極１３１、１３２は、金属粉末を含む導電性ペーストで形成されることができる。

上記導電性ペーストに含まれる金属粉末は、特に制限されないが、例えば、ニッケル（Ｎｉ）、銅（Ｃｕ）、またはこれらの合金を用いることができる。

上記第１及び第２外部電極１３１、１３２の厚さは、用途などに応じて適宜決定することができるが、例えば、１０〜５０μｍ程度であることができる。

図２及び図３を参照すると、本発明の一実施形態による積層セラミック電子部品は、誘電体層１１１の平均厚さｔｄが０．６μｍ以下であることができる。

本発明の一実施形態において、上記誘電体層１１１の厚さは、上記第１及び第２内部電極１２１、１２２の間に配置される誘電体層１１１の平均厚さを意味することができる。

上記誘電体層１１１の平均厚さは、図２に示されているように、セラミック本体１１０の長さ方向の断面を走査電子顕微鏡（ＳＥＭ、Ｓｃａｎｎｉｎｇ Ｅｌｅｃｔｒｏｎ Ｍｉｃｒｏｓｃｏｐｅ）でイメージスキャンして測定することができる。

例えば、図２のように、セラミック本体１１０の幅（Ｗ）方向の中央部で切断した長さ及び厚さ方向Ｌ−Ｔの断面を走査電子顕微鏡（ＳＥＭ、Ｓｃａｎｎｉｎｇ Ｅｌｅｃｔｒｏｎ Ｍｉｃｒｏｓｃｏｐｅ）でスキャンしたイメージから抽出した任意の誘電体層に対し、長さ方向における等間隔の３０箇所でその厚さを測定して平均値を測定することができる。

上記等間隔の３０箇所は、第１及び第２内部電極１２１、１２２が重畳される領域を意味する容量形成部で測定されることができる。

上記誘電体層１１１の形成に用いられるセラミック粉末の平均粒径は、特に制限されず、本発明の目的達成のために調節されることができるが、例えば、４００ｎｍ以下に調節されることができる。

上記のように平均厚さｔｄが０．６μｍ以下である超薄膜の誘電体層１１１が適用される場合、焼成過程で誘電体層１１１と第１及び第２内部電極１２１、１２２の界面で反応が起こり、二次相が著しく生成される可能性があり、容量低下及び焼成クラックが発生して信頼性が低下するという問題が生じ得る。

高容量化を実現するために、第１及び第２内部電極１２１、１２２の厚さが薄くなるほど、上記の問題はより頻繁に生じ得る。

従って、後述するように、上記セラミック本体１１０の長さ−厚さ（Ｌ−Ｔ）方向の断面において、上記第１及び第２内部電極１２１、１２２と上記誘電体層１１１の界面には二次相物質１１２が形成され、上記セラミック本体１１０の全体面積に対して上記二次相物質１１２が占める面積の割合が０．１〜０．５％を満たすように調節することにより、上記の問題を解決することができる。

具体的には、上記セラミック本体１１０の全体面積に対して上記二次相物質１１２が占める面積の割合が０．１〜０．５％を満たす場合、積層セラミックキャパシタの容量増加及び焼成クラックの発生を防止することができる。

これにより、平均厚さｔｄが０．６μｍ以下である超薄膜の誘電体層１１１が適用された場合にも、信頼性に優れた高容量の積層セラミック電子部品を実現することができる。

図２及び図３を参照すると、本発明の一実施形態である積層セラミック電子部品は、第１及び第２内部電極１２１、１２２の平均厚さｔｅが０．７μｍ以下であることができる。

上記第１及び第２内部電極１２１、１２２の平均厚さは、図２に示されているように、セラミック本体１１０の長さ方向の断面を走査電子顕微鏡（ＳＥＭ、Ｓｃａｎｎｉｎｇ Ｅｌｅｃｔｒｏｎ Ｍｉｃｒｏｓｃｏｐｅ）でイメージスキャンして測定することができる。

例えば、図２のように、セラミック本体１１０の幅（Ｗ）方向の中央部で切断した長さ及び厚さ方向Ｌ−Ｔの断面を走査電子顕微鏡（ＳＥＭ、Ｓｃａｎｎｉｎｇ Ｅｌｅｃｔｒｏｎ Ｍｉｃｒｏｓｃｏｐｅ）でスキャンしたイメージから抽出した任意の第１及び第２内部電極１２１、１２２に対し、長さ方向における等間隔の３０箇所でその厚さを測定して平均値を測定することができる。

上記等間隔の３０箇所は、第１及び第２内部電極１２１、１２２が重畳される領域を意味する容量形成部で測定されることができる。

上記第１及び第２内部電極１２１、１２２の形成に用いられる導電性金属粉末の平均粒径は、特に制限されないが、例えば、４００ｎｍ以下であることができる。

より具体的には、上記導電性金属粉末の平均粒径は５０〜４００ｎｍであることができる。

上記のように平均厚さｔｅが０．７μｍ以下である超薄膜の第１及び第２内部電極１２１、１２２が適用される場合、上述した誘電体層の特徴と同様に、焼成過程で誘電体層１１１と第１及び第２内部電極１２１、１２２の界面で反応が起こり、二次相が著しく生成される可能性があり、容量低下及び焼成クラックが発生して信頼性が低下するという問題が生じ得る。

従って、後述するように、上記セラミック本体１１０の長さ−厚さ（Ｌ−Ｔ）方向の断面において、上記第１及び第２内部電極１２１、１２２と上記誘電体層１１１の界面には二次相物質１１２が形成され、上記セラミック本体１１０の全体面積に対して上記二次相物質１１２が占める面積の割合が０．１〜０．５％を満たすように調節することにより、上記の問題を解決することができる。

具体的には、上記セラミック本体１１０の全体面積に対して上記二次相物質１１２が占める面積の割合が０．１〜０．５％を満たす場合、積層セラミックキャパシタの容量増加及び焼成クラックの発生を防止することができる。

これにより、平均厚さｔｅが０．７μｍ以下である超薄膜の第１及び第２内部電極１２１、１２２が適用された場合にも、信頼性に優れた高容量の積層セラミック電子部品を実現することができる。

本発明の一実施形態によると、上記セラミック本体１１０の長さ−厚さ（Ｌ−Ｔ）方向の断面において、上記第１及び第２内部電極１２１、１２２と上記誘電体層１１１の界面には二次相物質１１２が形成され、上記セラミック本体１１０の全体面積に対して上記二次相物質１１２が占める面積の割合が０．１〜０．５％を満たすことができる。

上記二次相物質は、希土類元素を含むことができ、これに制限されるものではないが、例えば、上記希土類元素はジスプロシウム（Ｄｙ）、イットリウム（Ｙ）、ホルミウム（Ｈｏ）、エルビウム（Ｅｒ）、ランタン（Ｌａ）及びサマリウム（Ｓｍ）からなる群より選択される一つ以上であることができる。

また、上記二次相物質は、マグネシウム（Ｍｇ）、マンガン（Ｍｎ）、アルミニウム（Ａｌ）、ケイ素（Ｓｉ）、バリウム（Ｂａ）、チタン（Ｔｉ）、ニッケル（Ｎｉ）及び酸素（Ｏ）からなる群より選択される一つ以上を含むことができるが、これに制限されるものではない。

上記セラミック本体１１０の全体面積と上記二次相物質１１２が占める面積は、図２に示されているように、セラミック本体１１０の長さ方向の断面を走査電子顕微鏡（ＳＥＭ、Ｓｃａｎｎｉｎｇ Ｅｌｅｃｔｒｏｎ Ｍｉｃｒｏｓｃｏｐｅ）でイメージスキャンして測定することができる。

例えば、図２のように、セラミック本体１１０の幅（Ｗ）方向の中央部で切断した長さ及び厚さ方向（Ｌ−Ｔ）の断面を走査電子顕微鏡（ＳＥＭ、Ｓｃａｎｎｉｎｇ Ｅｌｅｃｔｒｏｎ Ｍｉｃｒｏｓｃｏｐｅ）でスキャンしたイメージでセラミック本体１１０の全体面積を測定し、抽出した二次相物質１１２が占める面積を測定することができる。

上記セラミック本体１１０の全体面積に対して上記二次相物質１１２が占める面積の割合が０．１〜０．５％を満たすことにより、誘電体層１１１と第１及び第２内部電極１２１、１２２の界面上に生成される二次相物質の生成による静電容量低下及び焼成クラック発生の不良を減少させることができる。

これにより、信頼性に優れた高容量の積層セラミック電子部品を実現することができる。

上記セラミック本体１１０の全体面積に対して上記二次相物質１１２が占める面積の割合が０．１％未満である場合には焼成クラックが発生して信頼性が低下するという問題が生じ得る。

上記セラミック本体１１０の全体面積に対して上記二次相物質１１２が占める面積の割合が０．５％を超える場合には目標とする静電容量を得ることができず、高容量の積層セラミックキャパシタの実現が困難である。

図４を参照すると、本発明の一実施形態による積層セラミックキャパシタの第１及び第２内部電極１２１、１２２は、内部に非電極領域Ｎを含むことができる。

本発明の一実施形態によると、第１及び第２内部電極１２１、１２２において非電極領域Ｎ以外の部分は電極領域Ｅと理解することができる。

本発明の一実施形態によると、上記非電極領域Ｎは第１及び第２内部電極の焼成過程で形成されることができ、内部電極を形成する導電性ペーストの組成物によって形成されることができる。

また、非電極領域Ｎは、セラミック成分を含むことができるが、これに制限されるものではない。

本発明の一実施形態によると、非電極領域Ｎは、導電性ペーストに含まれた成分のうち導電性金属でない成分で形成されることができ、例えば、セラミック粉末によって形成されることができる。

また、非電極領域Ｎを形成する物質としては、例えば、セラミック共材粉末、バインダー、溶剤などが挙げられる。

上記バインダー及び溶剤は、焼成によって残留したカーボン系成分として存在することができる。また、上記非電極領域Ｎは気孔であることができる。

本発明の他の実施形態による積層セラミック電子部品は、複数の誘電体層１１１が積層されたセラミック本体１１０と、上記一誘電体層１１１を介して形成され、導電性金属及びセラミック粉末を含む第１及び第２内部電極１２１、１２２と、を含み、上記第１及び第２内部電極１２１、１２２は内部に非電極領域Ｎを含み、上記セラミック本体１１０の長さ−厚さ（Ｌ−Ｔ）方向の断面において、上記第１及び第２内部電極１２１、１２２と上記誘電体層１１１の界面には二次相物質１１２が形成され、上記セラミック本体１１０の全体面積に対して上記二次相物質１１２が占める面積の割合が０．１〜０．５％であることができる。

上記二次相物質は、希土類元素を含むことができる。

上記希土類元素は、ジスプロシウム（Ｄｙ）、イットリウム（Ｙ）、ホルミウム（Ｈｏ）、エルビウム（Ｅｒ）、ランタン（Ｌａ）及びサマリウム（Ｓｍ）からなる群より選択される一つ以上であることができる。

上記二次相物質は、マグネシウム（Ｍｇ）、マンガン（Ｍｎ）、アルミニウム（Ａｌ）、ケイ素（Ｓｉ）、バリウム（Ｂａ）、チタン（Ｔｉ）、ニッケル（Ｎｉ）及び酸素（Ｏ）からなる群より選択される一つ以上を含むことができる。

上記第１及び第２内部電極は、導電性金属及びセラミック粉末を含み、上記セラミック粉末は、上記導電性金属１００ｗｔ％に対して４．５〜７．０ｗｔ％の含量で含まれることができる。

上記第１及び第２内部電極の厚さは、０．７μｍ以下であることができる。

上記誘電体層の厚さは、０．６μｍ以下であることができる。

本発明の他の実施形態による積層セラミック電子部品は、上述した本発明の一実施形態による積層セラミック電子部品の特徴と類似しており、重複説明を避けるために省略する。

以下では、本発明の一実施形態による積層セラミックキャパシタの製造方法について説明する。

まずは、本発明の一実施例により、複数のセラミックグリーンシートを用意する。上記セラミックグリーンシートは、セラミック粉末、バインダー、溶剤などを混合してスラリーを製造し、上記スラリーをドクターブレード法で数μｍの厚さを有するシート（ｓｈｅｅｔ）状に製作することができる。上記セラミックグリーンシートは、その後に焼結されて、図２に示されているように、一誘電体層１１１を形成することができる。

次に、上記セラミックグリーンシート上に内部電極用導電性ペーストを塗布して内部電極パターンを形成することができる。上記内部電極パターンは、スクリーン印刷法またはグラビア印刷法によって形成されることができる。

上記内部電極を形成する導電性ペーストは、バインダー、溶剤及びその他の添加剤などをさらに含むことができる。

上記バインダーは、これに制限されるものではないが、ポリビニルブチラール、セルロース系樹脂などを用いることができる。

上記ポリビニルブチラールは、接着力が強い特性を有しており、導電性ペーストとセラミックグリーンシートの接着強度を向上させることができる。

上記セルロース系樹脂は、いす形構造を有するものであり、変形が発生したときに弾性による回復が速いという特性を有している。

上記セルロース樹脂を含むことにより、平坦な印刷面を確保することができる。

上記溶剤は、特に制限されないが、例えば、ブチルカルビトール、ケロシンまたはテルピネオール系溶剤を用いることができる。

上記テルピネオール系溶剤の具体的な種類としては、これに制限されないが、ジヒドロテルピネオール（ｄｅｈｙｄｒｏ ｔｅｒｐｉｎｅｏｌ）、ジヒドロターピニルアセテートなどを用いることができる。

その後、上記内部電極パターンが形成されたセラミックグリーンシートを積層し、積層方向から加圧して圧着させることができる。

これにより、内部電極パターンが形成されたセラミック積層体を製造することができる。

続いて、セラミック積層体を一つのキャパシターに対応する領域ごとに切断してチップ化することができる。

このとき、内部電極パターンの一端が側面を通じて交互に露出するように切断することができる。

次に、チップ化した積層体を焼成してセラミック本体を製造することができる。

上記焼成工程は、還元雰囲気で行われることができる。

また、焼成工程は、昇温速度を調節して行われることができる。

上記昇温速度は、３０℃／６０ｓ〜５０℃／６０ｓであることができるが、これに制限されるものではない。

次に、セラミック本体の側面を覆い、セラミック本体の側面に露出した内部電極と電気的に連結されるように外部電極を形成することができる。

その後、外部電極の表面に、ニッケル、スズなどのメッキ処理を施すことができる。

下記表１は、セラミック本体１１０の全体面積に対して二次相物質１１２が占める面積の割合による焼成後のクラック発生有無及び目標容量の達成有無を比較したものである。

＊：比較例
○：焼成後にクラック発生、目標に対して容量９０％以上
×：焼成後にクラック発生せず、目標に対して容量９０％未満

上記表１を参照すると、比較例であるサンプル１及び２は、セラミック本体１１０の全体面積に対して二次相物質１１２が占める面積の割合が０．１％未満の場合であり、焼成後にクラックが発生して信頼性に問題があることが分かる。

また、他の比較例であるサンプル８から１０は、セラミック本体１１０の全体面積に対して二次相物質１１２が占める面積の割合が０．５％を超える場合であり、目標とする静電容量が得られないことが分かる。

本発明の実施例であるサンプル３から７は、本発明の数値範囲を満たす場合であり、焼成後にクラックも発生せず、目標とする静電容量を得ることができ、信頼性に優れた高容量の積層セラミックキャパシタを実現することができる。

下記表２は、上記第１及び第２内部電極１２１、１２２が含む上記セラミック粉末の含量による焼成後のクラック発生有無及び目標容量の達成有無を比較したものである。

＊：比較例
○：目標に対して容量９０％以上
×：目標に対して容量９０％未満

上記表２を参照すると、比較例であるサンプル１及び２は、導電性金属１００ｗｔ％に対してセラミック粉末の含量が４．５ｗｔ％未満の場合であり、焼成クラックが発生して信頼性が低下し、目標とする静電容量が得られないことが分かる。

また、他の比較例であるサンプル８から１０は、第１及び第２内部電極１２１、１２２が含む上記セラミック粉末の含量が上記導電性金属１００ｗｔ％に対して７．０ｗｔ％を超える場合であり、目標とする静電容量が得られないことが分かる。

本発明の実施例であるサンプル３から７は、本発明の数値範囲を満たす場合であり、焼成後にクラックも発生せず、目標とする静電容量を得ることができ、信頼性に優れた高容量の積層セラミックキャパシタを実現することができる。

以上、本発明の実施形態について詳細に説明したが、本発明の権利範囲はこれに限定されず、特許請求の範囲に記載された本発明の技術的思想から外れない範囲内で多様な修正及び変形が可能であるということは、当技術分野の通常の知識を有するものには明らかである。

１１０ セラミック本体
１１１ 誘電体層
１１２ 二次相物質
１２１、１２２ 第１及び第２内部電極
１３１、１３２ 第１及び第２外部電極

Claims (14)

1. 誘電体層を含むセラミック本体と、
   前記セラミック本体の内部に形成され、前記誘電体層を介して対向するように配置される第１及び第２内部電極と、を含み、
   前記セラミック本体の長さ−厚さ（Ｌ−Ｔ）方向の断面において、前記第１及び第２内部電極と前記誘電体層の界面には二次相物質が形成され、前記セラミック本体の全体面積に対して前記二次相物質が占める面積の割合が０．１〜０．５％である、積層セラミック電子部品。
2. 前記二次相物質は、希土類元素を含む、請求項１に記載の積層セラミック電子部品。
3. 前記希土類元素は、ジスプロシウム（Ｄｙ）、イットリウム（Ｙ）、ホルミウム（Ｈｏ）、エルビウム（Ｅｒ）、ランタン（Ｌａ）及びサマリウム（Ｓｍ）からなる群より選択される一つ以上である、請求項２に記載の積層セラミック電子部品。
4. 前記二次相物質は、マグネシウム（Ｍｇ）、マンガン（Ｍｎ）、アルミニウム（Ａｌ）、ケイ素（Ｓｉ）、バリウム（Ｂａ）、チタン（Ｔｉ）、ニッケル（Ｎｉ）及び酸素（Ｏ）からなる群より選択される一つ以上を含む、請求項１に記載の積層セラミック電子部品。
5. 前記第１及び第２内部電極は、導電性金属及びセラミック粉末を含み、前記セラミック粉末は、前記導電性金属１００ｗｔ％に対して４．５〜７．０ｗｔ％の含量で含まれる、請求項１に記載の積層セラミック電子部品。
6. 前記第１及び第２内部電極の厚さは０．７μｍ以下である、請求項１に記載の積層セラミック電子部品。
7. 前記誘電体層の厚さは０．６μｍ以下である、請求項１に記載の積層セラミック電子部品。
8. 複数の誘電体層が積層されたセラミック本体と、
   前記一誘電体層を介して形成され、導電性金属及びセラミック粉末を含む第１及び第２内部電極と、を含み、
   前記第１及び第２内部電極は、内部に非電極領域を含み、前記セラミック本体の長さ−厚さ（Ｌ−Ｔ）方向の断面において、前記第１及び第２内部電極と前記誘電体層の界面には二次相物質が形成され、前記セラミック本体の全体面積に対して前記二次相物質が占める面積の割合が０．１〜０．５％である、積層セラミック電子部品。
9. 前記二次相物質は、希土類元素を含む、請求項８に記載の積層セラミック電子部品。
10. 前記希土類元素は、ジスプロシウム（Ｄｙ）、イットリウム（Ｙ）、ホルミウム（Ｈｏ）、エルビウム（Ｅｒ）、ランタン（Ｌａ）及びサマリウム（Ｓｍ）からなる群より選択される一つ以上である、請求項９に記載の積層セラミック電子部品。
11. 前記二次相物質は、マグネシウム（Ｍｇ）、マンガン（Ｍｎ）、アルミニウム（Ａｌ）、ケイ素（Ｓｉ）、バリウム（Ｂａ）、チタン（Ｔｉ）、ニッケル（Ｎｉ）及び酸素（Ｏ）からなる群より選択される一つ以上を含む、請求項８に記載の積層セラミック電子部品。
12. 前記第１及び第２内部電極は、前記導電性金属１００ｗｔ％に対して４．５〜７．０ｗｔ％の含量のセラミック粉末を含む、請求項８に記載の積層セラミック電子部品。
13. 前記第１及び第２内部電極の厚さは、０．７μｍ以下である、請求項８に記載の積層セラミック電子部品。
14. 前記誘電体層の厚さは、０．６μｍ以下である、請求項８に記載の積層セラミック電子部品。

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