KR20230046990A

KR20230046990A - 세라믹 전자 부품 및 그 제조 방법

Info

Publication number: KR20230046990A
Application number: KR1020220120612A
Authority: KR
Inventors: 고따로 미즈노
Original assignee: 다이요 유덴 가부시키가이샤
Priority date: 2021-09-30
Filing date: 2022-09-23
Publication date: 2023-04-06
Also published as: TW202318452A; JP2023050840A; US20230094498A1; CN115910605A

Abstract

내부 전극층의 연속률 저하를 억제할 수 있는 세라믹 전자 부품 및 그 제조 방법을 제공한다.
세라믹 전자 부품은, 유전체층과, Ni를 주상으로 하는 내부 전극층이 교대로 적층된 적층 칩을 구비하고, 적어도 어느 상기 유전체층은, 인접하는 상기 내부 전극층과의 계면에 있어서, Si를 포함하는 2차상을 구비하고, 상기 2차상을 구비하는 상기 유전체층에 인접하는 상기 내부 전극층은, 상기 계면의 상기 2차상과 접촉하는 개소에 있어서, Au, Pt, Cu, Fe, Cr, Zn 및 In 중 어느 1종 이상의 첨가 원소를 포함하는 층이 구비되어 있는 것을 특징으로 한다.

Description

세라믹 전자 부품 및 그 제조 방법 {CERAMIC ELECTRONIC DEVICE AND MANUFACTURING METHOD OF THE SAME}

본 발명은 세라믹 전자 부품 및 그 제조 방법에 관한 것이다.

적층 세라믹 콘덴서는, 티타늄산바륨 등의 유전체 재료를 주원료로 한 유전체 그린 시트 상에, Ni 분말을 주원료로 하는 금속 페이스트를 인쇄하고, 적층, 압착, 커트, 탈바인더, 소성, 외부 전극 도포 등을 거쳐 제작된다. 시장 요구인 적층 세라믹 콘덴서의 소형 대용량화로 인해, 유전체층의 박층화와 마찬가지로, 내부 전극층의 박층화 및 고적층화가 요구되고 있다.

세라믹스인 유전체층과, 금속인 내부 전극층의 동시 소성에 있어서, 크랙과 같은 내부 결함을 억제하기 위해, 유전체층에 있어서, 주상인 유전체 재료 이외에, 소결 보조제로 되는 Si 등의 액상 성분으로 구성되는 2차상을 도입하여, 미세 구조와 전기 특성을 설계하는 것이 행해지고 있다(예를 들어, 특허문헌 1 참조).

일본 특허 공개 제2014-123698호 공보

그러나, 내부 전극층 중, 2차상과의 접촉 개소에서는, 액상 소결에 의한 소결 촉진 효과에 의해 불연속화가 생기기 쉽다.

본 발명은 상기 과제를 감안하여 이루어진 것이며, 내부 전극층의 연속률 저하를 억제할 수 있는 세라믹 전자 부품 및 그 제조 방법을 제공하는 것을 목적으로 한다.

본 발명에 관한 세라믹 전자 부품은, 유전체층과, Ni를 주상으로 하는 내부 전극층이 교대로 적층된 적층 칩을 구비하고, 적어도 어느 상기 유전체층은, 인접하는 상기 내부 전극층과의 계면에 있어서, Si를 포함하는 2차상을 구비하고, 상기 2차상을 구비하는 상기 유전체층에 인접하는 상기 내부 전극층은, 상기 계면의 상기 2차상과 접촉하는 개소에 있어서, Au, Pt, Cu, Fe, Cr, Zn 및 In 중 어느 1종 이상의 첨가 원소를 포함하는 층이 구비되어 있는 것을 특징으로 한다.

상기 세라믹 전자 부품에 있어서, 상기 2차상을 구비하는 상기 유전체층에 인접하는 상기 내부 전극층에 있어서, Ni에 대하여, 상기 첨가 원소의 합계량이 0.01at％ 이상 5at％ 이하여도 된다.

상기 세라믹 전자 부품에 있어서, 상기 첨가 원소를 포함하는 층은, 상기 첨가 원소의 단금속, 합금 또는 산화물이어도 된다.

상기 세라믹 전자 부품에 있어서, 상기 유전체층과 상기 내부 전극층의 적층 방향에 있어서의 (상기 2차상의 두께/상기 첨가 원소를 포함하는 층의 두께)는 0.1 이상 3 이하여도 된다.

상기 세라믹 전자 부품에 있어서, 상기 유전체층의 두께는 0.5㎛ 이하여도 된다.

상기 세라믹 전자 부품에 있어서, 상기 유전체층과 상기 내부 전극층의 적층 방향으로 STEM-EDS 라인 분석을 행한 경우에, 상기 2차상에 있어서 Si 농도의 피크가 나타나고, 상기 첨가 원소를 포함하는 층에 있어서 상기 첨가 원소의 농도의 피크가 나타나도 된다.

상기 세라믹 전자 부품에 있어서, 상기 2차상을 구비하는 상기 유전체층에 인접하는 상기 내부 전극층의 두께는 0.05㎛ 이상 0.4㎛ 이하여도 된다.

상기 세라믹 전자 부품에 있어서, 상기 유전체층은 티타늄산바륨을 포함하고 있어도 된다.

본 발명에 관한 세라믹 전자 부품의 제조 방법은, SiO₂를 포함하는 소결 보조제를 포함하는 유전체 그린 시트 상에, Au, Pt, Cu, Fe, Cr, Zn 및 In 중 어느 1종 이상의 첨가 원소를 포함하는 Ni 페이스트의 내부 전극 패턴을 형성함으로써 적층 단위를 형성하는 공정과, 복수의 상기 적층 단위를 적층함으로써 적층체를 형성하는 공정과, 상기 적층체를 소성하는 공정을 포함하고, 상기 유전체 그린 시트의 소성에 의해 얻어지는 유전체층 중 적어도 어느 것이, 상기 내부 전극 패턴의 소성에 의해 얻어지는 인접하는 내부 전극층과의 계면에, Si를 포함하는 2차상이 형성되고, 상기 인접하는 내부 전극층에 있어서 상기 2차상과 접촉하는 개소에, 상기 첨가 원소를 포함하는 층이 형성되도록, 상기 소성하는 공정의 조건을 조정하는 것을 특징으로 한다.

본 발명에 따르면, 내부 전극층의 연속률 저하를 억제할 수 있는 세라믹 전자 부품 및 그 제조 방법을 제공할 수 있다.

도 1은 적층 세라믹 콘덴서의 부분 단면 사시도이다.
도 2는 도 1의 A-A선 단면도이다.
도 3은 도 1의 B-B선 단면도이다.
도 4는 유전체층에 형성되는 2차상을 예시하는 도면이다.
도 5는 연속률을 도시하는 도면이다.
도 6은 첨가 원소를 포함하는 층을 예시하는 도면이다.
도 7은 적층 세라믹 콘덴서의 제조 방법의 플로를 예시하는 도면이다.
도 8은 (a) 및 (b)는 적층 공정을 예시하는 도면이다.
도 9는 STEM-EDS 라인 분석을 행한 위치를 도시하는 도면이다.
도 10은 (a) 내지 (c)는 실시예 1의 적층 세라믹 콘덴서에 대한 STEM-EDS 라인 분석의 결과를 나타내고 있다.
도 11은 (a) 내지 (c)는 실시예 1의 적층 세라믹 콘덴서에 대한 STEM-EDS 라인 분석의 결과를 나타내고 있다.

이하, 도면을 참조하면서, 실시 형태에 대하여 설명한다.

(제1 실시 형태)

도 1은, 제1 실시 형태에 관한 적층 세라믹 콘덴서(100)의 부분 단면 사시도이다. 도 2는, 도 1의 A-A선 단면도이다. 도 3은, 도 1의 B-B선 단면도이다. 도 1 내지 도 3에서 예시하는 바와 같이, 적층 세라믹 콘덴서(100)는, 대략 직육면체 형상을 갖는 적층 칩(10)과, 적층 칩(10)의 어느 대향하는 2 단부면에 마련된 외부 전극(20a, 20b)을 구비한다. 또한, 적층 칩(10)의 당해 2 단부면 이외의 4면 중, 적층 방향의 상면 및 하면 이외의 2면을 측면이라고 칭한다. 외부 전극(20a, 20b)은, 적층 칩(10)의 적층 방향의 상면, 하면 및 2 측면으로 연장되어 있다. 단, 외부 전극(20a, 20b)은 서로 이격되어 있다.

적층 칩(10)은, 유전체로서 기능하는 세라믹 재료를 포함하는 유전체층(11)과, Ni를 주상으로 하는 내부 전극층(12)이, 교대로 적층된 구성을 갖는다. 각 내부 전극층(12)의 단부 에지는, 적층 칩(10)의 외부 전극(20a)이 마련된 단부면과, 외부 전극(20b)이 마련된 단부면에 있어서, 교대로 노출되어 있다. 그에 의해, 각 내부 전극층(12)은, 외부 전극(20a)과 외부 전극(20b)에 교대로 도통되어 있다. 그 결과, 적층 세라믹 콘덴서(100)는, 복수의 유전체층(11)이 내부 전극층(12)을 개재시켜 적층된 구성을 갖는다. 또한, 유전체층(11)과 내부 전극층(12)의 적층체에 있어서, 적층 방향의 최외층에는 내부 전극층(12)이 배치되고, 당해 적층체의 상면 및 하면은 커버층(13)에 의해 덮여 있다. 커버층(13)은, 세라믹 재료를 주성분으로 한다. 예를 들어, 커버층(13)의 재료는, 유전체층(11)과 세라믹 재료의 주성분이 동일해도 상관없다.

적층 세라믹 콘덴서(100)의 사이즈는, 예를 들어 길이 0.25mm, 폭 0.125mm, 높이 0.125mm이고, 또는 길이 0.4mm, 폭 0.2mm, 높이 0.2mm, 또는 길이 0.6mm, 폭 0.3mm, 높이 0.3mm이고, 또는 길이 0.6mm, 폭 0.3mm, 높이 0.110mm이고, 또는 길이 1.0mm, 폭 0.5mm, 높이 0.5mm이고, 또는 길이 1.0mm, 폭 0.5mm, 높이 0.1mm이고, 또는 길이 3.2mm, 폭 1.6mm, 높이 1.6mm이고, 또는 길이 4.5mm, 폭 3.2mm, 높이 2.5mm이지만, 이들 사이즈에 한정되는 것은 아니다.

유전체층(11)은, 예를 들어 일반식 ABO₃으로 표시되는 페로브스카이트 구조를 갖는 세라믹 재료를 주상으로 한다. 또한, 당해 페로브스카이트 구조는, 화학량론 조성으로부터 벗어난 ABO_3-α를 포함한다. 예를 들어, 당해 세라믹 재료로서, BaTiO₃(티타늄산바륨), CaZrO₃(지르콘산칼슘), CaTiO₃(티타늄산칼슘), SrTiO₃(티타늄산스트론튬), MgTiO₃(티타늄산마그네슘), 페로브스카이트 구조를 형성하는 Ba_1-x-yCa_xSr_yTi_1-zZr_zO₃(0≤x≤1, 0≤y≤1, 0≤z≤1) 등 중 적어도 하나로부터 선택하여 사용할 수 있다. Ba_1-x-yCa_xSr_yTi_1-zZr_zO₃은 티타늄산바륨스트론튬, 티타늄산바륨칼슘, 지르콘산바륨, 티타늄산지르콘산바륨, 티타늄산지르콘산칼슘 및 티타늄산지르콘산바륨칼슘 등이다.

도 2에서 예시하는 바와 같이, 외부 전극(20a)에 접속된 내부 전극층(12)과 외부 전극(20b)에 접속된 내부 전극층(12)이 대향하는 영역은, 적층 세라믹 콘덴서(100)에 있어서 전기 용량을 발생시키는 영역이다. 그래서, 당해 전기 용량을 발생시키는 영역을 용량 영역(14)이라고 칭한다. 즉, 용량 영역(14)은, 다른 외부 전극에 접속된 인접하는 내부 전극층(12)끼리 대향하는 영역이다.

외부 전극(20a)에 접속된 내부 전극층(12)끼리, 외부 전극(20b)에 접속된 내부 전극층(12)을 개재시키지 않고 대향하는 영역을 엔드 마진(15)이라고 칭한다. 또한, 외부 전극(20b)에 접속된 내부 전극층(12)끼리, 외부 전극(20a)에 접속된 내부 전극층(12)을 개재시키지 않고 대향하는 영역도 엔드 마진(15)이다. 즉, 엔드 마진(15)은, 동일한 외부 전극에 접속된 내부 전극층(12)이 다른 외부 전극에 접속된 내부 전극층(12)을 개재시키지 않고 대향하는 영역이다. 엔드 마진(15)은, 전기 용량을 발생시키지 않는 영역이다.

도 3에서 예시하는 바와 같이, 적층 칩(10)에 있어서, 적층 칩(10)의 2 측면으로부터 내부 전극층(12)에 이르기까지의 영역을 사이드 마진(16)이라고 칭한다. 즉, 사이드 마진(16)은, 상기 적층 구조에 있어서 적층된 복수의 내부 전극층(12)이 2 측면측으로 연장된 단부를 덮도록 마련된 영역이다. 사이드 마진(16)도, 전기 용량을 발생시키지 않는 영역이다.

유전체층(11)과 내부 전극층(12)의 적층 구조는, 유전체 그린 시트 상에 Ni 분말을 주원료로 하는 금속 페이스트가 인쇄된 적층 단위가 복수 적층된 것을 소성함으로써 얻을 수 있다. 따라서, 세라믹인 유전체층(11)과, 금속인 내부 전극층(12)이 동시 소성되게 된다. 동시 소성 과정에서 생기기 쉬운 크랙과 같은 내부 결함을 억제하기 위해, 유전체 그린 시트에 Si를 포함하는 소결 보조제를 첨가한다. 소결 보조제는, 소성 시에는 액상으로 되어, 액상 소결을 발생시켜, 유전체층(11)의 주성분 세라믹의 소결을 촉진한다. 이 액상은, 소성 후에는 2차상으로 된다.

도 4는, 유전체층(11)에 형성되는 주상(17) 및 2차상(18)을 예시하는 도면이다. 도 4에서 예시하는 바와 같이, 유전체층(11)에는 주상(17)과 2차상(18)이 형성된다. 주상(17)은, 유전체층(11)의 주성분 세라믹의 그레인이다. 2차상(18)은, 주상(17)의 입계나, 유전체층(11)과 내부 전극층(12)의 계면에 형성되어 있다. 2차상(18)이란, 소결 보조제의 소성에 의해 유전체층(11)에 생성되는 상이며, 예를 들어 SiO₂, 또는 SiO₂ 및 B₂O₃중 적어도 어느 것을 주성분으로 한다. 내부 전극층(12) 중 2차상(18)과 접촉하는 개소에서는, 액상 소결에 의한 소결 촉진 효과에 의해 불연속화가 생기기 쉬워, 연속률 저하를 일으킬 우려가 있다.

도 5는, 연속률을 도시하는 도면이다. 도 5에서 예시하는 바와 같이, 어떤 내부 전극층(12)에 있어서의 길이 L0의 관찰 영역에 있어서, 그 금속 부분의 길이 L1, L2, …, Ln을 측정하여 합계하고, 금속 부분의 비율인 ΣLn/L0을 그 층의 연속률로 정의할 수 있다.

본 실시 형태에 관한 적층 세라믹 콘덴서(100)는, 내부 전극층(12)의 연속률 저하를 억제하는 구조를 갖고 있다. 우선, 도 6에서 예시하는 바와 같이, 적어도 어느 유전체층(11)은, 유전체층(11)과 내부 전극층(12)의 계면에 있어서 2차상(18)을 구비하고 있다.

내부 전극층(12)은, 유전체층(11)과 내부 전극층(12)의 계면의 2차상(18)과 접촉하는 개소에 있어서, Au, Pt, Cu, Fe, Cr, Zn 및 In 중 어느 1종 이상의 첨가 원소를 포함하는 층(19)을 구비하고 있다. 층(19)이란, 내부 전극층(12)의 표층에 나타나는 얇은 층이며, 적층 방향을 따라 STEM-EDS 라인 분석을 행한 경우에, 상기 첨가 원소의 농도에 피크가 나타나는 층이다. 층(19)은, Au, Pt, Cu, Fe, Cr, Zn 및 In 중 어느 1종 이상의 첨가 원소의 단금속이어도 되고, 합금이어도 되고, 산화물이어도 된다. 층(19)이 마련됨으로써, 계면에 있어서 피닝이 생기기 때문에, 소성 시에는 액상으로서 존재하는 2차상(18)과의 접촉 계면에 있어서의 소결 촉진 효과가 억제되고, 내부 전극층(12)의 구상화 및 불연속화가 억제되어, 내부 전극층(12)의 연속률 저하가 억제된다. 또한, 층(19)은, 유전체층(11)과 내부 전극층(12)의 계면의 전체를 덮고 있어도 되고, 당해 계면의 적어도 일부를 덮고 있어도 된다.

예를 들어, Au, Pt 및 Cu는 Ni보다 이온화 에너지가 높기 때문에, Au, Pt 및 Cu 중 적어도 어느 것을 포함하는 층(19)은, 소결에 수반하는 원자 확산을 억제하고, 2차상(18)과의 접촉 계면에 있어서도 소결 촉진 효과를 억제한다. Fe, Cr, Zn 및 In은 Ni보다 안정된 산화물 또는 복합 산화물을 형성하기 때문에, Fe, Cr, Zn 및 In 중 적어도 어느 것을 포함하는 층(19)은, 금속 Ni가 2차상(18)에 용해되는 반응을 저해하여, 소결 촉진 효과를 억제한다.

내부 전극층(12)에 있어서, Au, Pt, Cu, Fe, Cr, Zn 및 In의 합계량이 적으면, 2차상(18)과의 접촉 계면에 있어서 소결 촉진 효과를 충분히 억제하지 못할 우려가 있다. 그래서, 내부 전극층(12)에 있어서, Au, Pt, Cu, Fe, Cr, Zn 및 In의 합계량에, 하한을 마련하는 것이 바람직하다. 예를 들어, 내부 전극층(12)에 있어서, Au, Pt, Cu, Fe, Cr, Zn 및 In의 합계량은, Ni를 100at％로 한 경우에, 0.01at％ 이상인 것이 바람직하고, 0.05at％ 이상인 것이 보다 바람직하고, 0.1at％ 이상인 것이 더욱 바람직하다. 또한, Au, Pt, Cu, Fe, Cr, Zn 및 In 중 첨가되어 있지 않은 금속에 대해서는 합계량에 가산되지 않는다. 따라서, 내부 전극층(12)에 Au만이 첨가되어 있는 경우에는, Au, Pt, Cu, Fe, Cr, Zn 및 In의 합계량이란, Au의 양을 말한다.

한편, 내부 전극층(12)에 있어서, Au, Pt, Cu, Fe, Cr, Zn 및 In의 합계량이 많으면, 이들 원소의 유전체층(11)으로의 확산, 내부 전극층(12)의 산화, 내부 전극층(12)의 소결성의 영향을 무시할 수 없는 등의 문제가 생길 우려가 있다. 그래서, 내부 전극층(12)에 있어서, Au, Pt, Cu, Fe, Cr, Zn 및 In의 합계량에, 상한을 마련하는 것이 바람직하다. 예를 들어, 내부 전극층(12)에 있어서, Au, Pt, Cu, Fe, Cr, Zn 및 In의 합계량은, Ni를 100at％로 한 경우에, 5at％ 이하인 것이 바람직하고, 3at％ 이하인 것이 보다 바람직하고, 1at％ 이하인 것이 더욱 바람직하다.

1층당 유전체층(11)의 두께는 0.05㎛ 이상 5㎛ 이하이고, 또는 0.1㎛ 이상 3㎛ 이하이고, 또는 0.2㎛ 이상 1㎛ 이하이고, 또는 0.6㎛ 이하이다. 여기서, 유전체층(11)이 얇으면, 소결 시의 유전체층(11)에 의한 구속력이 저하되기 때문에, 내부 전극층(12)에 있어서 구상화가 생기기 쉽다. 따라서, 유전체층(11)이 얇은 구성에 있어서, 본 실시 형태의 내부 전극층(12)의 연속률 저하를 억제하는 효과가 현저하게 얻어진다. 예를 들어, 유전체층(11)이 0.5㎛ 이하인 경우에, 본 실시 형태의 효과가 현저하게 얻어진다. 또한, 유전체층(11)의 두께는, 적층 세라믹 콘덴서(100)의 단면을 SEM(주사형 전자 현미경)으로 관찰하고, 다른 10층의 유전체층(11)에 대하여 각각 10점씩 두께를 측정하여, 전체 측정점의 평균값을 도출함으로써 측정할 수 있다.

내부 전극층(12)이 얇은 구성에 있어서, 본 실시 형태의 내부 전극층(12)의 연속률 저하를 억제하는 효과가 현저하게 얻어진다. 예를 들어, 1층당 내부 전극층(12)의 두께가 0.4㎛ 이하, 0.6㎛ 이하 또는 0.8㎛ 이하인 경우에, 본 실시 형태의 효과가 현저하게 얻어진다. 한편, 내부 전극층(12)이 지나치게 얇으면, 내부 전극층(12)의 두께에 대하여 층(19)의 두께 비율이 높아져, ESR(등가 직렬 저항)의 증가, 내부 전극층(12)의 산화, 내부 전극층(12)의 소결성의 영향을 무시할 수 없게 될 우려가 있다. 그래서, 1층당 내부 전극층(12)의 두께는 0.05㎛ 이상인 것이 바람직하고, 0.1㎛ 이상인 것이 보다 바람직하고, 0.15㎛ 이상인 것이 더욱 바람직하다. 또한, 내부 전극층(12)의 두께는, 적층 세라믹 콘덴서(100)의 단면을 SEM으로 관찰하고, 다른 10층의 내부 전극층(12)에 대하여 각각 10점씩 두께를 측정하여, 전체 측정점의 평균값을 도출함으로써 측정할 수 있다.

유전체층(11)과 내부 전극층(12)의 적층 방향에 있어서의 두께비(2차상(18)의 두께/층(19)의 두께)가 크면, 계 내의 액상량이 상대적으로 증량하게 되어, 계면에 있어서의 피닝의 작용이 유지되기 어려워질 우려가 있다. 그래서, 당해 두께비에 상한을 마련하는 것이 바람직하다. 예를 들어, 당해 두께비는 3 이하인 것이 바람직하고, 2 이하인 것이 보다 바람직하고, 1.5 이하인 것이 더욱 바람직하다. 한편, 당해 두께비가 작으면, 보다 저온에서 생기는 내부 전극층의 소결에 수반하는, 수축 응력을 유전체층이 흡수할 수 없어, 크랙을 발생시킬 우려가 있다. 그래서, 당해 두께비에 하한을 마련하는 것이 바람직하다. 예를 들어, 당해 두께비는 0.1 이상인 것이 바람직하고, 0.3 이상인 것이 보다 바람직하고, 0.5 이상인 것이 더욱 바람직하다.

계속해서, 적층 세라믹 콘덴서(100)의 제조 방법에 대하여 설명한다. 도 7은, 적층 세라믹 콘덴서(100)의 제조 방법의 플로를 예시하는 도면이다.

(원료 분말 제작 공정)

우선, 유전체층(11)을 형성하기 위한 유전체 재료를 준비한다. 유전체층(11)에 포함되는 A 사이트 원소 및 B 사이트 원소는, 통상은 ABO₃의 입자의 소결체의 형태로 유전체층(11)에 포함된다. 예를 들어, BaTiO₃은, 페로브스카이트 구조를 갖는 정방정 화합물로서, 높은 유전율을 나타낸다. 이 BaTiO₃은, 일반적으로 이산화티타늄 등의 티타늄 원료와 탄산바륨 등의 바륨 원료를 반응시켜 티타늄산바륨을 합성함으로써 얻을 수 있다. 유전체층(11)의 주성분 세라믹의 합성 방법으로서는, 종래 여러 가지의 방법이 알려져 있으며, 예를 들어 고상법, 졸-겔법, 수열법 등이 알려져 있다. 본 실시 형태에 있어서는, 이들 전부를 채용할 수 있다.

얻어진 세라믹 분말에, 목적에 따라 소정의 첨가 화합물을 첨가한다. 첨가 화합물로서는, Mg(마그네슘), 망간(Mn), 바나듐(V), Cr, 희토류 원소(Y, 사마륨(Sm), 유로퓸(Eu), 가돌리늄(Gd), 테르븀(Tb), 디스프로슘(Dy), 홀뮴(Ho), 에르븀(Er), 툴륨(Tm) 및 이테르븀(Yb))의 산화물, 또는 Co(코발트), Ni, 리튬(Li), 붕소(B), 나트륨(Na), 칼륨(K) 혹은 규소(Si)를 포함하는 산화물, 또는 코발트, 니켈, 리튬, 붕소, 나트륨, 칼륨 혹은 규소를 포함하는 유리를 들 수 있다. 이들 중, 주로 SiO₂가 소결 보조제로서 기능한다.

예를 들어, 세라믹 원료 분말에 첨가 화합물을 포함하는 화합물을 습식 혼합하고, 건조 및 분쇄하여 세라믹 재료를 조제한다. 예를 들어, 상기와 같이 하여 얻어진 세라믹 재료에 대하여, 필요에 따라 분쇄 처리하여 입경을 조절하거나, 혹은 분급 처리와 조합함으로써 입경을 조정해도 된다. 이상의 공정에 의해, 유전체 재료가 얻어진다.

(적층 공정)

다음에, 얻어진 유전체 재료에, 폴리비닐부티랄(PVB) 수지 등의 바인더와, 에탄올, 톨루엔 등의 유기 용제와, 가소제를 첨가하여 습식 혼합한다. 얻어진 슬러리를 사용하여, 예를 들어 다이 코터법이나 닥터 블레이드법에 의해, 기재(51) 상에 유전체 그린 시트(52)를 도공하여 건조시킨다. 기재(51)는, 예를 들어 PET(폴리에틸렌테레프탈레이트) 필름이다.

다음에, 도 8의 (a)에서 예시하는 바와 같이, 유전체 그린 시트(52) 상에, 내부 전극 패턴(53)을 성막한다. 도 8의 (a)에서는, 일례로서, 유전체 그린 시트(52) 상에 4층의 내부 전극 패턴(53)이 소정의 간격을 두고 성막되어 있다. 내부 전극 패턴(53)이 성막된 유전체 그린 시트(52)를 적층 단위로 한다.

내부 전극 패턴(53)에는 Ni 페이스트를 사용한다. Ni 페이스트에는, Ni 분말과, Au, Pt, Cu, Fe, Cr, Zn 및 In 중 적어도 1종 이상의 첨가 원소의 유기 금속 착체나 미분말이 포함되어 있다. 첨가 원소와 Ni의 합금의 분말을 사용해도 된다. 첨가 원소의 표면에 코팅된 Ni 분말을 사용해도 된다. 첨가 원소의 유효 금속 농도는, Ni를 100at％로 한 경우에, 0.01at％ 이상 5at％ 이하로 하는 것이 바람직하다. 또한, 성막 방법은 인쇄, 스퍼터, 증착, 도금 등이어도 된다.

다음에, 유전체 그린 시트(52)를 기재(51)로부터 박리하면서, 도 8의 (b)에서 예시하는 바와 같이 적층 단위를 적층한다.

다음에, 적층 단위가 적층됨으로써 얻어진 적층체의 상하에 커버 시트(54)를 소정수(예를 들어 2 내지 10층)만큼 적층하여 열압착시키고, 소정 칩 치수(예를 들어 1.0mm×0.5mm)로 커트한다. 도 8의 (b)의 예에서는, 점선을 따라 커트한다. 커버 시트(54)는, 유전체 그린 시트(52)와 동일한 성분이어도 되고, 첨가 화합물이 달라도 된다.

(소성 공정)

이와 같이 하여 얻어진 세라믹 적층체를, N₂ 분위기에서 탈바인더 처리한 후에 외부 전극(20a, 20b)의 하지층으로 되는 금속 페이스트를 침지법으로 도포하고, 산소 분압 10^-5 내지 10^-8atm의 환원 분위기 중에서 1100 내지 1300℃로 10분 내지 2시간 소성한다. 이와 같이 하여, 적층 세라믹 콘덴서(100)가 얻어진다.

소성 온도, 소성 온도까지의 승온 속도, 소성 공정 시의 분위기 등의 소성 조건을 조정함으로써, 층(19)을 형성할 수 있다. 또한, 소결 보조제로 되는 SiO₂를 포함하는 액상 성분이 Ni를 주성분으로 하는 내부 전극 재료에 접촉하여, 소결 촉진 효과가 발현되기 전에, 층(19)이 내부 전극층(12)의 표층에 형성되는 것이 중요하다. 그를 위해, 소결 보조제로 되는 SiO₂가 융해되고, 액상이 생기기 시작하는 온도 영역보다 저온 영역(일례로서 1000℃ 이하의 온도 영역)에 있어서, 50℃/min 이하의 승온 속도 영역을 3분 이상 마련하거나, 1분 이상의 온도 유지 기간(동일 온도에서의 유지 기간)을 마련하는 소성 프로파일을 마련한다.

(재산화 처리 공정)

그 후, N₂ 가스 분위기 중에 있어서 600℃ 내지 1000℃에서 재산화 처리를 행해도 된다.

(도금 처리 공정)

그 후, 도금 처리에 의해, 외부 전극(20a, 20b)에 Cu, Ni, Sn 등의 금속 코팅을 행해도 된다.

또한, 상기 각 실시 형태에 있어서는, 세라믹 전자 부품의 일례로서 적층 세라믹 콘덴서에 대하여 설명하였지만, 그것에 한정되지 않는다. 예를 들어, 배리스터나 서미스터 등의 다른 전자 부품을 사용해도 된다.

<실시예>

이하, 실시 형태에 관한 적층 세라믹 콘덴서를 제작하고, 특성에 대하여 조사하였다.

(실시예 1)

티타늄산바륨을 유전체 재료로서 포함하는 유전체 그린 시트 상에, Ni 분말을 포함하는 Ni 페이스트가 인쇄된 적층 단위를 적층하고, 압착하고, 커트하고, 바인더를 제거하고, 소성함으로써, 칩 형상 1.0mm×0.5mm×0.5mm의 적층 칩을 제작하였다. 유전체층의 두께는 0.8㎛이고, 내부 전극층의 두께는 0.6㎛이고, 유전체층 및 내부 전극층의 각 적층수는 470층으로 하였다. 유전체 중에는, 주상인 유전체 재료 이외에, 소결 보조제로서 적량의 SiO₂ 분말을 배합하였다. 또한, Ni 페이스트에는 Au원을 첨가하였다. Ni를 100at％로 한 경우에, Au양을 1at％로 하였다.

(실시예 2)

실시예 2에서는, 내부 전극층의 두께를 0.5㎛로 한 것 이외에는, 실시예 1과 마찬가지의 조건으로 하였다.

(실시예 3)

실시예 3에서는, 내부 전극층의 두께를 0.4㎛로 한 것 이외에는, 실시예 1과 마찬가지의 조건으로 하였다.

(실시예 4)

실시예 4에서는, Ni 페이스트에 Au원 대신에 Pt원을 첨가하였다. Ni를 100at％로 한 경우에, Pt양을 1at％로 하였다. 내부 전극층의 두께를 0.4㎛로 하였다. 그 밖에는, 실시예 1과 마찬가지의 조건으로 하였다.

(실시예 5)

실시예 5에서는, Ni 페이스트에 Au원 대신에 Cu원을 첨가하였다. Ni를 100at％로 한 경우에, Cu양을 1at％로 하였다. 내부 전극층의 두께를 0.4㎛로 하였다. 그 밖에는, 실시예 1과 마찬가지의 조건으로 하였다.

(실시예 6)

실시예 6에서는, Ni 페이스트에 Au원 대신에 Fe원을 첨가하였다. Ni를 100at％로 한 경우에, Fe양을 1at％로 하였다. 내부 전극층의 두께를 0.4㎛로 하였다. 그 밖에는, 실시예 1과 마찬가지의 조건으로 하였다.

(실시예 7)

실시예 7에서는, Ni 페이스트에 Au원 대신에 Cr원을 첨가하였다. Ni를 100at％로 한 경우에, Cr양을 1at％로 하였다. 내부 전극층의 두께를 0.4㎛로 하였다. 그 밖에는, 실시예 1과 마찬가지의 조건으로 하였다.

(실시예 8)

실시예 8에서는, Ni 페이스트에 Au원 대신에 Zn원을 첨가하였다. Ni를 100at％로 한 경우에, Zn양을 1at％로 하였다. 내부 전극층의 두께를 0.4㎛로 하였다. 그 밖에는, 실시예 1과 마찬가지의 조건으로 하였다.

(실시예 9)

실시예 9에서는, Ni 페이스트에 Au원 대신에 In원을 첨가하였다. Ni를 100at％로 한 경우에, In양을 1at％로 하였다. 내부 전극층의 두께를 0.4㎛로 하였다. 그 밖에는, 실시예 1과 마찬가지의 조건으로 하였다.

(비교예 1)

비교예 1에서는, Ni 페이스트에 Au원을 첨가하지 않았다. 그 밖에는, 실시예 1과 마찬가지의 조건으로 하였다.

(비교예 2)

비교예 2에서는, Ni 페이스트에 Au원을 첨가하지 않았다. 내부 전극층의 두께를 0.5㎛로 하였다. 그 밖에는, 실시예 1과 마찬가지의 조건으로 하였다.

(비교예 3)

비교예 3에서는, Ni 페이스트에 Au원을 첨가하지 않았다. 내부 전극층의 두께를 0.4㎛로 하였다. 그 밖에는, 실시예 1과 마찬가지의 조건으로 하였다.

실시예 1 내지 9 및 비교예 1 내지 3의 각각에 대하여, 유전체층과 내부 전극층의 계면에 있어서의 STEM-EDS 라인 분석을 행하였다. 실시예 1 내지 9에 대해서는, 내부 전극층측에 첨가 원소를 포함하는 층이 확인되고, 당해 층이 유전체층측의 2차상과 접촉되어 있는 것이 확인되었다.

도 9는, 실시예 1의 적층 세라믹 콘덴서에 대한 STEM-EDS 라인 분석을 행한 위치를 도시하는 도면이다. 도 9에 도시하는 바와 같이, 유전체층과 내부 전극층의 계면 부근으로서, 2차상과 첨가 원소를 포함하는 층이 접촉하는 개소에 있어서, 유전체층으로부터 내부 전극층을 향하여 라인 분석을 행하였다.

도 10의 (a) 내지 도 11의 (c)는, 실시예 1의 적층 세라믹 콘덴서에 대한 STEM-EDS 라인 분석의 결과를 나타내고 있다. 도 10의 (a)는, O(산소)의 측정 농도를 나타낸다. 도 10의 (b)는, Ti의 측정 농도를 나타낸다. 도 10의 (c)는, Ni의 측정 농도를 나타낸다. 도 11의 (a)는, Ba의 측정 농도를 나타낸다. 도 11의 (b)는, Au의 측정 농도를 나타낸다. 도 11의 (c)는, Si의 측정 농도를 나타낸다. 도 10의 (a) 내지 도 11의 (c)에 있어서, 점선은 유전체층(11)과 내부 전극층(12)의 계면을 나타내고 있다.

도 10의 (a)에 나타내는 바와 같이, 계면을 경계로 O(산소) 농도가 급격하게 저하된다. 이것은, 내부 전극층에서는 산소 농도가 낮기 때문이라고 생각된다. 도 10의 (b)에 나타내는 바와 같이, 계면을 경계로 Ti 농도가 급격하게 저하된다. 이것은, Ti는 유전체층의 티타늄산바륨에 주로 포함되고, 내부 전극층에서는 Ti 농도가 낮기 때문이라고 생각된다. 도 10의 (c)에 나타내는 바와 같이, 계면을 경계로 Ni 농도가 급격하게 높아진다. 이것은, Ni는 주로 내부 전극층에 포함되고, 유전체층에서는 Ni 농도가 낮기 때문이라고 생각된다. 도 11의 (a)에 나타내는 바와 같이, 계면을 경계로 Ba 농도가 급격하게 저하된다. 이것은, Ba는 유전체층의 티타늄산바륨에 주로 포함되고, 내부 전극층에서는 Ba 농도가 낮기 때문이라고 생각된다.

도 11의 (b) 및 도 11의 (c)에 나타내는 바와 같이, 계면 부근에 Au 농도의 피크와 Si 농도의 피크가 나타났다. Au 농도의 피크는, 계면보다 내부 전극층측에 위치하였다. 이것은, 계면에 있어서 내부 전극층측에 Au를 포함하는 층이 형성되었기 때문이라고 생각된다. Si 농도의 피크는, 계면보다 유전체층측에 위치하였다. 이것은, 계면에 있어서 유전체층측에 2차상이 형성되었기 때문이라고 생각된다. Au 피크 톱 위치에서의 Si양은, 유전체층 중의 평균적인 수준의 Si양보다 고농도였다. 또한, Si 피크 톱 위치에서의 Au양은, 내부 전극층 중의 평균적인 수준의 Au양보다 고농도였다. Au를 포함하는 층과 접하는 2차상 중의 Si 비율(at％)은, 유전체층 중의 Si양의 평균값(at％)보다 1at％ 이상 높았다.

실시예 2 내지 9에서도, 실시예 1과 마찬가지로, 계면 부근에 첨가 원소 농도의 피크와 Si 농도의 피크가 나타났다. 첨가 원소 농도의 피크는, 계면보다 내부 전극층측에 위치하였다. 이것은, 계면에 있어서 내부 전극층측에 첨가 원소를 포함하는 층이 형성되었기 때문이라고 생각된다. Si 농도의 피크는, 계면보다 유전체층측에 위치하였다. 이것은, 계면에 있어서 유전체층측에 2차상이 형성되었기 때문이라고 생각된다. 첨가 원소 피크 톱 위치에서의 Si양은, 유전체층 중의 평균적인 수준의 Si양보다 고농도였다. 또한, Si 피크 톱 위치에서의 첨가 원소량은, 내부 전극층 중의 평균적인 수준의 첨가 원소량보다 고농도였다. 또한, 각 실시예에 있어서, 첨가 원소를 포함하는 층은, 도 11의 (b)와 같이 계면을 기준으로 하여, 내부 전극층측 및 유전체층측에 각각 15nm의 범위 내에서, 첨가 원소의 농도가 가장 높아지는 영역, 즉 첨가 원소의 피크의 위치를 나타내는 영역이다. 또한, 각 실시예에 있어서, 도 11의 (c)와 같이 Si를 포함하는 2차상은, 계면을 기준으로 하여, 내부 전극층측 및 유전체층측에 각각 15nm의 범위 내에서, Si의 농도가 가장 높아지는 영역, 즉 Si의 피크의 위치를 나타내는 영역이다.

비교예 1 내지 3에서는, 첨가 원소를 포함하는 층이 확인되지 않았다.

실시예 1 내지 9의 각각에 대하여, 유전체층과 내부 전극층의 계면에 있어서, 적층 방향에 있어서의 2차상의 두께/(첨가 원소를 포함하는 층)의 두께를 측정하였다. 당해 비율은, 실시예 1에서는 0.73이고, 실시예 2에서는 0.96이고, 실시예 3에서는 1.10이고, 실시예 4에서는 1.04이고, 실시예 5에서는 1.09이고, 실시예 6에서는 1.14이고, 실시예 7에서는 1.12이고, 실시예 8에서는 0.99이고, 실시예 9에서는 0.93이었다.

실시예 1 내지 9 및 비교예 1 내지 3의 각각의 적층 세라믹 콘덴서에 관하여, 내부 전극층의 연속률을 측정하였다. 내부 전극층의 연속률은, 칩 중앙 부근의 단면 연마면의 SEM 관찰(배율 5000배, 4시야 평균)로부터 측정하였다. 실시예와 비교예에서, 동일한 두께끼리의 연속률비를 측정하였다. 결과를 표 1에 나타낸다. 비교예 1의 연속률과 비교하여, 실시예 1의 연속률은 1.05배가 되었다. 비교예 2의 연속률과 비교하여, 실시예 2의 연속률은 1.14배가 되었다. 비교예 3의 연속률과 비교하여, 실시예 3의 연속률은 1.17배가 되고, 실시예 4의 연속률은 1.26배가 되고, 실시예 5의 연속률은 1.16배가 되고, 실시예 6의 연속률은 1.17배가 되고, 실시예 7의 연속률은 1.26배가 되고, 실시예 8의 연속률은 1.17배가 되고, 실시예 9의 연속률은 1.17배가 되었다. 이상의 결과로부터, 내부 전극층의 두께가 동일한 조건에서는, 2차상에 첨가 원소를 포함하는 층을 접촉시킴으로써, 내부 전극층의 연속률이 향상되는 것을 알 수 있었다.

이상, 본 발명의 실시예에 대하여 상세하게 설명하였지만, 본 발명은 이러한 특정의 실시예에 한정되는 것은 아니며, 특허 청구의 범위에 기재된 본 발명의 요지의 범위 내에 있어서, 다양한 변형ㆍ변경이 가능하다.

10: 적층 칩
11: 유전체층
12: 내부 전극층
13: 커버층
14: 용량 영역
15: 엔드 마진
16: 사이드 마진
17: 주상
18: 2차상
19: 첨가 원소를 포함하는 층
20a, 20b: 외부 전극
51: 기재
52: 유전체 그린 시트
53: 내부 전극 패턴
100: 적층 세라믹 콘덴서

Claims

유전체층과, Ni를 주상으로 하는 내부 전극층이 교대로 적층된 적층 칩을 구비하고,
적어도 어느 상기 유전체층은, 인접하는 상기 내부 전극층과의 계면에 있어서, Si를 포함하는 2차상을 구비하고,
상기 2차상을 구비하는 상기 유전체층에 인접하는 상기 내부 전극층은, 상기 계면의 상기 2차상과 접촉하는 개소에 있어서, Au, Pt, Cu, Fe, Cr, Zn 및 In 중 어느 1종 이상의 첨가 원소를 포함하는 층이 구비되어 있는 것을 특징으로 하는 세라믹 전자 부품.
제1항에 있어서, 상기 2차상을 구비하는 상기 유전체층에 인접하는 상기 내부 전극층에 있어서, Ni에 대하여, 상기 첨가 원소의 합계량이 0.01at％ 이상 5at％ 이하인 것을 특징으로 하는 세라믹 전자 부품.
제1항 또는 제2항에 있어서, 상기 첨가 원소를 포함하는 층은, 상기 첨가 원소의 단금속, 합금 또는 산화물인 것을 특징으로 하는 세라믹 전자 부품.
제1항 또는 제2항에 있어서, 상기 유전체층과 상기 내부 전극층의 적층 방향에 있어서의 (상기 2차상의 두께/상기 첨가 원소를 포함하는 층의 두께)는 0.1 이상 3 이하인 것을 특징으로 하는 세라믹 전자 부품.
제1항 또는 제2항에 있어서, 상기 유전체층의 두께는 0.5㎛ 이하인 것을 특징으로 하는 세라믹 전자 부품.
제1항 또는 제2항에 있어서, 상기 유전체층과 상기 내부 전극층의 적층 방향으로 STEM-EDS 라인 분석을 행한 경우에, 상기 2차상에 있어서 Si 농도의 피크가 나타나고, 상기 첨가 원소를 포함하는 층에 있어서 상기 첨가 원소의 농도의 피크가 나타나는 것을 특징으로 하는 세라믹 전자 부품.
제1항 또는 제2항에 있어서, 상기 2차상을 구비하는 상기 유전체층에 인접하는 상기 내부 전극층의 두께는 0.05㎛ 이상 0.4㎛ 이하인 것을 특징으로 하는 세라믹 전자 부품.
제1항 또는 제2항에 있어서, 상기 유전체층은 티타늄산바륨을 포함하는 것을 특징으로 하는 세라믹 전자 부품.
SiO₂를 포함하는 소결 보조제를 포함하는 유전체 그린 시트 상에, Au, Pt, Cu, Fe, Cr, Zn 및 In 중 어느 1종 이상의 첨가 원소를 포함하는 Ni 페이스트의 내부 전극 패턴을 형성함으로써 적층 단위를 형성하는 공정과,
복수의 상기 적층 단위를 적층함으로써 적층체를 형성하는 공정과,
상기 적층체를 소성하는 공정을 포함하고,
상기 유전체 그린 시트의 소성에 의해 얻어지는 유전체층 중 적어도 어느 것이, 상기 내부 전극 패턴의 소성에 의해 얻어지는 인접하는 내부 전극층과의 계면에, Si를 포함하는 2차상이 형성되고, 상기 인접하는 내부 전극층에 있어서 상기 2차상과 접촉하는 개소에, 상기 첨가 원소를 포함하는 층이 형성되도록, 상기 소성하는 공정의 조건을 조정하는 것을 특징으로 하는 세라믹 전자 부품의 제조 방법.