JP4267614B2 - 積層型セラミック電子部品の製造方法 - Google Patents

Description

本発明は、積層セラミックコンデンサなどの積層型セラミック電子部品の製造方法に係り、さらに詳しくは、クラックの発生が防止されており、ショート不良率および耐電圧不良率が低く、しかも、高い静電容量を有する積層型セラミック電子部品の製造方法に関する。

積層型セラミック電子部品の一例としての積層セラミックコンデンサは、小型、大容量、高信頼性の電子部品として広く利用されており、１台の電子機器の中で使用される個数も多数にのぼる。近年、機器の小型・高性能化にともない、積層セラミックコンデンサに対する更なる小型化、大容量化、低価格化、高信頼性化への要求はますます厳しくなっている。

このような小型化および高容量化を進めるために、誘電体層および内部電極層の厚みを薄くし（薄層化）、かつそれらを可能な限り多く積層する（多層化）ことが行われている。しかしながら、薄層化・多層化を行うと、誘電体層と内部電極層との間の界面が増加するなどの理由により、層間剥離現象（デラミネーション）やクラックが発生し易くなってしまい、これらに起因してショート不良が発生してしまうという問題がある。

これに対して、たとえば、特許文献１では、積層セラミックコンデンサの内部電極層を形成するための導電体ペーストとして、粒径の異なる第一のセラミック粉末と、第二のセラミック粉末と、を共材として含有する導電体ペーストが開示されている。特に、この文献においては、第一のセラミック粉末として、微細なセラミック粉末を使用し、第二のセラミック粉末として、内部電極の厚み（具体的には、実施例において約２．５μｍ）よりも大きな粒径を有するセラミック粉末（具体的には、実施例において粒径３μｍ）を使用している。

そして、この特許文献１によると、このような導電体ペーストを使用することにより、内部電極層内に、この内部電極層を介して隣り合う一方のセラミック層から、他方のセラミック層に達する大きな粒径を有するセラミック粒子を含有させることにより、デラミネーションやクラックの抑制を図っている。しかしながら、この特許文献１では、内部電極層内に含有させた大きな粒子径を有するセラミック粒子が、電極の途切れ部分を形成してしまうため、この途切れ部分の影響により、静電容量が低下してしまい、結果として、高容量化に対応することができないという問題もあった。

さらに、この文献では、上記のように第二のセラミック粉末として、大きな粒子径を有するセラミック粉末（特に内部電極の厚みよりも大きな粒子径を有するセラミック粉末）を使用しているため、次のような問題が発生していた。すなわち、このように粒子径の大きなセラミック粉末を使用すると、この粒子径の大きなセラミック粉末により、隣接する誘電体層の厚みが影響を受けてしまい、特に、隣接する誘電体層が部分的に薄くなってしまうという現象が発生していた。そして、このことが原因となり、結果として、ショート不良率や耐電圧不良率が悪化してしまうという問題もあった。

特開２０００−２７７３６９号公報

本発明は、このような実状に鑑みてなされ、クラックの発生が有効に防止され、ショート不良率および耐電圧不良率が低く、しかも、高い静電容量を有する積層セラミックコンデンサなどの積層型セラミック電子部品の製造方法を提供することを目的とする。

上記目的を達成するために、本発明に係る積層型セラミック電子部品の製造方法は、
誘電体層と、内部電極層と、を有する積層型セラミック電子部品を製造する方法であって、
焼成後に前記誘電体層となるグリーンシートを形成する工程と、
導電体ペーストを用いて、前記グリーンシート上に、焼成後に前記内部電極層となる焼成前電極層を所定パターンで形成する工程と、
前記グリーンシートと、前記焼成前電極層と、を次々に積層し、グリーンチップを形成する工程と、
前記グリーンチップを焼成する工程と、を有し、
前記焼成前電極層を形成するための導電体ペーストが、少なくとも導電体粒子と、セラミック粉末から構成される第１共材と、セラミック粉末から構成され、前記第１共材よりも大きな平均粒子径を有する第２共材と、を含み、
前記第１共材の平均粒子径が、前記導電体粒子の平均粒子径の１／２０〜１／２の大きさであり、
前記第２共材の平均粒子径が、焼成後の前記内部電極層の平均厚みの１／１０〜１／２の大きさであることを特徴とする。

本発明においては、内部電極層を形成するための導電体ペーストとして、所定の平均粒子径を有する第１共材を含有するペーストを使用する。そのため、焼成過程における、導電体粒子の粒成長に起因する内部電極層の球状化を有効に防止することができ、静電容量を高く保つことができる。

さらに、本発明では、前記導電体ペースト中に、前記第１共材よりも大きな平均粒子径を有する第２共材をさらに含有させており、この第２共材が、主に、内部電極層と誘電体層との界面付近で焼結し、焼成後には、誘電体層側から内部電極層中に突き出たセラミック粒子として存在することとなる。そして、この突き出たセラミック粒子による前記内部電極層へのアンカー効果により、内部電極層と誘電体層との間の結合強度を高くすることができ、その結果として、クラックの発生（特に、デラミネーションに起因するクラックの発生）を有効に防止することができる。

しかも、本発明においては、前記第２共材の平均粒子径を、焼結後における内部電極層の厚みの１／１０〜１／２の範囲に制御しているため、この第２共材により形成される、内部電極層に突き出たセラミック粒子を、内部電極層を貫通しないような構成とすることができる。そのため、内部電極層の途切れの原因となることなく、高い静電容量を実現することができる。また、第２共材の平均粒子径を上記範囲とするため、隣接する誘電体層の厚みに影響を及ぼすことがないため、ショート不良率や耐電圧不良率を悪化させることもない。

本発明において、好ましくは、前記第２共材の平均粒子径が、０．２〜０．５μｍである。

本発明において、好ましくは、前記導電体ペースト中における、前記第１共材の含有量が、前記導電体粒子１００重量部に対して、５〜３５重量部である。第１共材の含有量が少なすぎると、内部電極層の球状化抑制効果が得難くなる。一方、第１共材の含有量が多すぎると、焼成後の内部電極層の被覆率が低下してしまい、その結果、静電容量が低下してしまう傾向にある。

本発明において、好ましくは、前記導電体ペースト中における、前記第２共材の含有量が、前記導電体粒子１００重量部に対して、１重量部より多く、１５重量部未満である。第２共材の含有量が少なすぎると、上述した内部電極層に突き出たセラミック粒子が形成されることによる内部電極層へのアンカー効果が得難くなる。一方、第１共材の含有量が多すぎると、ショート不良率および耐電圧不良率が悪化してしまう傾向にある。

本発明に係る積層型セラミック電子部品としては、特に限定されないが、積層セラミックコンデンサ、圧電素子、チップインダクタ、チップバリスタ、チップサーミスタ、チップ抵抗、その他の表面実装チップ型電子部品（ＳＭＤ）などが例示される。

なお、本発明において、前記被覆率とは、内部電極層に前記途切れ部が全く無いとして仮定した場合に、内部電極層が誘電体層を被覆する理想面積に対して、内部電極層が誘電体層を実際に被覆する面積の割合である。また、本発明において、各粒子や粉末の平均粒子径は、ＳＥＭ観察によるＳＥＭ径の平均値を意味する。

本発明によると、内部電極層を形成するための導電体ペーストとして、所定の平均粒子径を有する第１共材と、この第１共材よりも大きな平均粒子径を有する第２共材と、を含有するペーストを使用する。そのため、第１共材による内部電極層の球状化の防止効果に加えて、第２共材が、内部電極層と誘電体層との界面付近で焼結することにより形成される、内部電極層に突き出たセラミック粒子により、クラックの発生（特に、デラミネーションに起因するクラックの発生）を有効に防止することができる。

特に、本発明では、このような第２共材として、平均粒子径が、焼結後における内部電極層の厚みの１／１０〜１／２の範囲に制御されている共材を使用する。そのため、上述した特許文献１（特開２０００−２７７３６９号公報）において、問題となっていた電極途切れに起因する静電容量の低下や、隣接する誘電体層の厚みに影響を与えてしまうことに起因するショート不良率や耐電圧不良率を悪化させることない。そのため、本発明によれば、クラックの発生を有効に防止しつつ、しかも、ショート不良率および耐電圧不良率を低くすることができ、さらには、静電容量を高く保つことができる。

以下、本発明を、図面に示す実施形態に基づき説明する。
図１は本発明の一実施形態に係る積層セラミックコンデンサの断面図、
図２は本発明の一実施形態に係る積層セラミックコンデンサの拡大断面図、
図３は本発明の一実施形態に係る内部電極層に突き出したセラミック粒子の微細構造を示す図である。

積層セラミックコンデンサ
図１に示すように、本発明の一実施形態に係る積層セラミックコンデンサ１は、誘電体層２と内部電極層３とが交互に積層された構成のコンデンサ素体１０を有する。このコンデンサ素体１０の両側端部には、素体１０の内部で交互に配置された内部電極層３と各々導通する一対の外部電極４，４が形成してある。内部電極層３は、各側端面がコンデンサ素体１０の対向する２端部の表面に交互に露出するように積層してある。一対の外部電極４，４は、コンデンサ素体１０の両端部に形成され、交互に配置された内部電極層３の露出端面に接続されて、コンデンサ回路を構成する。

コンデンサ素体１０の外形や寸法には特に制限はなく、用途に応じて適宜設定することができ、通常、外形はほぼ直方体形状とし、寸法は通常、縦（０．４〜５．６ｍｍ）×横（０．２〜５．０ｍｍ）×高さ（０．２〜２．５ｍｍ）程度とすることができる。

内部電極層３に含有される導電材は特に限定されないが、誘電体層２の構成材料として、耐還元性を有する材料を使用する場合には、卑金属を用いることができる。導電材として用いる卑金属としては、Ｎｉ、Ｃｕ、Ｎｉ合金またはＣｕ合金が好ましい。内部電極層３の主成分をＮｉにした場合には、誘電体が還元されないように、低酸素分圧（還元雰囲気）で焼成するという方法がとられている。

内部電極層３の厚さは用途等に応じて適宜決定すればよいが、通常、０．５〜５μｍ、特に１〜２．５μｍ程度であることが好ましい。

誘電体層２は、複数のセラミック粒子から構成されている。誘電体層２を構成するセラミック粒子の組成は、特に限定されないが、たとえば、｛（Ｂａ_{（１−ｘ−ｙ）} Ｃａ_ｘ Ｓｒ_ｙ ）Ｏ｝_Ａ （Ｔｉ_{（１−ｚ）} Ｚｒ_ｚ ）_Ｂ Ｏ_２ で表される主成分を有する誘電体磁器組成物から構成される。なお、Ａ，Ｂ，ｘ，ｙ，ｚは、いずれも任意の範囲である。誘電体磁器組成物中に主成分と共に含まれる副成分としては、Ｓｒ，Ｙ，Ｇｄ，Ｔｂ，Ｄｙ，Ｖ，Ｍｏ，Ｈｏ，Ｚｎ，Ｃｄ，Ｔｉ，Ｓｎ，Ｗ，Ｂａ，Ｃａ，Ｍｎ，Ｍｇ，Ｃｒ，Ｓｉ，およびＰの酸化物から選ばれる１種類以上を含む副成分が例示される。

副成分を添加することにより、主成分の誘電特性を劣化させることなく低温焼成が可能となり、誘電体層２を薄層化した場合の信頼性不良を低減することができ、長寿命化を図ることができる。ただし、本発明では、誘電体層２を構成するセラミック粒子の組成は、上記に限定されるものではない。

誘電体層２の積層数や厚み等の諸条件は、目的や用途に応じ適宜決定すればよいが、本実施形態では、誘電体層２の厚みは、好ましくは０．５μｍ〜５μｍ、より好ましくは０．５〜２．０μｍである。

本実施形態においては、図２に示すように、誘電体層２には、内部電極層３に突き出たセラミック粒子２０が含有されている（なお、図２においては、内部電極層３に突き出たセラミック粒子２０以外の、誘電体層２を構成する他のセラミック粒子については、図示を省略した。）。そして、この突き出たセラミック粒子２０は、内部電極層３中に突き出ているとともに、誘電体層２を構成する他のセラミック粒子（図示省略）と結合している。なお、本実施形態では、この突き出たセラミック粒子２０は、主に、後述する内部電極層を形成するための導電体ペーストに含有された第２共材（セラミック粉末）が、内部電極層３と誘電体層２との界面付近で焼結することにより形成される。

そして、本実施形態においては、導電体ペーストに含有させた第２共材が、焼結後に、この突き出たセラミック粒子２０となり、このセラミック粒子２０による内部電極層３へのアンカー効果により、内部電極層３と誘電体層２との間の結合強度を高くすることができ、結果として、クラックの発生（特に、デラミネーションに起因するクラックの発生）を有効に防止することができる。

しかも、本実施形態においては、内部電極層を形成するための導電体ペーストに含有されている第２共材の平均粒子径を、後述する所定の範囲に制御しているため、主に第２共材が内部電極層３と誘電体層２との界面付近で焼結することにより形成される、この突き出たセラミック粒子２０は、内部電極層３を貫通しないような構成とすることができる。そのため、内部電極層３の途切れの原因となることはなく、内部電極層と誘電体層との間の結合強度を高くすることができ、クラックの発生を有効に防止しつつ、高い静電容量を実現することができる。

外部電極４に含有される導電材は特に限定されないが、通常、ＣｕやＣｕ合金あるいはＮｉやＮｉ合金等を用いる。なお、ＡｇやＡｇ−Ｐｄ合金等も、もちろん使用可能である。なお、本実施形態では、安価なＮｉ，Ｃｕや、これらの合金を用いることができる。
外部電極の厚さは用途等に応じて適宜決定されればよいが、通常、１０〜５０μｍ程度であることが好ましい。

積層セラミックコンデンサの製造方法
次に、積層セラミックコンデンサ１の製造方法を説明する。本実施形態では、ペーストを用いた通常の印刷法やシート法によりグリーンチップを作製し、これを焼成した後、外部電極を印刷または転写して焼成することにより製造される。以下、製造方法について具体的に説明する。

まず、誘電体層用ペーストに含まれる誘電体原料を準備し、これを塗料化して、誘電体層用ペーストを調製する。

誘電体層用ペーストは、誘電体原料と有機ビヒクルとを混練した有機系の塗料であってもよく、水系の塗料であってもよい。

誘電体原料としては、複合酸化物や酸化物となる各種化合物、たとえば炭酸塩、硝酸塩、水酸化物、有機金属化合物などから適宜選択され、混合して用いることができる。誘電体原料は、通常、平均粒子径が０．４μｍ以下、好ましくは０．１〜０．３μｍ程度の粉体として用いられる。なお、きわめて薄いセラミックグリーンシートを形成するためには、セラミックグリーンシート厚みよりも細かい粉体を使用することが望ましい。

有機ビヒクルとは、バインダを有機溶剤中に溶解したものである。有機ビヒクルに用いるバインダは特に限定されず、エチルセルロース、ポリビニルブチラール等の通常の各種バインダから適宜選択すればよい。また、用いる有機溶剤も特に限定されず、印刷法やシート法など、利用する方法に応じて、ターピネオール、ブチルカルビトール、アセトン、トルエン等の各種有機溶剤から適宜選択すればよい。

また、誘電体層用ペーストを水系の塗料とする場合には、水溶性のバインダや分散剤などを水に溶解させた水系ビヒクルと、誘電体原料とを混練すればよい。水系ビヒクルに用いる水溶性バインダは特に限定されず、例えば、ポリビニルアルコール、セルロース、水溶性アクリル樹脂などを用いればよい。

本実施形態では、内部電極層３を形成するための導電体ペーストとして、導電体粒子と、セラミック粉末から構成される第１共材と、セラミック粉末から構成され、この第１共材よりも大きな平均粒子径を有する第２共材と、上記した有機ビヒクルと、を混練して調製されるペーストを使用する。

本実施形態は、内部電極層３を形成するための導電体ペーストとして、導電体粒子に加えて、第１共材および第２共材を含有するペーストを使用する点に最大の特徴を有する。特に、このようなペーストを使用することにより、クラックの発生（特に、デラミネーションに起因するクラックの発生）を有効に防止することができるとともに、ショート不良率をおよび耐電圧不良率の低減を図ることができる。

導電体粒子としては、上記した各種導電性金属や合金からなる導電材、あるいは焼成後に上記した導電材となる各種酸化物、有機金属化合物、レジネート等が挙げられる。特に、主成分をＮｉとした粒子を使用することが好ましく、より好ましくはＮｉ含有量が９０重量％以上の粒子、さらに好ましくはＮｉ含有量が９５重量％以上の粒子を使用する。なお、導電体粒子の平均粒子径は、好ましくは０．１μｍ〜０．７μｍ、より好ましくは０．１μｍ〜０．３μｍである。

第１共材の平均粒子径は、上記導電体粒子の平均粒子径の１／２０〜１／２の大きさであり、好ましくは１／１５〜１／５の大きさである。第１共材は、主に、焼成過程における、導電体粒子の粒成長に起因する内部電極層の球状化を防止する効果を奏する。そして、内部電極層の球状化を防止することにより、静電容量の低下を有効に防止することができる。第１共材の平均粒子径が、導電体粒子の平均粒子径の１／２０未満となると、導電体ペースト中への分散が困難となる。一方、１／２より大きくなると、導電体粒子の粒成長の抑制効果が得られなくなる。なお、第１共材としては、セラミック粉末から構成されていれば良く、特に限定されないが、誘電体層用ペーストに使用される誘電体原料と同様の組成を有する誘電体材料を使用することが好ましい。

導電体ペースト中における、第１共材の含有量は、導電体粒子１００重量部に対して、好ましくは５〜３５重量部であり、より好ましくは１０〜２５重量部である。第１共材の含有量が少なすぎると、内部電極層３の球状化を抑制する効果が得難くなり、静電容量が低下してしまう。一方、第１共材の含有量が多すぎると、焼成後の内部電極層３の被覆率が低下してしまい、その結果、静電容量が低下してしまう傾向にある。

第２共材は、上記した第１共材よりも大きな平均粒子径を有する共材であり、その平均粒子径は、焼成後の内部電極層３の平均厚みの１／１０〜１／２の大きさであり、好ましくは１／５〜１／３の大きさである。この第２共材は、主に、内部電極層３と誘電体層２との界面付近で焼結し、その結果、焼成後には、図２に示すような、内部電極層３に突き出たセラミック粒子２０として存在することとなる。そして、この突き出たセラミック粒子２０による内部電極層３へのアンカー効果により、内部電極層３と誘電体層２との間の結合強度を高くすることができ、結果として、クラックの発生（特に、デラミネーションに起因するクラックの発生）を有効に防止することができる。

特に、本実施形態では、第２共材の平均粒子径を、内部電極層３の平均厚みの１／１０以上とすることにより、図３に示すように、このセラミック粒子２０の内部電極層３内における深さ（ｄ）を、内部電極層３の厚み（ｔ）に対して、好ましくは１０％以上の深さで突き出ている構成とすることができる。すなわち、たとえば、内部電極層３の厚み（ｔ）が、１μｍである場合には、好ましくは、０．１μｍ以上の深さ（ｄ）で、内部電極層内に突き出ている構成とすることができる。このような構成とすることにより、セラミック粒子２０の内部電極層３へのアンカー効果をより高めることができる。なお、図３においては、内部電極層３およびセラミック粒子２０以外は、図示を省略した。深さ（ｄ）が小さすぎると、上述のアンカー効果が小さくなってしまう傾向にある。

さらに、第２共材の平均粒子径を、内部電極層３の平均厚みの１／２以下とすることにより、セラミック粒子２０が内部電極層３を貫通しないような構成とすることができ、このような構成とすることにより、電極途切れによる静電容量の低下を有効に防止することができる。また、本実施形態では、第２共材の平均粒子径を、内部電極層３の平均厚みの１／２以下に制御することにより、この第２共材が、内部電極層３や誘電体層２の厚みに影響を与えることが無いような構成としている。そのため、この第２共材が、隣接する誘電体層２の厚みに影響を及ぼすことがなく、隣接する誘電体層が部分的に薄くなってしまうという現象が発生することもない。そのため、本実施形態では、このような現象が原因となるショート不良率や耐電圧不良率の発生を有効に防止することができる。

第２共材の平均粒子径が、内部電極層３の平均厚みの１／１０未満となると、焼結体に含有されるセラミック粒子２０の結晶粒子径（ｒ）が小さくなってしまい、セラミック粒子２０によるアンカー効果が不十分となってしまう。一方、１／２よりも大きくなると、セラミック粒子２０の結晶粒径（ｒ）が大きくなりすぎてしまい、その結果、セラミック粒子２０が、内部電極層３を貫通するような構成となり、電極途切れが発生し易くなる傾向にあり、また、ショート不良率や耐電圧不良率も悪化してしまう傾向にある。

第２共材の平均粒子径は、内部電極層３の厚みに応じて上記範囲内で適宜設定すれば良いが、好ましくは０．２〜０．５μｍである。

導電体ペースト中における、第２共材の含有量は、導電体粒子１００重量部に対して、好ましくは１重量部より多く、１５重量部未満であり、より好ましくは３重量部〜８重量部である。第２共材の含有量が少なすぎると、上述した内部電極層３に突き出たセラミック粒子２０による内部電極層３へのアンカー効果が得難くなる。一方、第２共材の含有量が多すぎると、この第２共材が誘電体層２側に移動してしまい、隣接する誘電体層２の厚みに影響を及ぼし、その結果、ショート不良率および耐電圧不良率が悪化してしまう傾向にある。なお、第２共材としては、セラミック粉末から構成されていれば良く、特に限定されないが、誘電体層用ペーストに使用される誘電体原料と同様の組成を有する誘電体材料を使用することが好ましい。

外部電極用ペーストは、上記した導電体粉末、および有機ビヒクルとを混練して調製すれば良い。

上記した各ペースト中の有機ビヒクルの含有量に特に制限はなく、通常の含有量、例えば、バインダは１〜５重量％程度、溶剤は１０〜５０重量％程度とすればよい。また、各ペースト中には、必要に応じて各種分散剤、可塑剤、誘電体、絶縁体等から選択される添加物が含有されていてもよい。これらの総含有量は、１０重量％以下とすることが好ましい。

印刷法を用いる場合、誘電体層用ペーストおよび導電体ペーストを、ＰＥＴ等の基板上に積層印刷し、所定形状に切断した後、基板から剥離してグリーンチップとする。

また、シート法を用いる場合、誘電体層用ペーストを用いてグリーンシートを形成し、この上に導電体ペーストを印刷した後、これらを積層してグリーンチップとする。

焼成前に、グリーンチップに脱バインダ処理を施す。脱バインダ処理は、内部電極層ペースト中の導電材の種類に応じて適宜決定されればよいが、導電材としてＮｉやＮｉ合金等の卑金属を用いる場合、脱バインダ雰囲気中の酸素分圧を１０^−４５ 〜１０^５ Ｐａとすることが好ましい。酸素分圧が前記範囲未満であると、脱バインダ効果が低下する。また酸素分圧が前記範囲を超えると、内部電極層が酸化する傾向にある。

また、それ以外の脱バインダ条件としては、昇温速度を好ましくは５〜３００℃／時間、より好ましくは１０〜１００℃／時間、保持温度を好ましくは１８０〜４００℃、より好ましくは２００〜３５０℃、温度保持時間を好ましくは０．５〜２４時間、より好ましくは２〜２０時間とする。また、焼成雰囲気は、空気もしくは還元性雰囲気とすることが好ましく、還元性雰囲気における雰囲気ガスとしては、たとえばＮ_２ とＨ_２ との混合ガスを加湿して用いることが好ましい。

グリーンチップ焼成時の雰囲気は、内部電極層用の導電体ペースト中の導電材の種類に応じて適宜決定されればよいが、導電材としてＮｉやＮｉ合金等の卑金属を用いる場合、焼成雰囲気中の酸素分圧は、１０^−７〜１０^−３Ｐａとすることが好ましい。酸素分圧が前記範囲未満であると、内部電極層の導電材が異常焼結を起こし、途切れてしまうことがある。また、酸素分圧が前記範囲を超えると、内部電極層が酸化する傾向にある。

また、焼成時の保持温度は、好ましくは１１００〜１４００℃、より好ましくは１２００〜１３８０℃、さらに好ましくは１２６０〜１３６０℃である。保持温度が前記範囲未満であると緻密化が不十分となり、前記範囲を超えると、内部電極層の異常焼結による電極の途切れや、内部電極層構成材料の拡散による容量温度特性の悪化、誘電体磁器組成物の還元が生じやすくなる。

これ以外の焼成条件としては、昇温速度を好ましくは５０〜５００℃／時間、より好ましくは２００〜３００℃／時間、温度保持時間を好ましくは０．５〜８時間、より好ましくは１〜３時間、冷却速度を好ましくは５０〜５００℃／時間、より好ましくは２００〜３００℃／時間とする。また、焼成雰囲気は還元性雰囲気とすることが好ましく、雰囲気ガスとしてはたとえば、Ｎ_２ とＨ_２ との混合ガスを加湿して用いることが好ましい。

還元性雰囲気中で焼成した場合、コンデンサ素子本体にはアニールを施すことが好ましい。アニールは、誘電体層を再酸化するための処理であり、これによりＩＲ寿命を著しく長くすることができるので、信頼性が向上する。

アニール雰囲気中の酸素分圧は、０．１Ｐａ以上、特に０．１〜１０Ｐａとすることが好ましい。酸素分圧が前記範囲未満であると誘電体層の再酸化が困難であり、前記範囲を超えると内部電極層が酸化する傾向にある。

アニールの際の保持温度は、１１００℃以下、特に５００〜１１００℃とすることが好ましい。保持温度が前記範囲未満であると誘電体層の酸化が不十分となるので、ＩＲが低く、また、ＩＲ寿命が短くなりやすい。一方、保持温度が前記範囲を超えると、内部電極層が酸化して容量が低下するだけでなく、内部電極層が誘電体素地と反応してしまい、容量温度特性の悪化、ＩＲの低下、ＩＲ寿命の低下が生じやすくなる。なお、アニールは昇温過程および降温過程だけから構成してもよい。すなわち、温度保持時間を零としてもよい。この場合、保持温度は最高温度と同義である。

これ以外のアニール条件としては、温度保持時間を好ましくは０〜２０時間、より好ましくは２〜１０時間、冷却速度を好ましくは５０〜５００℃／時間、より好ましくは１００〜３００℃／時間とする。また、アニールの雰囲気ガスとしては、たとえば、加湿したＮ_２ ガス等を用いることが好ましい。

上記した脱バインダ処理、焼成およびアニールにおいて、Ｎ_２ ガスや混合ガス等を加湿するには、例えばウェッター等を使用すればよい。この場合、水温は５〜７５℃程度が好ましい。

脱バインダ処理、焼成およびアニールは、連続して行なっても、独立に行なってもよい。これらを連続して行なう場合、脱バインダ処理後、冷却せずに雰囲気を変更し、続いて焼成の際の保持温度まで昇温して焼成を行ない、次いで冷却し、アニールの保持温度に達したときに雰囲気を変更してアニールを行なうことが好ましい。一方、これらを独立して行なう場合、焼成に際しては、脱バインダ処理時の保持温度までＮ_２ ガスあるいは加湿したＮ_２ ガス雰囲気下で昇温した後、雰囲気を変更してさらに昇温を続けることが好ましく、アニール時の保持温度まで冷却した後は、再びＮ_２ ガスあるいは加湿したＮ_２ ガス雰囲気に変更して冷却を続けることが好ましい。また、アニールに際しては、Ｎ_２ ガス雰囲気下で保持温度まで昇温した後、雰囲気を変更してもよく、アニールの全過程を加湿したＮ_２ ガス雰囲気としてもよい。

上記のようにして得られたコンデンサ素子本体に、例えばバレル研磨やサンドブラストなどにより端面研磨を施し、外部電極用ペーストを印刷または転写して焼成し、外部電極４を形成する。外部電極用ペーストの焼成条件は、例えば、加湿したＮ_２ とＨ_２ との混合ガス中で６００〜８００℃にて１０分間〜１時間程度とすることが好ましい。そして、必要に応じ、外部電極４表面に、めっき等により被覆層を形成する。
このようにして製造された本発明の積層セラミックコンデンサは、ハンダ付等によりプリント基板上などに実装され、各種電子機器等に使用される。

以上、本発明の実施形態について説明してきたが、本発明はこうした実施形態に何等限定されるものではなく、本発明の要旨を逸脱しない範囲内において種々なる態様で実施し得ることは勿論である。

たとえば、上述した実施形態では、本発明に係る積層型セラミック電子部品として積層セラミックコンデンサを例示したが、本発明に係る積層型セラミック電子部品としては、積層セラミックコンデンサに限定されず、上記構成を有するものであれば何でも良い。

以下、本発明を、さらに詳細な実施例に基づき説明するが、本発明は、これら実施例に限定されない。

実施例１
まず、誘電体原料を作製するための出発原料として、平均粒子径０．２μｍの主成分原料（ＢａＴｉＯ_３ ）と、副成分原料としてのＹ_２ Ｏ_３ 、Ｖ_２ Ｏ_５ 、ＣｒＯ、ＭｇＯ、ＳｉＯ_２ およびＣａＯとを準備した。次いで、準備した出発原料をボールミルにより１６時間湿式混合することにより、誘電体原料を調製した。

上記にて調製した誘電体原料：１００重量部と、アクリル樹脂：４．８重量部と、酢酸エチル：１００重量部と、ミネラルスピリット：６重量部と、トルエン：４重量部とをボールミルで混合してペースト化し、誘電体層用ペーストを得た。

次いで、平均粒子径０．２μｍのＮｉ粒子：１００重量部と、第１共材としてのＢａＴｉＯ_３ （平均粒子径：０．０５μｍ）：２０重量部と、第２共材としてのＢａＴｉＯ_３ （平均粒子径：０．５μｍ）：表１に示す量と、有機ビヒクル（エチルセルロース８重量部をターピネオール９２重量部に溶解したもの）：４０重量部と、ターピネオール：１０重量部とを３本ロールにより混練してペースト化し、内部電極層を形成するための導電体ペーストを得た。

次いで、平均粒径０．５μｍのＣｕ粒子：１００重量部と、有機ビヒクル（エチルセルロース樹脂８重量部をターピネオール９２重量部に溶解したもの）：３５重量部およびターピネオール：７重量部とを混練してペースト化し、外部電極用ペーストを得た。

次いで、上記誘電体層用ペーストを用いてＰＥＴフィルム上に、グリーンシートを形成し、この上に内部電極層用の導電体ペーストを印刷したのち、ＰＥＴフィルムからグリーンシートを剥離した。次いで、これらのグリーンシートと保護用グリーンシート（導電体ペーストを印刷しないもの）とを積層、圧着して、グリーンチップを得た。内部電極を有するシートの積層数は２２０層とした。なお、本実施例では、導電体ペーストの印刷は、焼成後の内部電極の厚みが１．０μｍとなるような厚みで行った。

次いで、グリーンチップを所定サイズに切断し、脱バインダ処理、焼成およびアニールを行って、積層セラミック焼成体を得た。

脱バインダ処理は、昇温時間１５℃／時間、保持温度２８０℃、保持時間８時間、空気雰囲気の条件で行った。
焼成は、昇温速度２００℃／時間、保持温度１２８０〜１３２０℃、保持時間２時間、冷却速度３００℃／時間、加湿したＮ_２ ＋Ｈ_２ 混合ガス雰囲気（酸素分圧は１０^−９気圧）の条件で行った。
アニールは、保持温度９００℃、温度保持時間９時間、冷却速度３００℃／時間、加湿したＮ_２ ガス雰囲気（酸素分圧は１０^−５気圧）の条件で行った。なお、焼成およびアニールの際の雰囲気ガスの加湿には、水温を３５℃としたウェッターを用いた。

次いで、積層セラミック焼成体の端面をサンドブラストにて研磨したのち、外部電極用ペーストを端面に転写し、加湿したＮ_２ ＋Ｈ_２ 雰囲気中において、８００℃にて１０分間焼成して外部電極を形成し、図１に示される構成の積層セラミックコンデンサの試料を得た。本実施例では、表１に示すように、内部電極層用の導電体ペーストに含有させる第２共材（平均粒子径０．５μｍのＢａＴｉＯ_３ ）の量をそれぞれ変化させた試料番号１〜１１を製造した。なお、試料番号１は、導電体ペーストに第２共材を添加しなかった試料である。

このようにして得られた各サンプルのサイズは、１．０ｍｍ×０．５ｍｍ×０．５ｍｍであり、内部電極層に挟まれた誘電体層の数は２２０、誘電体層の厚さは１．０μｍであり、内部電極層の厚さは１．０μｍであった。

得られたコンデンサ試料について、以下の方法により、クラック発生率、静電容量、ショート不良率、耐電圧不良率および内部電極層の被覆率をそれぞれ評価した。

クラック発生率
得られた各コンデンサ試料について、焼上げ素地を研磨し、積層状態を目視にて観察し、素地クラックの有無を確認した。素地クラックの有無の確認は、１００００個のコンデンサ試料について行った。外観検査の結果、１００００個のコンデンサ試料に対する、素地クラックが発生した試料の割合を算出することにより、クラック発生率を求めた。本実施例では、クラック発生率が１０００ｐｐｍ以下を良好とした。結果を表１に示す。

静電容量
静電容量の測定は、デジタルＬＣＲメータを使用して、基準温度２５℃において、周波数１ｋＨｚ、入力信号レベル１．０Ｖｒｍｓの条件下にて行った。結果を表１に示す。なお、本実施例では、静電容量の測定結果を、導電体ペーストに第２共材を添加しなかった試料である試料番号１の静電容量に対する比率で評価し、−１０％以内を良好とした。すなわち、静電容量が「−１％」である試料番号２は、試料番号１と比較して、静電容量が１％低い結果であった。結果を表１に示す。

ショート不良率
ショート不良率は、１００個のコンデンサ試料を準備し、ショート不良が発生した個数を調べることにより、測定した。具体的には、絶縁抵抗計（ＨＥＷＬＥＴＴ ＰＡＣＫＡＲＤ社製Ｅ２３７７Ａマルチメーター）を使用して、抵抗値を測定し、抵抗値が１００ｋΩ以下となったサンプルをショート不良サンプルとし、全測定サンプルに対する、ショート不良サンプルの比率をショート不良率とした。本実施例では、５０％以下を良好とした。結果を表１に示す。

耐電圧不良率
耐電圧不良率は、コンデンサ試料の２００個について、定格電圧（４．０Ｖ）の１２倍の直流電圧を３秒印加し、抵抗が１０^４ Ω未満の試料を耐電圧不良と判断し、測定試料に対する、耐電圧不良となった試料の割合を求めることにより、評価した。本実施例では、５０％以下を良好とした。結果を表１に示す。

内部電極層の被覆率
上述の突き出し部分の存在率の測定の場合と同様の方法により、素子本体の切断面について、ＳＥＭ観察を行った。そして、得られたＳＥＭ写真から内部電極層の被覆率を求めた。具体的には、内部電極層に電極途切れ部が全く無いとして仮定した場合に、内部電極層が誘電体層を被覆する理想面積を１００％とし、内部電極層が誘電体層を実際に被覆している面積の比率を計算することにより求めた。なお、被覆率は、視野５０μｍ×６０μｍについて測定したＳＥＭ写真１０枚を使用して求めた。その結果、試料番号３〜１０は、いずれも内部電極層の被覆率が８０％以上であった。

ただし、表１中、導電体ペーストにおける第１共材および第２共材の添加量は、Ｎｉ粉末１００重量部に対する比率であり、静電容量は、試料番号１の静電容量に対する比率で表した。また、表１中、「第２共材粒径／内部電極層厚み」とは、「導電体ペーストにおける第２共材の平均粒子径／焼結後の内部電極層の厚み」を意味する。以下、表２〜表５において同様である。

評価
表１より、内部電極層用の導電体ペーストとして、第２共材（粒径０．５μｍのＢａＴｉＯ_３ ）を、Ｎｉ粉末１００重量部に対して、１．２〜１３重量部の範囲で含有させた試料番号３〜１０は、いずれもクラック発生率、静電容量、ショート不良率および耐電圧不良率に優れる結果となった。なお、これらの試料について、焼結体の切断面をＳＥＭにより観察したところ、図２に示すような、内部電極層３に突き出したセラミック粒子２０が良好に形成されていることが確認できた。

一方、導電体ペースト中に第２共材を含有させなかった試料番号１、および第２共材の含有量を１重量部と少なくした試料番号２は、いずれもクラック発生率が悪化する傾向にあった。なお、これらの試料について、焼結体の切断面をＳＥＭにより観察したところ、図２に示すような、内部電極層３に突き出したセラミック粒子２０の形成が不十分であった。

また、第２共材の含有量を１５重量部とした試料番号１１は、ショート不良率および耐電圧不良率が悪化する傾向にあった。なお、この試料番号１１においては、導電体ペースト中における第２共材の含有量が多すぎたため、第２共材が誘電体層２側に移動してしまい、隣接する誘電体層２の厚みに影響を及ぼし、その結果、ショート不良率および耐電圧不良率が悪化したと考えられる。

実施例２
導電体ペースト中に含有させるＮｉ粉末として、平均粒子径が０．１μｍのＮｉ粉末を使用するとともに、第２共材の含有量を表２に示すように変化させた以外は、実施例１と同様にして積層セラミックコンデンサ試料を作製し、実施例１と同様にして評価を行った。結果を表２に示す。

表２より、Ｎｉ粉末として、平均粒子径が０．１μｍのＮｉ粉末を使用した場合にも、実施例１と同様の傾向となることが確認できる。

実施例３
導電体ペーストに含有させる第１共材の比率を、表３に示すように変化させた以外は、実施例１の試料番号６と同様にして積層セラミックコンデンサ試料を作製し、実施例１と同様にして評価を行った。結果を表３に示す。

表３より、第１共材を含有させなかった試料番号１８、および第１共材の含有量を４重量部と少なくした試料番号１９においては、焼結による内部電極の球状化が発生してしまい、その結果、クラック発生率が悪化するとともに、静電容量が低下する結果となった。一方、第１共材の含有量を４０重量部と多くした試料番号２２においても、同様に、クラック発生率が悪化するとともに、静電容量が低下する結果となった。なお、試料番号２２において、クラック発生率が悪化した原因としては、第１共材が誘電体と反応して、焼結挙動が変わってしまったためであると考えられ、静電容量が低下した原因としては、内部電極層の被覆率が低くなったためであると考えられる。

これに対して、第１共材の含有量を本発明の好ましい範囲内とした試料番号６，２０，２１においては、いずれもクラック発生率、静電容量、ショート不良率および耐電圧不良率が所定の範囲内となり、良好な結果となった。

実施例４
内部電極層用の導電体ペーストの印刷厚みを変化させて、焼成後の内部電極層厚みを表４に示すように変化させた以外は、実施例１の試料番号６と同様にして積層セラミックコンデンサ試料を作製し、実施例１と同様にして評価を行った。結果を表４に示す。

表４より、導電体ペーストにおける第２共材の平均粒子径と、焼結後の内部電極層の厚みと、の比である「第２共材粒径／内部電極層厚み」を、１／１０（＝０．１）〜１／２（＝０．５０）とした試料番号６，２３，２４は、いずれもクラック発生率、静電容量、ショート不良率および耐電圧不良率が所定の範囲内となり、良好な結果となった。

これに対して、「第２共材粒径／内部電極層厚み」を１／２（＝０．５０）より大きくした試料番号２５，２６は、静電容量が低くなる結果となり、特に、試料番号２６では、ショート不良率および耐電圧不良率も悪化する結果となった。なお、これらの試料において、静電容量が低下した原因としては、電極途切れ部分が多くなったためであると考えられる。また、試料番号２６において、ショート不良率および耐電圧不良率が悪化した原因としては、第２共材の平均粒子径が大きすぎたため、隣接する誘電体層の厚みが、この第２共材の影響を受けてしまい、特に、隣接する誘電体層が部分的に薄くなるという現象が発生したことによると考えられる。

実施例５
内部電極層用の導電体ペーストに含有させる第２共材として、平均粒子径が０．２５μｍのＢａＴｉＯ_３ を使用するとともに、内部電極層用の導電体ペーストの印刷厚みを変化させて、焼成後の内部電極層厚みを表５に示すように変化させた以外は、実施例１の試料番号６と同様にして積層セラミックコンデンサ試料を作製し、実施例１と同様にして評価を行った。結果を表５に示す。

表５より、導電体ペーストにおける第２共材の平均粒子径と、焼結後の内部電極層の厚みと、の比である「第２共材粒径／内部電極層厚み」を、１／１０（＝０．１）より小さくした試料番号２７においては、第２共材の平均粒子径が内部電極層の厚みと比較して小さくなりすぎてしまい、第２共材の添加効果を得ることができず、その結果、クラック発生率が悪化してしまった。

これに対して、「第２共材粒径／内部電極層厚み」を１／１０（＝０．１）〜１／２（＝０．５０）とした試料番号２８〜３０は、第２共材の平均粒子径を０．２５μｍとした場合においても、いずれもクラック発生率、静電容量、ショート不良率および耐電圧不良率が所定の範囲内となり、良好な結果となった。

図１は本発明の一実施形態に係る積層セラミックコンデンサの断面図である。 図２は本発明の一実施形態に係る積層セラミックコンデンサの拡大断面図である。 図３は本発明の一実施形態に係る内部電極層に突き出したセラミック粒子の微細構造を示す図である。

符号の説明

１… 積層セラミックコンデンサ
１０… コンデンサ素体
２… 誘電体層
２０… 内部電極層に突き出したセラミック粒子
３… 内部電極層
４… 外部電極

Claims (3)

1. 誘電体層と、内部電極層と、を有する積層型セラミック電子部品を製造する方法であって、
   焼成後に前記誘電体層となるグリーンシートを形成する工程と、
   導電体ペーストを用いて、前記グリーンシート上に、焼成後に前記内部電極層となる焼成前電極層を所定パターンで形成する工程と、
   前記グリーンシートと、前記焼成前電極層と、を次々に積層し、グリーンチップを形成する工程と、
   前記グリーンチップを焼成する工程と、を有し、
   前記焼成前電極層を形成するための導電体ペーストが、少なくとも導電体粒子と、セラミック粉末から構成される第１共材と、セラミック粉末から構成され、前記第１共材よりも大きな平均粒子径を有する第２共材と、を含み、
   前記第１共材の平均粒子径が、前記導電体粒子の平均粒子径の１／２０〜１／２の大きさであり、
   前記第２共材の平均粒子径が、焼成後の前記内部電極層の平均厚みの１／１０〜１／２の大きさであり、
   焼成後の内部電極層に向けて、突き出たセラミック粒子が存在し、
   前記セラミック粒子が前記内部電極層に向けて突き出ている深さが前記内部電極層の厚みに対して１０％以上の深さであり、
   前記導電体ペースト中における、前記第１共材の含有量が、前記導電体粒子１００重量部に対して、２０〜２５重量部であり、
   前記導電体ペースト中における、前記第２共材の含有量が、前記導電体粒子１００重量部に対して、１重量部より多く、１５重量部未満であることを特徴とする積層型セラミック電子部品の製造方法。
2. 前記第２共材の平均粒子径が、０．２〜０．５μｍである請求項１に記載の積層型セラミック電子部品の製造方法。
3. 前記導電体ペースト中における、前記第１共材の含有量が、前記導電体粒子１００重量部に対して、２０重量部である請求項１または２に記載の積層型セラミック電子部品の製造方法。

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