KR100800220B1 - 적층형 세라믹 전자 부품의 제조 방법 - Google Patents

적층형 세라믹 전자 부품의 제조 방법 Download PDF

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Abstract

유전체층과 내부 전극층을 갖는 적층형 세라믹 전자 부품을 제조하는 방법에 있어서, 내부 전극층을 형성하기 위한 도전체 페이스트로서, 적어도 도전체 입자와, 세라믹 분말로 구성되는 제1 공통재와, 세라믹 분말로 구성되며 상기 제1 공통재보다 큰 평균 입자경을 갖는 제2 공통재를 포함하고, 상기 제1 공통재의 평균 입자경이, 상기 도전체 입자의 평균 입자경의 1/20 내지 1/2의 크기이며, 상기 제2 공통재의 평균 입자경이, 소성 후의 상기 내부 전극층의 평균 두께의 1/10 내지 1/2의 크기인 도전체 페이스트를 사용하는 적층형 세라믹 전자 부품의 제조 방법에 의해, 크랙의 발생이 유효하게 방지되어 쇼트 불량률 및 내전압 불량률이 낮고, 또한, 높은 정전 용량을 갖는 적층 세라믹 콘덴서 등의 적층형 세라믹 전자 부품의 제조 방법을 제공한다.

Description

적층형 세라믹 전자 부품의 제조 방법{PRODUCTION METHOD OF MULTILAYER CERAMIC ELECTRONIC DEVICE}

도 1은 본 발명의 일 실시 형태에 따른 적층 세라믹 콘덴서의 단면도.

도 2는 본 발명의 일 실시 형태에 따른 적층 세라믹 콘덴서의 확대 단면도.

도 3은 본 발명의 일 실시 형태에 따른 내부 전극층에 돌출된 세라믹 입자의 미세 구조를 도시하는 도면.

[특허 문헌 1] 일본 특허공개 2000-277369호 공보

본 발명은, 적층 세라믹 콘덴서 등의 적층형 세라믹 전자 부품의 제조 방법에 관한 것으로, 더 자세하게는, 크랙의 발생이 방지되어 있어 쇼트 불량률 및 내전압 불량률이 낮고, 또한, 높은 정전 용량을 갖는 적층형 세라믹 전자 부품의 제조 방법에 관한 것이다.

적층형 세라믹 전자 부품의 일례인 적층 세라믹 콘덴서는, 소형, 대용량, 고신뢰성의 전자 부품으로서 폭넓게 이용되고 있으며, 한 대의 전자 기기 안에서 사 용되는 개수도 다수에 이른다. 최근, 기기의 소형·고성능화에 따라, 적층 세라믹 콘덴서에 대한 소형화, 대용량화, 저가격화, 고신뢰성화의 요구는 더욱 엄격해지고 있다.

이러한 소형화 및 고용량화를 진전시키기 위해, 유전체층 및 내부 전극층의 두께를 얇게 하고(박층화), 또한 그것들을 가능한 한 많이 적층하는(다층화) 것이 행해지고 있다. 그러나, 박층화·다층화를 행하면, 유전체층과 내부 전극층간의 계면이 증가하는 등의 이유에 의해 층간 박리 현상(delamination)이나 크랙이 발생하기 쉬워져, 이들에 기인하여 쇼트 불량이 발생한다는 문제가 있다.

이것에 대해, 예를 들어, 특허 문헌 1에서는 적층 세라믹 콘덴서의 내부 전극층을 형성하기 위한 도전체 페이스트로서 입경이 상이한 제1 세라믹 분말과, 제2 세라믹 분말을 공통재로서 함유하는 도전체 페이스트가 개시되고 있다. 특히, 특허 문헌 1에 있어서는, 제1 세라믹 분말로서 미세한 세라믹 분말을 사용하고, 제2 세라믹 분말로서 내부 전극의 두께(구체적으로는, 실시예에서 약 2.5㎛)보다 큰 입경을 갖는 세라믹 분말(구체적으로는, 실시예에서 입경 3㎛)을 사용하고 있다.

그리하여, 이 특허 문헌 1에 따르면, 이러한 도전체 페이스트를 사용함으로써, 내부 전극층내에 이 내부 전극층을 개재하여 서로 이웃하는 한쪽의 세라믹층으로부터 다른 쪽의 세라믹층에 이르는 큰 입경을 갖는 세라믹 입자를 함유시킴으로써, 디라미네이션이나 크랙의 억제를 도모하고 있다. 그러나, 특허 문헌 1에서는, 내부 전극층내에 함유시킨 큰 입자경을 갖는 세라믹 입자가 전극 중단 부분을 형성하기 때문에, 이 중단 부분의 영향에 의해 정전 용량이 저하되어, 결과적으로, 고 용량화에 대응할 수 없다는 문제도 있었다.

또한, 이 문헌에서는, 상기와 같이 제2 세라믹 분말로서 큰 입자경을 갖는 세라믹 분말(특히 내부 전극의 두께보다 큰 입자경을 갖는 세라믹 분말)을 사용하고 있기 때문에, 다음과 같은 문제가 발생하고 있었다. 즉, 이와 같이 입자경이 큰 세라믹 분말을 사용하면, 이 입자경이 큰 세라믹 분말에 의해 인접하는 유전체층의 두께가 영향을 받아, 특히, 인접하는 유전체층이 부분적으로 얇아지는 현상이 발생한다. 그리하여, 이것이 원인이 되어, 결과적으로 쇼트 불량률이나 내전압 불량률이 악화되는 문제도 있다.

본 발명은, 이러한 실상을 감안하여 이루어진 것으로, 크랙의 발생이 유효하게 방지되어 쇼트 불량률 및 내전압 불량률이 낮고, 또한, 높은 정전 용량을 갖는 적층 세라믹 콘덴서 등의 적층형 세라믹 전자 부품의 제조 방법을 제공하는 것을 목적으로 한다.

상기 목적을 달성하기 위해, 본 발명에 따른 적층형 세라믹 전자 부품의 제조 방법은,

유전체층과 내부 전극층을 갖는 적층형 세라믹 전자 부품을 제조하는 방법으로써,

소성 후에 상기 유전체층이 되는 그린 시트를 형성하는 공정과,

도전체 페이스트를 이용하여 상기 그린 시트상에, 소성 후에 상기 내부 전극 층이 되는 소성전 전극층을 소정 패턴으로 형성하는 공정과,

상기 그린 시트와 상기 소성전 전극층을 차례로 적층하여 그린 칩을 형성하는 공정과,

상기 그린 칩을 소성하는 공정을 갖고,

상기 소성전 전극층을 형성하기 위한 도전체 페이스트가, 적어도 도전체 입자와, 세라믹 분말로 구성되는 제1 공통재와, 세라믹 분말로 구성되며 상기 제1 공통재보다 큰 평균 입자경을 갖는 제2 공통재를 포함하고,

상기 제1 공통재의 평균 입자경이, 상기 도전체 입자의 평균 입자경의 1/20 내지 1/2의 크기이며,

상기 제2 공통재의 평균 입자경이, 소성 후의 상기 내부 전극층의 평균 두께의 1/10 내지 1/2의 크기인 것을 특징으로 한다.

본 발명에 있어서는, 내부 전극층을 형성하기 위한 도전체 페이스트로서, 소정의 평균 입자경을 갖는 제1 공통재를 함유하는 페이스트를 사용한다. 그 때문에, 소성 과정에서의 도전체 입자의 성장에 기인하는 내부 전극층의 구상화(球狀化)를 유효하게 방지할 수 있어, 정전 용량을 높게 유지할 수 있다.

또한, 본 발명에서는, 상기 도전체 페이스트 중에 상기 제1 공통재보다 큰 평균 입자경을 갖는 제2 공통재를 더 함유시키고 있어, 이 제2 공통재가, 주로, 내부 전극층과 유전체층의 계면 부근에서 소결하고, 소성 후에는, 유전체층측으로부터 내부 전극층 중으로 돌출된 세라믹 입자로서 존재하게 된다. 그리고, 이 돌출된 세라믹 입자에 의한 상기 내부 전극층으로의 앵커 효과에 의해, 내부 전극층과 유 전체층 사이의 결합 강도를 높게 할 수 있어, 결과적으로 크랙의 발생(특히, 디라미네이션에 기인하는 크랙의 발생)을 유효하게 방지할 수 있다.

또한, 본 발명에 있어서는, 상기 제2 공통재의 평균 입자경을 소결 후의 내부 전극층 두께의 1/10 내지 1/2의 범위로 제어하고 있기 때문에, 이 제2 공통재에 의해 형성되는, 내부 전극층에 돌출된 세라믹 입자를 내부 전극층을 관통하지 않도록 하는 구성으로 할 수 있다. 그 때문에, 내부 전극층의 중단의 원인이 되지 않아, 높은 정전 용량을 실현할 수 있다. 또한, 제2 공통재의 평균 입자경을 상기 범위로 하기 때문에 인접하는 유전체층의 두께에 영향을 미치지 않으므로, 쇼트 불량률이나 내전압 불량률을 악화시키지도 않는다.

본 발명에 있어서, 바람직하게는, 상기 제2 공통재의 평균 입자경이 0.2 내지 0.5㎛이다.

본 발명에 있어서, 바람직하게는, 상기 도전체 페이스트 중에서의 상기 제1 공통재의 함유량이, 상기 도전체 입자 100 중량부에 대해 5 내지 35 중량부이다. 제1 공통재의 함유량이 너무 적으면, 내부 전극층의 구상화 억제 효과를 얻기 어려워진다. 한편, 제1 공통재의 함유량이 너무 많으면, 소성 후의 내부 전극층의 피복률이 저하되어, 그 결과 정전 용량이 저하되는 경향이 있다.

본 발명에 있어서, 바람직하게는, 상기 도전체 페이스트 중에서의 상기 제2 공통재의 함유량이, 상기 도전체 입자 100 중량부에 대해 1 중량부보다 많고 15 중량부 미만이다. 제2 공통재의 함유량이 너무 적으면, 전술한 내부 전극층에 돌출된 세라믹 입자가 형성되는 것에 의한 내부 전극층으로의 앵커 효과를 얻기 어려워진 다. 한편, 제1 공통재의 함유량이 너무 많으면, 쇼트 불량률 및 내전압 불량률이 악화되는 경향이 있다.

본 발명에 따른 적층형 세라믹 전자 부품으로는, 특별히 한정되지 않지만, 적층 세라믹 콘덴서, 압전 소자, 칩 인덕터, 칩 배리스터, 칩 서미스터, 칩 저항, 그 외의 표면 실장 칩형 전자 부품(SMD) 등이 예시된다.

한편, 본 발명에 있어서, 상기 피복률이란, 내부 전극층에 상기 중단부가 전혀 없다고 가정했을 경우에, 내부 전극층이 유전체층을 피복하는 이상 면적에 대해 내부 전극층이 유전체층을 실제로 피복하는 면적의 비율이다. 또한, 본 발명에 있어서, 각 입자나 분말의 평균 입자경은 SEM 관찰에 의한 SEM 지름의 평균치를 의미한다.

본 발명에 따르면, 내부 전극층을 형성하기 위한 도전체 페이스트로서, 소정의 평균 입자경을 갖는 제1 공통재와, 제1 공통재보다 큰 평균 입자경을 갖는 제2 공통재를 함유하는 페이스트를 사용한다. 그 때문에, 제1 공통재에 의한 내부 전극층의 구상화 방지 효과 외에, 제2 공통재가 내부 전극층과 유전체층의 계면 부근에서 소결함으로써 형성되는, 내부 전극층으로 돌출된 세라믹 입자에 의해, 크랙의 발생(특히, 디라미네이션에 기인하는 크랙의 발생)을 유효하게 방지할 수 있다.

특히, 본 발명에서는, 이러한 제2 공통재로서, 평균 입자경이 소결 후에서의 내부 전극층 두께의 1/10 내지 1/2의 범위로 제어되는 공통재를 사용한다. 그 때문에, 전술한 특허 문헌 1에 있어서, 문제가 되고 있던 전극 중단에 기인하는 정전 용량의 저하나, 인접하는 유전체층의 두께에 영향을 미침으로써 기인되는 쇼트 불 량률이나 내전압 불량률을 악화시키지 않는다. 그 때문에, 본 발명에 따르면, 크랙의 발생을 유효하게 방지하면서, 또한, 쇼트 불량률 및 내전압 불량률을 낮게 할 수 있고, 나아가, 정전 용량을 높게 유지할 수 있다.

이하, 본 발명을 도면에 나타내는 실시 형태에 기초하여 설명한다.

적층 세라믹 콘덴서

도 1에 도시하는 바와 같이, 본 발명의 일 실시 형태에 따른 적층 세라믹 콘덴서(1)는, 유전체층(2)과 내부 전극층(3)이 교대로 적층된 구성의 콘덴서 소체(10)를 갖는다. 이 콘덴서 소체(10)의 양측 단부에는, 소체(10)의 내부에서 교대로 배치된 내부 전극층(3)과 각각 도통하는 한 쌍의 외부 전극(4, 4)이 형성되어 있다. 내부 전극층(3)은, 각 측단면이 콘덴서 소체(10)의 대향하는 두 단부의 표면에 교대로 노출되도록 적층하고 있다. 한 쌍의 외부 전극(4, 4)은, 콘덴서 소체(10)의 양단부에 형성되고, 교대로 배치된 내부 전극층(3)의 노출단면에 접속되어 콘덴서 회로를 구성한다.

콘덴서 소체(10)의 외형이나 치수에는 특별히 제한은 없고 용도에 따라 적절하게 설정할 수 있으며, 통상적으로, 외형은 거의 직방체 형상으로 하고, 치수는 세로 0.4 내지 5.6㎜×가로 0.2 내지 5.0㎜×높이 0.2 내지 2.5㎜ 정도로 할 수 있다.

내부 전극층(3)에 함유되는 도전재는 특별히 한정되지 않지만, 유전체층(2)의 구성 재료로서 내환원성을 갖는 재료를 사용하는 경우에는 비금속(卑金屬)을 이용할 수 있다. 도전재로서 이용하는 비금속으로는, Ni, Cu, Ni 합금 또는 Cu 합금 이 바람직하다. 내부 전극층(3)의 주성분을 Ni로 했을 경우에는, 유전체가 환원되지 않도록, 저산소 분압(환원 분위기)에서 소성하는 방법이 취해지고 있다.

내부 전극층(3)의 두께는 용도 등에 따라 적절하게 결정하면 되지만, 통상적으로, 0.5 내지 5㎛, 특히 1 내지 2.5㎛ 정도인 것이 바람직하다.

유전체층(2)은, 복수의 세라믹 입자로 구성되어 있다. 유전체층(2)을 구성하는 세라믹 입자의 조성은 특별히 한정되지 않지만, 예를 들어, ((Ba(1-x-y)CaxSry)O)A(Ti(1-z)Zrz)BO2로 표기되는 주성분을 갖는 유전체 자기 조성물로 구성된다. 한편, A, B, x, y, z는 모두 임의의 범위이다. 유전체 자기 조성물 중에 주성분과 함께 포함되는 부성분으로는, Sr, Y, Gd, Tb, Dy, V, Mo, Ho, Zn, Cd, Ti, Sn, W, Ba, Ca, Mn, Mg, Cr, Si 및 P의 산화물로부터 선택되는 1 종류 이상을 포함하는 부성분이 예시된다.

부성분을 첨가함으로써, 주성분의 유전 특성을 열화시키지 않고 저온 소성이 가능해져, 유전체층(2)을 박층화했을 경우의 신뢰성 불량을 저감시킬 수 있어 장수명화를 도모할 수 있다. 단, 본 발명에서는, 유전체층(2)을 구성하는 세라믹 입자의 조성은 상기로 한정되는 것은 아니다.

유전체층(2)의 적층수나 두께 등의 여러 조건은, 목적이나 용도에 따라 적절하게 결정하면 되지만, 본 실시 형태에서는, 유전체층(2)의 두께는, 바람직하게는 0.5㎛ 내지 5㎛, 보다 바람직하게는 0.5 내지 2.0㎛이다.

본 실시 형태에 있어서는, 도 2에 도시하는 바와 같이, 유전체층(2)에는 내 부 전극층(3)에 돌출된 세라믹 입자(20)가 함유되어 있다(한편, 도 2에서는, 내부 전극층(3)에 돌출된 세라믹 입자(20) 이외의, 유전체층(2)을 구성하는 다른 세라믹 입자에 대해서는 도시를 생략하였다.). 그리고, 이 돌출된 세라믹 입자(20)는, 내부 전극층(3) 중으로 돌출되고 있을 뿐만 아니라, 유전체층(2)을 구성하는 다른 세라믹 입자(미도시)와 결합하고 있다. 한편, 본 실시 형태에서는, 이 돌출된 세라믹 입자(20)는, 주로, 후술하는 내부 전극층을 형성하기 위한 도전체 페이스트에 함유된 제2 공통재(세라믹 분말)가, 내부 전극층(3)과 유전체층(2)의 계면 부근에서 소결됨으로써 형성된다.

그리고, 본 실시 형태에 있어서는, 도전체 페이스트에 함유시킨 제2 공통재가, 소결 후에 돌출된 세라믹 입자(20)로 되어, 이 세라믹 입자(20)에 의한 내부 전극층(3)으로의 앵커 효과에 의해 내부 전극층(3)과 유전체층(2) 사이의 결합 강도를 높게 할 수 있어, 결과적으로 크랙의 발생(특히, 디라미네이션에 기인하는 크랙의 발생)을 유효하게 방지할 수 있다.

또한, 본 실시 형태에 있어서는, 내부 전극층을 형성하기 위한 도전체 페이스트에 함유되어 있는 제2 공통재의 평균 입자경을 후술하는 소정의 범위로 제어하고 있기 때문에, 주로 제2 공통재가 내부 전극층(3)과 유전체층(2)의 계면 부근에서 소결함으로써 형성되는 돌출된 세라믹 입자(20)는, 내부 전극층(3)을 관통하지 않도록 하는 구성으로 할 수 있다. 그 때문에, 내부 전극층(3)의 중단의 원인이 되지 않고 내부 전극층과 유전체층 사이의 결합 강도를 높게 할 수 있어, 크랙의 발생을 유효하게 방지하면서 높은 정전 용량을 실현할 수 있다.

외부 전극(4)에 함유되는 도전재는 특별히 한정되지 않지만, 통상적으로, Cu나 Cu 합금 혹은 Ni나 Ni 합금 등을 이용한다. 또한, Ag나 Ag-Pd 합금 등도 물론 사용 가능하다. 한편, 본 실시 형태에서는, 저렴한 Ni, Cu나 이들의 합금을 이용할 수 있다.

외부 전극의 두께는 용도 등에 따라 적절하게 결정되면 좋지만, 통상적으로, 10 내지 50㎛ 정도인 것이 바람직하다.

적층 세라믹 콘덴서의 제조 방법

다음으로, 적층 세라믹 콘덴서(1)의 제조 방법을 설명한다. 본 실시 형태에서는, 페이스트를 이용한 통상의 인쇄법이나 시트법에 의해 그린 칩을 제작하고, 이것을 소성한 후, 외부 전극을 인쇄 또는 전사하여 소성함으로써 제조된다. 이하, 제조 방법에 대해 구체적으로 설명한다.

우선, 유전체층용 페이스트에 포함되는 유전체 원료를 준비하고, 이것을 도료화하여 유전체층용 페이스트를 조제한다.

유전체층용 페이스트는, 유전체 원료와 유기 비히클(vehicle)을 혼련한 유기계의 도료라도 되고, 수계(水系)의 도료라도 무방하다.

유전체 원료로는, 복합 산화물이나 산화물이 되는 각종 화합물, 예를 들어 탄산염, 질산염, 수산화물, 유기 금속 화합물 등으로부터 적절하게 선택하여 혼합해 이용할 수 있다. 유전체 원료는, 통상적으로, 평균 입자경이 0.4㎛ 이하, 바람직하게는 0.1 내지 0.3㎛ 정도의 분체(粉體)로서 이용된다. 한편, 매우 얇은 세라믹 그린 시트를 형성하기 위해서는, 세라믹 그린 시트 두께보다 미세한 분체를 사 용하는 것이 바람직하다.

유기 비히클이란, 바인더를 유기용제 중에 용해한 것이다. 유기 비히클에 이용하는 바인더는 특별히 한정되지 않고, 에틸 셀룰로오스, 폴리비닐 부티랄 등의 통상의 각종 바인더로부터 적절하게 선택하면 된다. 또한, 이용하는 유기용제도 특별히 한정되지 않고, 인쇄법이나 시트법 등 이용하는 방법에 따라, 테르피네올, 부틸 칼비톨, 아세톤, 톨루엔 등의 각종 유기 용제로부터 적절하게 선택하면 된다.

또한, 유전체층용 페이스트를 수계의 도료로 하는 경우에는, 수용성의 바인더나 분산제 등을 물에 용해시킨 수계 비히클과 유전체 원료를 혼련하면 된다. 수계 비히클에 이용하는 수용성 바인더는 특별히 한정되지 않고, 예를 들면, 폴리비닐 알코올, 셀룰로오스, 수용성 아크릴 수지 등을 이용하면 된다.

본 실시 형태에서는, 내부 전극층(3)을 형성하기 위한 도전체 페이스트로서, 도전체 입자와, 세라믹 분말로 구성되는 제1 공통재와, 세라믹 분말로 구성되며 제1 공통재보다 큰 평균 입자경을 갖는 제2 공통재와, 상기한 유기 비히클을 혼련하여 조제되는 페이스트를 사용한다.

본 실시 형태는, 내부 전극층(3)을 형성하기 위한 도전체 페이스트로서 도전체 입자 외에, 제1 공통재 및 제2 공통재를 함유하는 페이스트를 사용하는 점에 최대의 특징을 갖는다. 특히, 이러한 페이스트를 사용함으로써, 크랙의 발생(특히, 디라미네이션에 기인하는 크랙의 발생)을 유효하게 방지할 수 있을 뿐만 아니라, 쇼트 불량률 및 내전압 불량률의 저감을 도모할 수 있다.

도전체 입자로서는, 상기한 각종 도전성 금속이나 합금으로 이루어지는 도전 재, 혹은 소성 후에 상기한 도전재가 되는 각종 산화물, 유기 금속 화합물, 레지네이트 등을 들 수 있다. 특히, 주성분을 Ni로 한 입자를 사용하는 것이 바람직하고, 보다 바람직하게는 Ni 함유량이 90 중량% 이상의 입자, 한층 더 바람직하게는 Ni 함유량이 95 중량% 이상의 입자를 사용한다. 한편, 도전체 입자의 평균 입자경은, 바람직하게는 0.1㎛ 내지 0.7㎛, 보다 바람직하게는 0.1㎛ 내지 0.3㎛이다.

제1 공통재의 평균 입자경은, 상기 도전체 입자의 평균 입자경의 1/20 내지 1/2의 크기이며, 바람직하게는 1/15 내지 1/5의 크기이다. 제1 공통재는, 주로, 소성 과정에서의, 도전체 입자의 성장에 기인하는 내부 전극층의 구상화를 방지하는 효과를 나타낸다. 그리고, 내부 전극층의 구상화를 방지함으로써, 정전 용량의 저하를 유효하게 방지할 수 있다. 제1 공통재의 평균 입자경이, 도전체 입자의 평균 입자경의 1/20 미만이 되면, 도전체 페이스트 중으로의 분산이 곤란해진다. 한편, 1/2보다 커지면, 도전체 입자의 성장 억제 효과를 얻을 수 없다. 한편, 제1 공통재로는, 세라믹 분말로 구성되어 있으면 되며, 특별히 한정되지 않지만, 유전체층용 페이스트에 사용되는 유전체 원료와 마찬가지의 조성을 갖는 유전체 재료를 사용하는 것이 바람직하다.

도전체 페이스트 중에서의 제1 공통재의 함유량은, 도전체 입자 100 중량부에 대해, 바람직하게는 5 내지 35 중량부이며, 보다 바람직하게는 10 내지 25 중량부이다. 제1 공통재의 함유량이 너무 적으면, 내부 전극층(3)의 구상화를 억제하는 효과를 얻기 어려워져 정전 용량이 저하된다. 한편, 제1 공통재의 함유량이 너무 많으면, 소성 후의 내부 전극층(3)의 피복률이 저하되어, 그 결과, 정전 용량이 저 하되는 경향이 있다.

제2 공통재는, 상기한 제1 공통재보다 큰 평균 입자경을 갖는 공통재로서, 그 평균 입자경은, 소성 후의 내부 전극층(3)의 평균 두께의 1/10 내지 1/2의 크기이며, 바람직하게는 1/5 내지 1/3의 크기이다. 이 제2 공통재는, 주로, 내부 전극층(3)과 유전체층(2)의 계면 부근에서 소결되고, 그 결과 소성 후에는, 도 2에 도시하는 바와 같은, 내부 전극층(3)에 돌출된 세라믹 입자(20)로서 존재하게 된다. 그리고, 이 돌출된 세라믹 입자(20)에 의한 내부 전극층(3)으로의 앵커 효과에 의해, 내부 전극층(3)과 유전체층(2) 사이의 결합 강도를 높게 할 수 있어, 결과적으로 크랙의 발생(특히, 디라미네이션에 기인하는 크랙의 발생)을 유효하게 방지할 수 있다.

특히, 본 실시 형태에서는, 제2 공통재의 평균 입자경을 내부 전극층(3)의 평균 두께의 1/10 이상으로 함으로써, 도 3에 도시하는 바와 같이, 이 세라믹 입자(20)의 내부 전극층(3) 내에서의 깊이 d를, 내부 전극층(3)의 두께 t에 대해, 바람직하게는 10% 이상의 깊이로 돌출되고 있는 구성으로 할 수 있다. 즉, 예를 들어, 내부 전극층(3)의 두께 t가 1㎛인 경우에는, 바람직하게는, 0.1㎛ 이상의 깊이 d로 내부 전극층 내로 돌출되어 있는 구성으로 할 수 있다. 이러한 구성으로 함으로써, 세라믹 입자(20)의 내부 전극층(3)으로의 앵커 효과를 보다 높일 수 있다. 한편, 도 3에 있어서는, 내부 전극층(3) 및 세라믹 입자(20) 이외에는 도시를 생략하였다. 깊이 d가 너무 작으면, 전술한 앵커 효과가 작아져 버리는 경향이 있다.

또한, 제2 공통재의 평균 입자경을, 내부 전극층(3)의 평균 두께의 1/2 이하 로 함으로써 세라믹 입자(20)가 내부 전극층(3)을 관통하지 않도록 하는 구성으로 할 수 있고, 이와 같은 구성으로 함으로써, 전극 중단에 의한 정전 용량의 저하를 유효하게 방지할 수 있다. 또한, 본 실시 형태에서는, 제2 공통재의 평균 입자경을, 내부 전극층(3)의 평균 두께의 1/2 이하로 제어함으로써, 이 제2 공통재가 내부 전극층(3)이나 유전체층(2)의 두께에 영향을 미치지 않도록 하는 구성으로 하고 있다. 그 때문에, 이 제2 공통재가, 인접하는 유전체층(2)의 두께에 영향을 미치지 않아, 인접하는 유전체층이 부분적으로 얇아져 버리는 현상이 발생하지도 않는다. 그 때문에, 본 실시 형태에서는, 이러한 현상이 원인이 되는 쇼트 불량률이나 내전압 불량률의 발생을 유효하게 방지할 수 있다.

제2 공통재의 평균 입자경이, 내부 전극층(3)의 평균 두께의 1/10 미만이 되면, 소결체에 함유되는 세라믹 입자(20)의 결정 입자경 r이 작아져, 세라믹 입자(20)에 의한 앵커 효과가 불충분하게 된다. 한편, 1/2보다 커지면, 세라믹 입자(20)의 결정 입자경 r이 너무 커져, 그 결과, 세라믹 입자(20)가 내부 전극층(3)을 관통하게 되는 구성이 되어 전극 중단이 발생하기 쉬워지는 경향이 있으며, 또한, 쇼트 불량률이나 내전압 불량률도 악화되는 경향이 있다.

제2 공통재의 평균 입자경은, 내부 전극층(3)의 두께에 따라 상기 범위 내에서 적절하게 설정하면 되지만, 바람직하게는 0.2 내지 0.5㎛이다.

도전체 페이스트 중에서의 제2 공통재의 함유량은, 도전체 입자 100 중량부에 대해, 바람직하게는 1 중량부보다 많고 15 중량부 미만이며, 보다 바람직하게는 3 중량부 내지 8 중량부이다. 제2 공통재의 함유량이 너무 적으면, 전술한 내부 전 극층(3)에 돌출된 세라믹 입자(20)에 의한 내부 전극층(3)으로의 앵커 효과를 얻기 어려워진다. 한편, 제2 공통재의 함유량이 너무 많으면, 제2 공통재가 유전체층(2)측으로 이동하여 인접하는 유전체층(2)의 두께에 영향을 미쳐, 그 결과, 쇼트 불량률 및 내전압 불량률이 악화되어 버리는 경향이 있다. 한편, 제2 공통재로서는, 세라믹 분말로 구성되어 있으면 되며, 특별히 한정되지 않지만, 유전체층용 페이스트에 사용되는 유전체 원료와 마찬가지의 조성을 갖는 유전체 재료를 사용하는 것이 바람직하다.

외부 전극용 페이스트는, 상기한 도전체 분말 및 유기 비히클을 혼련하여 조제하면 된다.

상기한 각 페이스트 중의 유기 비히클의 함유량에 특별히 제한은 없고, 통상의 함유량, 예를 들면, 바인더는 1 내지 5 중량% 정도, 용제는 10 내지 50 중량% 정도로 하면 된다. 또한, 각 페이스트 중에는, 필요에 따라 각종 분산제, 가소제, 유전체, 절연체 등으로부터 선택되는 첨가물이 함유되어 있어도 된다. 이들의 총 함유량은, 10 중량% 이하로 하는 것이 바람직하다.

인쇄법을 이용하는 경우, 유전체층용 페이스트 및 도전체 페이스트를 PET 등의 기판상에 적층 인쇄하고, 소정 형상으로 절단한 후, 기판으로부터 박리하여 그린 칩으로 한다.

또한, 시트법을 이용하는 경우, 유전체층용 페이스트를 이용하여 그린 시트를 형성하고, 이 위에 도전체 페이스트를 인쇄한 후, 이들을 적층하여 그린 칩으로 한다.

소성 전에, 그린 칩에 탈바인더 처리를 실시한다. 탈바인더 처리는, 내부 전극층 페이스트 중의 도전재의 종류에 따라 적절하게 결정되면 되지만, 도전재로서 Ni나 Ni 합금 등의 비금속을 이용하는 경우, 탈바인더 분위기 중의 산소 분압을 10-46 내지 105Pa로 하는 것이 바람직하다. 산소 분압이 상기 범위 미만이면, 탈바인더 효과가 저하된다. 또한 산소 분압이 상기 범위를 넘으면, 내부 전극층이 산화하는 경향이 있다.

또한, 그 이외의 탈바인더 조건으로는, 온도 상승 속도를 바람직하게는 5 내지 300℃/시간, 보다 바람직하게는 10 내지 100℃/시간, 유지 온도를 바람직하게는 180 내지 400℃, 보다 바람직하게는 200 내지 350℃, 온도 유지 시간을 바람직하게는 0.5 내지 24시간, 보다 바람직하게는 2 내지 20시간으로 한다. 또한, 소성 분위기는, 공기 혹은 환원성 분위기로 하는 것이 바람직하고, 환원성 분위기의 분위기 가스로는, 예를 들어 N2 와 H2의 혼합 가스를 가습하여 이용하는 것이 바람직하다.

그린 칩 소성시의 분위기는, 내부 전극층용의 도전체 페이스트 중의 도전재의 종류에 따라 적절하게 결정되면 되지만, 도전재로서 Ni나 Ni 합금 등의 비금속을 이용하는 경우, 소성 분위기 중의 산소 분압은 10-7 내지 10-3Pa로 하는 것이 바람직하다. 산소 분압이 상기 범위 미만이면, 내부 전극층의 도전재가 이상 소결을 일으켜 끊겨 버리는 일이 있다. 또한, 산소 분압이 상기 범위를 넘으면, 내부 전극층이 산화하는 경향이 있다.

또한, 소성시의 유지 온도는, 바람직하게는 1100 내지 1400℃, 보다 바람직하게는 1200 내지 1380℃, 한층 더 바람직하게는 1260 내지 1360℃이다. 유지 온도가 상기 범위 미만이면 치밀화가 불충분하게 되고, 상기 범위를 넘으면, 내부 전극층의 이상 소결에 의한 전극의 중단이나, 내부 전극층 구성 재료의 확산에 의한 용량 온도 특성의 악화, 유전체 자기 조성물의 환원이 발생하기 쉬워진다.

이외의 소성 조건으로는, 온도 상승 속도를 바람직하게는 50 내지 500℃/시간, 보다 바람직하게는 200 내지 300℃/시간, 온도 유지 시간을 바람직하게는 0.5 내지 8시간, 보다 바람직하게는 1 내지 3시간, 냉각 속도를 바람직하게는 50 내지 500℃/시간, 보다 바람직하게는 200 내지 300℃/시간으로 한다. 또한, 소성 분위기는 환원성 분위기로 하는 것이 바람직하고, 분위기 가스로서는 예를 들어, N2와 H2의 혼합 가스를 가습하여 이용하는 것이 바람직하다.

환원성 분위기 중에서 소성한 경우, 콘덴서 소자 본체에는 어닐링을 실시하는 것이 바람직하다. 어닐링은 유전체층을 재산화하기 위한 처리로서, 이에 따라 IR 수명을 현저하게 길게 할 수 있으므로 신뢰성이 향상된다.

어닐링 분위기 중의 산소 분압은, 0.1 Pa 이상, 특히 0.1 내지 10Pa로 하는 것이 바람직하다. 산소 분압이 상기 범위 미만이면 유전체층의 재산화가 곤란하고, 상기 범위를 넘으면 내부 전극층이 산화하는 경향이 있다.

어닐링시의 유지 온도는, 1100℃ 이하, 특히 500 내지 1100℃로 하는 것이 바람직하다. 유지 온도가 상기 범위 미만이면 유전체층의 산화가 불충분하게 되므 로, IR이 낮고, 또한, IR 수명이 짧아지기 쉬워진다. 한편, 유지 온도가 상기 범위를 넘으면, 내부 전극층이 산화하여 용량이 저하될 뿐만 아니라, 내부 전극층이 유전체 소재와 반응하여 용량 온도 특성의 악화, IR의 저하, IR 수명의 저하가 생기기 쉬워진다. 한편, 어닐링은 온도 상승 과정 및 온도 하강 과정만으로 구성하여도 된다. 즉, 온도 유지 시간을 0으로 하여도 된다. 이 경우, 유지 온도는 최고 온도와 같은 의미이다.

이 밖의 어닐링 조건으로는, 온도 유지 시간을 바람직하게는 0 내지 20시간, 보다 바람직하게는 2 내지 10시간, 냉각 속도를 바람직하게는 50 내지 500℃/시간, 보다 바람직하게는 100 내지 300℃/시간으로 한다. 또한, 어닐링 분위기 가스로는, 예를 들면, 가습한 N2 가스 등을 이용하는 것이 바람직하다.

상기한 탈바인더 처리, 소성 및 어닐링에 있어서, N2 가스나 혼합 가스 등을 가습하려면, 예를 들면 습윤제(wetter) 등을 사용하면 된다. 이 경우, 수온은 5 내지 75℃ 정도가 바람직하다.

탈바인더 처리, 소성 및 어닐링은, 연속하여 행하여도 독립적으로 행하여도 무방하다. 이들을 연속하여 행하는 경우, 탈바인더 처리 후 냉각하지 않고 분위기를 변경하여, 계속해서 소성시의 유지 온도까지 온도 상승시켜 소성을 행하고, 계속해서 냉각하여 어닐링 유지 온도에 도달했을 때에 분위기를 변경하여 어닐링을 행하는 것이 바람직하다. 한편, 이들을 독립적으로 행하는 경우, 소성시에 있어서는, 탈바인더 처리시의 유지 온도까지 N2 가스 혹은 가습한 N2 가스 분위기하에서 온도 상승시킨 후, 분위기를 변경하고 다시 계속해서 온도 상승시키는 것이 바람직하며, 어닐링시의 유지 온도까지 냉각한 후는, 다시 N2 가스 혹은 가습한 N2 가스 분위기로 변경하여 냉각을 계속하는 것이 바람직하다. 또한, 어닐링시에 있어서는, N2 가스 분위기하에서 유지 온도까지 온도 상승시킨 후, 분위기를 변경하여도 되며, 어닐링의 전체 과정을 가습한 N2 가스 분위기로 하여도 된다.

상기와 같이 하여 얻어진 콘덴서 소자 본체에, 예를 들면 배럴 연마나 샌드 블래스트 등에 의해 단면 연마를 실시하여, 외부 전극용 페이스트를 인쇄 또는 전사하고 소성하여 외부 전극(4)을 형성한다. 외부 전극용 페이스트의 소성 조건은, 예를 들면 가습한 N2와 H2의 혼합 가스 중에서 600 내지 800℃에서 1O분간 내지 1시간 정도로 하는 것이 바람직하다. 그리고, 필요에 따라, 외부 전극(4)의 표면에 도금 등에 의해 피복층을 형성한다.

이와 같이 하여 제조된 본 발명의 적층 세라믹 콘덴서는, 납땜 등에 의해 프린트 기판상 등에 실장되어 각종 전자 기기 등에 사용된다.

이상, 본 발명의 실시 형태에 대해 설명했지만, 본 발명은 이러한 실시 형태에 한정되는 것이 아니라, 본 발명의 요지를 일탈하지 않는 범위 내에서 여러 가지 형태로 실시할 수 있는 것은 물론이다.

예를 들면, 전술한 실시 형태에서는, 본 발명에 따른 적층형 세라믹 전자 부품으로서 적층 세라믹 콘덴서를 예시하였지만, 본 발명에 따른 적층형 세라믹 전자 부품으로서는, 적층 세라믹 콘텐서에 한정되지 않고, 상기 구성을 갖는 것이면 어 떤 것이라도 무방하다.

〈실시예〉

이하, 본 발명을 더 상세한 실시예에 기초하여 설명하지만, 본 발명은 이들 실시예에 한정되지 않는다.

제1 실시예

우선, 유전체 원료를 제작하기 위한 출발 원료로서, 평균 입자경 0.2㎛의 주성분 원료(BaTi03)와 부성분 원료로서의 Y2O3, V2O5, CrO, MgO, SiO2 및 CaO를 준비하였다. 계속해서, 준비한 출발 원료를 볼밀을 이용하여 16시간 습식 혼합함으로써 유전체 원료를 조제하였다.

상기에서 조제한 유전체 원료 100 중량부와, 아크릴 수지 4.8 중량부와, 초산 에틸 100 중량부와, 미네랄 스피릿 6 중량부와, 톨루엔 4 중량부를 볼밀로 혼합해 페이스트화하여 유전체층용 페이스트를 얻었다.

계속해서, 평균 입자경 0.2㎛의 Ni입자 100 중량부와, 제1 공통재로서의 BaTi03(평균 입자경: 0.05㎛) 20 중량부와, 제2 공통재로서의 BaTi03(평균 입자경: 0.5㎛)을 표 1에 나타내는 양과, 유기 비히클(에틸 셀룰로오스 8 중량부를 테르피네올 92 중량부에 용해한 것) 40 중량부와, 테르피네올 10 중량부를 3본 롤에 의해 혼련해 페이스트화하여 내부 전극층을 형성하기 위한 도전체 페이스트를 얻었다.

계속해서, 평균 입경 0.5㎛인 Cu 입자 100 중량부와, 유기 비히클(에틸 셀룰로오스 수지 8 중량부를 테르피네올 92 중량부에 용해한 것) 35 중량부 및 테르피 네올 7 중량부를 혼련해 페이스트화하여 외부 전극용 페이스트를 얻었다.

계속해서, 상기 유전체층용 페이스트를 이용하여 PET 필름상에 그린 시트를 형성하고, 이 위에 내부 전극층용의 도전체 페이스트를 인쇄한 후, PET 필름으로부터 그린 시트를 박리하였다. 계속해서, 이들 그린 시트와 보호용 그린 시트(도전체 페이스트를 인쇄하지 않는 것)를 적층, 압착하여 그린 칩을 얻었다. 내부 전극을 갖는 시트의 적층수는 220층으로 하였다. 한편, 본 실시예에서는, 도전체 페이스트의 인쇄는 소성 후의 내부 전극의 두께가 1.0㎛가 되도록 하는 두께로 행하였다.

계속해서, 그린 칩을 소정 사이즈로 절단하고, 탈바인더 처리, 소성 및 어닐링을 행하여 적층 세라믹 소성체를 얻었다.

탈바인더 처리는, 온도 상승 시간 15℃/시간, 유지 온도 280℃, 유지 시간 8시간, 공기 분위기의 조건에서 행하였다.

소성은, 온도 상승 속도 200℃/시간, 유지 온도 1280 내지 1320℃, 유지 시간 2시간, 냉각 속도 300℃/시간, 가습한 N2+H2 혼합 가스 분위기(산소 분압은 10-9 기압)의 조건으로 행하였다.

어닐링은, 유지 온도 900℃, 온도 유지 시간 9시간, 냉각 속도 300℃/시간, 가습한 N2 가스 분위기(산소 분압은 10-5 기압)의 조건으로 행하였다. 한편, 소성 및 어닐링시의 분위기 가스의 가습에는, 수온을 35℃로 한 습윤제를 이용하였다.

계속해서, 적층 세라믹 소성체의 단면(端面)을 샌드 블래스트로 연마한 후, 외부 전극용 페이스트를 단면에 전사하고, 가습한 N2+H2 분위기 중에서, 800℃에서 10분간 소성하여 외부 전극을 형성하고, 도 1에 도시하는 구성의 적층 세라믹 콘덴서의 시료를 얻었다. 본 실시예에서는, 표 1에 나타내는 바와 같이, 내부 전극층용의 도전체 페이스트에 함유시키는 제2 공통재(평균 입자경 0.5㎛의 BaTi03)의 양을 각각 변화시킨 시료 번호 1 내지 11을 제조하였다. 한편, 시료 번호 1은 도전체 페이스트에 제2 공통재를 첨가하지 않은 시료이다.

이와 같이 하여 얻어진 각 샘플의 사이즈는, 1.O㎜×0.5㎜×0.5㎜이고, 내부 전극층에 끼워진 유전체층의 수는 220, 유전체층의 두께는 1.0㎛이며, 내부 전극층의 두께는 1.0㎛였다.

얻어진 콘덴서 시료에 대해, 이하의 방법에 의해 크랙 발생률, 정전 용량, 쇼트 불량률, 내전압 불량률 및 내부 전극층의 피복률을 각각 평가하였다.

크랙 발생률

얻어진 각 콘덴서 시료에 대해, 소성한 소지(素地)를 연마하고 적층 상태를 육안으로 관찰하여, 소지 크랙의 유무를 확인하였다. 소지 크랙의 유무의 확인은, 10000개의 콘덴서 시료에 대해 행하였다. 외관 검사의 결과, 10000개의 콘덴서 시료에 대한, 소지 크랙이 발생한 시료의 비율을 산출함으로써 크랙 발생률을 구하였다. 본 실시예에서는, 크랙 발생률이 1000ppm 이하를 양호한 것으로 하였다. 결과를 표 1에 나타낸다.

정전 용량

정전 용량의 측정은, 디지털 LCR 미터를 사용하여 기준 온도 25℃에서 주파수 1㎑, 입력 신호 레벨 1.0Vrms의 조건하에서 행하였다. 결과를 표 1에 나타낸다. 한편, 본 실시예에서는, 정전 용량의 측정 결과를, 도전체 페이스트에 제2 공통재를 첨가하지 않은 시료인 시료 번호 1의 정전 용량에 대한 비율로 평가하고, -10% 이내를 양호한 것으로 하였다. 즉, 정전 용량이 "-1%"인 시료 번호 2는, 시료 번호 1과 비교하여 정전 용량이 1% 낮은 결과였다. 결과를 표 1에 나타낸다.

쇼트 불량률

쇼트 불량률은, 100개의 콘덴서 시료를 준비하여 쇼트 불량이 발생한 개수를 조사함으로써 측정하였다. 구체적으로는, 절연 저항계(HEWLETT PACKARD사 제품 E2377A 멀티 미터)를 사용하고, 저항값을 측정하여 저항값이 100kΩ 이하가 된 샘플을 쇼트 불량 샘플로 하여, 전체 측정 샘플에 대한 쇼트 불량 샘플의 비율을 쇼트 불량률로 하였다. 본 실시예에서는, 50% 이하를 양호한 것으로 하였다. 결과를 표 1에 나타낸다.

내전압 불량률

내전압 불량률은, 콘덴서 시료 200개에 대해, 정격 전압(4.0V)의 12배의 직류 전압을 3초 인가하고, 저항이 104Ω 미만인 시료를 내전압 불량이라고 판단하여, 측정 시료에 대한 내전압 불량이 된 시료의 비율을 구함으로써 평가하였다. 본 실시예에서는, 50% 이하를 양호한 것으로 하였다. 결과를 표 1에 나타낸다.

내부 전극층의 피복률

전술한 돌출 부분의 존재율 측정의 경우와 마찬가지의 방법에 의해, 소자 본체의 절단면에 대해 SEM 관찰을 행하였다. 그리고, 얻어진 SEM 사진으로부터 내부 전극층의 피복률을 구하였다. 구체적으로는, 내부 전극층에 전극 중단부가 전혀 없다고 가정했을 경우에, 내부 전극층이 유전체층을 피복하는 이상(理想) 면적을 100%로 하여, 내부 전극층이 유전체층을 실제로 피복하고 있는 면적의 비율을 계산함으로써 구하였다. 한편, 피복률은 시야 50㎛×60㎛에 대해 측정한 SEM 사진 10매를 사용하여 구하였다. 그 결과, 시료 번호 3 내지 10은, 모두 내부 전극층의 피복률이 80% 이상이었다.

Figure 112006070687255-pat00001

단, 표 1 중, 도전체 페이스트에서의 제1 공통재 및 제2 공통재의 첨가량은, Ni 분말 100 중량부에 대한 비율이고, 정전 용량은 시료 번호 1의 정전 용량에 대한 비율로 나타냈다. 또한, 표 1 중, "제2 공통재 입경/내부 전극층 두께"란, "도전체 페이스트에서의 제2 공통재의 평균 입자경/소결 후의 내부 전극층의 두께"를 의미한다. 이하, 표 2 내지 표 5에 있어서 마찬가지이다.

평가

표 1로부터, 내부 전극층용의 도전체 페이스트로서 제2 공통재(입경 0.5㎛인 BaTiO3)를, Ni 분말 100 중량부에 대해 1.2 내지 13 중량부의 범위로 함유시킨 시료 번호 3 내지 10은, 모두 크랙 발생률, 정전 용량, 쇼트 불량률 및 내전압 불량률이 뛰어난 결과가 되었다. 한편, 이들 시료에 대해, 소결체의 절단면을 SEM에 의해 관찰한 결과, 도 2에 도시하는 바와 같은, 내부 전극층(3)으로 돌출된 세라믹 입자(20)가 양호하게 형성되어 있는 것을 확인할 수 있었다.

한편, 도전체 페이스트 중에 제2 공통재를 함유시키지 않은 시료 번호 1 및 제2 공통재의 함유량을 1 중량부로 줄인 시료 번호 2는, 모두 크랙 발생률이 악화되는 경향이 있었다. 한편, 이들 시료에 대해, 소결체의 절단면을 SEM에 의해 관찰한 결과, 도 2에 도시하는 바와 같은, 내부 전극층(3)에 돌출된 세라믹 입자(20)의 형성이 불충분하였다.

또한, 제2 공통재의 함유량을 15 중량부로 한 시료 번호 11은, 쇼트 불량률 및 내전압 불량률이 악화되는 경향이 있었다. 한편, 이 시료 번호 11에서는, 도전체 페이스트 중에서의 제2 공통재의 함유량이 너무 많았기 때문에, 제2 공통재가 유전체층(2)측으로 이동해 버려 인접하는 유전체층(2)의 두께에 영향을 미치고, 그 결과, 쇼트 불량률 및 내전압 불량률이 악화되었다고 생각된다.

제2 실시예

도전체 페이스트 중에 함유시키는 Ni 분말로서 평균 입자경이 0.1㎛인 Ni 분말을 사용함과 함께, 제2 공통재의 함유량을 표 2에 나타내는 바와 같이 변화시킨 이외에는, 제1 실시예와 마찬가지로 하여 적층 세라믹 콘덴서 시료를 제작하고, 제1 실시예와 마찬가지로 하여 평가를 행하였다. 결과를 표 2에 나타낸다.

Figure 112006070687255-pat00002

표 2로부터, Ni 분말로서 평균 입자경이 0.1㎛의 Ni 분말을 사용한 경우에도, 제1 실시예와 마찬가지의 경향이 되는 것이 확인할 수 있다.

제3 실시예

도전체 페이스트에 함유시키는 제1 공통재의 비율을, 표 3에 나타내는 바와 같이 변화시킨 이외에는, 제1 실시예의 시료 번호 6과 마찬가지로 하여 적층 세라믹 콘덴서 시료를 제작하고, 제1 실시예와 마찬가지로 하여 평가를 행하였다. 결과를 표 3에 나타낸다.

Figure 112006070687255-pat00003

표 3으로부터, 제1 공통재를 함유시키지 않은 시료 번호 18 및 제1 공통재의 함유량을 4 중량부로 줄인 시료 번호 19에서는, 소결에 의한 내부 전극의 구상화가 발생하여, 그 결과 크랙 발생률이 악화됨과 함께 정전 용량이 저하되는 결과가 되었다. 한편, 제1 공통재의 함유량을 40 중량부로 많게 한 시료 번호 22에 있어서도, 마찬가지로, 크랙 발생률이 악화됨과 함께 정전 용량이 저하되는 결과가 되었다. 한편, 시료 번호 22에서 크랙 발생률이 악화된 원인으로는, 제1 공통재가 유전체와 반응하여 소결 거동이 변화되었기 때문이라고 생각되며, 정전 용량이 저하된 원인으로는 내부 전극층의 피복률이 낮아졌기 때문이라고 생각된다.

이에 대해, 제1 공통재의 함유량을 본 발명의 바람직한 범위 내로 한 시료 번호 6, 20, 21에 있어서는, 모두 크랙 발생률, 정전 용량, 쇼트 불량률 및 내전압 불량률이 소정의 범위 내가 되어 양호한 결과가 되었다.

제4 실시예

내부 전극층용의 도전체 페이스트의 인쇄 두께를 변화시켜, 소성 후의 내부 전극층 두께를 표 4에 나타내는 바와 같이 변화시킨 이외에는, 제1 실시예의 시료 번호 6과 마찬가지로 하여 적층 세라믹 콘덴서 시료를 제작하고, 제1 실시예와 마찬가지로 하여 평가를 행하였다. 결과를 표 4에 나타낸다.

Figure 112006070687255-pat00004

표 4로부터, 도전체 페이스트에서의 제2 공통재의 평균 입자경과 소결 후의 내부 전극층의 두께의 비인 "제2 공통재 입경/내부 전극층 두께"를, 1/10(=0.1) 내지 1/2(=0.50)로 한 시료 번호 6, 23, 24는, 모두 크랙 발생률, 정전 용량, 쇼트 불량률 및 내전압 불량률이 소정의 범위 내가 되어 양호한 결과가 되었다.

이에 대해, "제2 공통재 입경/내부 전극층 두께"를 1/2(=0.50)보다 크게 한 시료 번호 25, 26은, 정전 용량이 낮아지는 결과가 되고, 특히, 시료 번호 26에서는 쇼트 불량률 및 내전압 불량률도 악화되는 결과가 되었다. 한편, 이들 시료에서 정전 용량이 저하된 원인으로는, 전극 중단 부분이 많아졌기 때문이라고 생각된다. 또한, 시료 번호 26에서 쇼트 불량률 및 내전압 불량률이 악화된 원인으로서는, 제2 공통재의 평균 입자경이 너무 컸기 때문에 인접하는 유전체층의 두께가 이 제2 공통재의 영향을 받게 되어, 특히, 인접하는 유전체층이 부분적으로 얇아지는 현상이 발생한 것에 의한다고 생각된다.

제5 실시예

내부 전극층용의 도전체 페이스트에 함유시키는 제2 공통재로서, 평균 입자경이 0.25㎛의 BaTiO3을 사용함과 함께, 내부 전극층용의 도전체 페이스트의 인쇄 두께를 변화시켜, 소성 후의 내부 전극층 두께를 표 5에 나타내도록 변화시킨 이외에는, 제1 실시예의 시료 번호 6과 마찬가지로 하여 적층 세라믹 콘덴서 시료를 제작하고, 제1 실시예와 마찬가지로 하여 평가를 행하였다. 결과를 표 5에 나타낸다.

Figure 112006070687255-pat00005

표 5로부터, 도전체 페이스트에서의 제2 공통재의 평균 입자경과 소결 후의 내부 전극층의 두께의 비인 "제2 공통재 입경/내부 전극층 두께"를, 1/10(=0.1)보다 작게 한 시료 번호 27에서는, 제2 공통재의 평균 입자경이 내부 전극층의 두께와 비교하여 너무 작아져 제2 공통재의 첨가 효과를 얻을 수 없고, 그 결과 크랙 발생률이 악화되어 버렸다.

이에 대해, "제2 공통재 입경/내부 전극층 두께"를 1/10(=0.1) 내지 1/2(=0.50)로 한 시료 번호 28 내지 30은, 제2 공통재의 평균 입자경을 0.25㎛로 한 경우에 있어서도, 모두 크랙 발생률, 정전 용량, 쇼트 불량률 및 내전압 불량률이 소정의 범위 내가 되어 양호한 결과가 되었다.

본 발명에 의하면, 크랙의 발생을 유효하게 방지하면서도 쇼트 불량률 및 내전압 불량률을 낮게 할 수 있고, 나아가 정전 용량을 높게 유지할 수 있는 적층형 세라믹 전자 부품을 제공할 수 있다.

Claims (5)

  1. 유전체층과 내부 전극층을 갖는 적층형 세라믹 전자 부품을 제조하는 방법으로서,
    소성 후에 상기 유전체층이 되는 그린 시트를 형성하는 공정과,
    도전체 페이스트를 이용하여 상기 그린 시트상에, 소성 후에 상기 내부 전극층이 되는 소성전 전극층을 소정 패턴으로 형성하는 공정과,
    상기 그린 시트와 상기 소성전 전극층을 차례로 적층하여, 그린 칩을 형성하는 공정과,
    상기 그린 칩을 소성하는 공정을 갖고,
    상기 소성전 전극층을 형성하기 위한 도전체 페이스트가, 적어도 도전체 입자와, 세라믹 분말로 구성되는 제1 공통재와, 세라믹 분말로부터 구성되며 상기 제1 공통재보다 큰 평균 입자경을 갖는 제2 공통재를 포함하고,
    상기 제1 공통재의 평균 입자경이, 상기 도전체 입자의 평균 입자경의 1/20 내지 1/2의 크기이며,
    상기 제2 공통재의 평균 입자경이, 소성 후의 상기 내부 전극층의 평균 두께의 1/10 내지 1/2의 크기인 것을 특징으로 하는 적층형 세라믹 전자 부품의 제조 방법.
  2. 제1항에 있어서,
    상기 제2 공통재의 평균 입자경이, 0.2 내지 0.5㎛인 적층형 세라믹 전자 부품의 제조 방법.
  3. 제1항 또는 제2항에 있어서,
    상기 도전체 페이스트 중에서의 상기 제1 공통재의 함유량이, 상기 도전체 입자 100 중량부에 대해 5 내지 35 중량부인 적층형 세라믹 전자 부품의 제조 방법.
  4. 제1항 또는 제2항에 있어서,
    상기 도전체 페이스트 중에서의 상기 제2 공통재의 함유량이, 상기 도전체 입자 100 중량부에 대해 1 중량부보다 많고, 15 중량부 미만인 적층형 세라믹 전자 부품의 제조 방법.
  5. 제1항 또는 제2항에 있어서,
    상기 도전체 페이스트 중에서의 상기 제1 공통재의 함유량이, 상기 도전체 입자 100 중량부에 대해 5 내지 35 중량부이며, 또한, 상기 제2 공통재의 함유량이 상기 도전체 입자 100 중량부에 대해 1 중량부보다 많고 15 중량부 미만인 적층형 세라믹 전자 부품의 제조 방법.
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