JP4276642B2 - 積層型セラミック電子部品 - Google Patents

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本発明は、積層セラミックコンデンサなどの積層型セラミック電子部品に係り、さらに詳しくは、クラックの発生が防止されており、ショート不良率および耐電圧不良率が低く、しかも、高い静電容量を有する積層型セラミック電子部品に関する。
積層型セラミック電子部品の一例としての積層セラミックコンデンサは、小型、大容量、高信頼性の電子部品として広く利用されており、1台の電子機器の中で使用される個数も多数にのぼる。近年、機器の小型・高性能化にともない、積層セラミックコンデンサに対する更なる小型化、大容量化、低価格化、高信頼性化への要求はますます厳しくなっている。
このような小型化および高容量化を進めるために、誘電体層および内部電極層の厚みを薄くし(薄層化)、かつそれらを可能な限り多く積層する(多層化)ことが行われている。しかしながら、薄層化・多層化を行うと、誘電体層と内部電極層との間の界面が増加するなどの理由により、層間剥離現象(デラミネーション)やクラックが発生し易くなってしまい、これらに起因してショート不良が発生してしまうという問題がある。
これに対して、たとえば特許文献1では、内部電極層を形成するための内部電極用ペーストに、焼成前の内部電極パターンの厚みの1/2以上の粒径を有する共材(セラミック粉末)を、含有させて、このペーストを使用して内部電極層を形成する方法が開示されている。この文献には、このような構成とすることにより、内部電極層を介して隣り合う誘電体層を、共材によって連結させることができるため、デラミネーションやクラックの発生を防止できる旨が記載されている。しかしながら、この文献では、内部電極層内に形成された共材による連結部分が、電極の途切れ部分となってしまうため、この途切れ部分の影響により、静電容量が低下してしまい、結果として、高容量化に対応することができないという問題があった。
また、特許文献2では、内部電極層内に、この内部電極層を介して隣り合う一方のセラミック層から、他方のセラミック層に達する大きな粒径を有するセラミック粒子を含有している積層セラミック電子部品が開示されている。この文献においては、このような大きな粒径を有するセラミック粒子を含有させることにより、デラミネーションやクラックの抑制を図っている。しかしながら、上記特許文献1と同様に、この特許文献2でも、隣り合う一方のセラミック層から、他方のセラミック層に達するような大きな粒径を有するセラミック粒子を使用しているため、このセラミック粒子を含有する部分が、電極の途切れ部分となってしまう。そのため、特許文献1と同様に、この途切れ部分の影響により、静電容量が低下してしまい、結果として、高容量化に対応することができないという問題があった。
特開平10−172855号公報 特開2000−277369号公報
本発明は、このような実状に鑑みてなされ、積層セラミックコンデンサなどの積層型セラミック電子部品において、クラックの発生が有効に防止され、ショート不良率および耐電圧不良率が低く、しかも、高い静電容量を有する積層型セラミック電子部品を提供することを目的とする。
上記目的を達成するために、本発明に係る積層型セラミック電子部品は、
複数のセラミックス粒子から構成されている誘電体層と、内部電極層と、を有し、
前記誘電体層には、前記誘電体層を構成する他のセラミック粒子と結合しており、前記内部電極層を貫通しないように前記内部電極層に突き出たセラミック粒子が、含まれていることを特徴とする。
本発明においては、前記誘電体層は、内部電極層内に突き出たセラミック粒子を含有している。そして、この突き出たセラミック粒子は、誘電体層を構成する他の粒子と結合している。そのため、この突き出たセラミック粒子による前記内部電極層へのアンカー効果により、内部電極層と誘電体層との間の結合強度を高くすることができ、結果として、クラックの発生(特に、デラミネーションに起因するクラックの発生)を有効に防止することができる。
しかも、本発明においては、内部電極層に突き出たセラミック粒子は、内部電極層を貫通しないように制御されているため、内部電極層の途切れの原因となることない。そのため、デラミネーションやクラックの発生を有効に防止しつつ、高い静電容量を実現することができる。
本発明において、好ましくは、前記突き出たセラミック粒子は、前記内部電極層の積層方向と垂直な方向からみて、前記内部電極層の厚みに対して、10%以上の深さで突き出ている。セラミック粒子を、10%以上の深さで内部電極層内へ突き出させることにより、上記効果をより高めることができる。
本発明において、好ましくは、前記内部電極層の積層方向と垂直な方向からみて、前記内部電極層全体の長さに対する、前記内部電極層における10%以上の深さで突き出たセラミック粒子が存在している部分の長さの割合が、2〜20%である。この割合が低すぎると、本発明の効果が得難くなる傾向にある。一方、高すぎると、静電容量が低下してしまう傾向にあり、結果として、高容量化が困難となる。
本発明において、前記突き出たセラミック粒子は、前記内部電極層に突き出ている深さよりも大きな結晶粒子径を有する粒子から構成されていても良いし、前記内部電極層に突き出ている深さよりも小さな結晶粒子径を有する粒子から構成されていても良い。これらのなかでも、突き出ている深さよりも大きな結晶粒子径を有する粒子のほうが上述した効果が大きいため、前記セラミック粒子のうち少なくとも一部は、このような大きな結晶粒子径を有する粒子から構成されていることが好ましい。
本発明に係る積層型セラミック電子部品としては、特に限定されないが、積層セラミックコンデンサ、圧電素子、チップインダクタ、チップバリスタ、チップサーミスタ、チップ抵抗、その他の表面実装チップ型電子部品(SMD)などが例示される。
本発明によると、誘電体層と内部電極層とを有する積層型セラミック電子部品において、誘電体層には、誘電体層を構成する他のセラミック粒子と結合しており、しかも、内部電極層に突き出たセラミック粒子が含まれている。そのため、クラックの発生(特に、デラミネーションに起因するクラックの発生)を有効に防止することができ、その結果、ショート不良率を低くすることができ、さらには、耐電圧不良率を低くすることができる。
特に、本発明においては、内部電極層に突き出たセラミック粒子は、内部電極層を貫通しないように制御されている。そのため、上述した特許文献1,2(特開平10−172855号公報、特開2000−277369号公報)において、問題となっていた電極途切れに起因する静電容量の低下を引き起こすことなく、上述の効果(クラックの発生の防止、ショート不良および耐電圧不良の低減)を得ることができる。そのため、本発明によると、これらの効果に加えて、高容量化を実現することができる。
以下、本発明を、図面に示す実施形態に基づき説明する。
図1は本発明の一実施形態に係る積層セラミックコンデンサの断面図、
図2は本発明の一実施形態に係る積層セラミックコンデンサの拡大断面図、
図3は本発明の一実施形態に係る内部電極層に突き出したセラミック粒子の微細構造を示す図、
図4は本発明におけるセラミック粒子による突き出し部分の存在率の算出方法を説明するための図、
図5(A)、図5(B)は本発明の他の態様に係る内部電極層に突き出したセラミック粒子の微細構造を示す図である。
本実施形態では、積層型セラミック電子部品として、積層セラミックコンデンサを例示して説明する。
積層セラミックコンデンサ
図1に示すように、本発明の一実施形態に係る積層セラミックコンデンサ1は、誘電体層2と内部電極層3とが交互に積層された構成のコンデンサ素体10を有する。このコンデンサ素体10の両側端部には、素体10の内部で交互に配置された内部電極層3と各々導通する一対の外部電極4,4が形成してある。内部電極層3は、各側端面がコンデンサ素体10の対向する2端部の表面に交互に露出するように積層してある。一対の外部電極4,4は、コンデンサ素体10の両端部に形成され、交互に配置された内部電極層3の露出端面に接続されて、コンデンサ回路を構成する。
コンデンサ素体10の外形や寸法には特に制限はなく、用途に応じて適宜設定することができ、通常、外形はほぼ直方体形状とし、寸法は通常、縦(0.4〜5.6mm)×横(0.2〜5.0mm)×高さ(0.2〜2.5mm)程度とすることができる。
内部電極層3に含有される導電材は特に限定されないが、誘電体層2の構成材料として、耐還元性を有する材料を使用する場合には、卑金属を用いることができる。導電材として用いる卑金属としては、Ni、Cu、Ni合金またはCu合金が好ましい。内部電極層3の主成分をNiにした場合には、誘電体が還元されないように、低酸素分圧(還元雰囲気)で焼成するという方法がとられている。
内部電極層3の厚さは用途等に応じて適宜決定すればよいが、通常、0.5〜5μm、特に1〜2.5μm程度であることが好ましい。
誘電体層2は、複数のセラミック粒子から構成されている。誘電体層2を構成するセラミック粒子の組成は、特に限定されないが、たとえば、{(Ba(1−x−y) Ca Sr)O}(Ti(1−z) Zr で表される主成分を有する誘電体磁器組成物から構成される。なお、A,B,x,y,zは、いずれも任意の範囲である。誘電体磁器組成物中に主成分と共に含まれる副成分としては、Sr,Y,Gd,Tb,Dy,V,Mo,Zn,Cd,Ti,Sn,W,Ba,Ca,Mn,Mg,Cr,Si,およびPの酸化物から選ばれる1種類以上を含む副成分が例示される。
副成分を添加することにより、主成分の誘電特性を劣化させることなく低温焼成が可能となり、誘電体層2を薄層化した場合の信頼性不良を低減することができ、長寿命化を図ることができる。ただし、本発明では、誘電体層2を構成するセラミック粒子の組成は、上記に限定されるものではない。
誘電体層2の積層数や厚み等の諸条件は、目的や用途に応じ適宜決定すればよいが、本実施形態では、誘電体層2の厚みは、0.5μm〜5μm程度である。
本実施形態においては、図2に示すように、誘電体層2には、内部電極層3に突き出たセラミック粒子20が含有されている(なお、図2においては、内部電極層3に突き出たセラミック粒子20以外の、誘電体層2を構成する他のセラミック粒子については、図示を省略した。)。そして、この突き出たセラミック粒子20は、内部電極層3に突き出ているとともに、誘電体層2を構成する他のセラミック粒子(図示省略)と結合している。そのため、本実施形態においては、この突き出たセラミック粒子20による内部電極層3へのアンカー効果により、内部電極層3と誘電体層2との間の結合強度を高くすることができ、結果として、クラックの発生(特に、デラミネーションに起因するクラックの発生)を有効に防止することができる。
しかも、本実施形態においては、この内部電極層3に突き出たセラミック粒子20は、内部電極層3を貫通しないように制御されており、その結果、内部電極層3の途切れの原因となることはなく、内部電極層と誘電体層との間の結合強度を高くすることができる。そのため、クラックの発生を有効に防止しつつ、高い静電容量を実現することができる。
図3に示すように、このセラミック粒子20の内部電極層3内における深さ(d)は、内部電極層3の厚み(t)に対して、10%以上の深さで突き出ていることが好ましい。すなわち、たとえば、内部電極層3の厚み(t)が、1μmである場合には、0.1μm以上の深さ(d)で、内部電極層内に突き出ていることが好ましい。10%以上の深さで内部電極層3内へ突き出ていることにより、セラミック粒子20の内部電極層3へのアンカー効果をより高めることができる。なお、図3においては、内部電極層3およびセラミック粒子20以外は、図示を省略した。
深さ(d)が小さすぎると、上述のアンカー効果が小さくなってしまう傾向にある。なお、深さ(d)の上限は特に限定されないが、好ましくは、60%以下である。深さ(d)が大きすぎると、電極途切れが発生し易くなる傾向にある。
さらに、図3に示すように、内部電極層3に突き出たセラミック粒子20は、その結晶粒子径(r)が、内部電極層3内における深さ(d)よりも大きいことが好ましい。すなわち、r>dであることが好ましい。セラミック粒子20の結晶粒子径(r)を、深さ(d)よりも大きくすることにより、セラミック粒子20によるアンカー効果をより高めることができるからである。
また、本実施形態においては、内部電極層3の積層方向と垂直な方向からみた場合に、内部電極層3全体の長さに対する、上述のように10%以上の深さ(d)で突き出たセラミック粒子20が存在している部分の長さの割合(突き出し部分の存在率)を所定範囲に制御することが好ましい。すなわち、突き出し部分の存在率を、2〜20%とすることが好ましく、より好ましくは5〜18%、さらに好ましくは8〜15%とする。この割合が低すぎると、本発明の効果が得難くなる傾向にある。一方、高すぎると、静電容量が低下してしまう傾向にあり、結果として、高容量化が困難となってしまう。
なお、上記突き出し部分の存在率は、たとえば以下の方法により測定することができる。すなわち、まず、焼結後のコンデンサ素体10を内部電極層3の積層方向と垂直に切断し、その切断面を研磨する。そして、得られた切断面(図4参照)の所定の面積範囲について、突き出し部分の幅(wi)の総和、および電極長さ(L)、内部電極の本数(N)を測定し、下記式1に基づき算出することができる。
外部電極4に含有される導電材は特に限定されないが、通常、CuやCu合金あるいはNiやNi合金等を用いる。なお、AgやAg−Pd合金等も、もちろん使用可能である。なお、本実施形態では、安価なNi,Cuや、これらの合金を用いることができる。
外部電極の厚さは用途等に応じて適宜決定されればよいが、通常、10〜50μm程度であることが好ましい。
次に、積層セラミックコンデンサ1の製造方法を説明する。本実施形態では、ペーストを用いた通常の印刷法やシート法によりグリーンチップを作製し、これを焼成した後、外部電極を印刷または転写して焼成することにより製造される。以下、製造方法について具体的に説明する。
まず、誘電体層用ペーストに含まれる誘電体原料を準備し、これを塗料化して、誘電体層用ペーストを調整する。
誘電体層用ペーストは、誘電体原料と有機ビヒクルとを混練した有機系の塗料であってもよく、水系の塗料であってもよい。
誘電体原料としては、複合酸化物や酸化物となる各種化合物、たとえば炭酸塩、硝酸塩、水酸化物、有機金属化合物などから適宜選択され、混合して用いることができる。誘電体原料は、通常、平均粒子径が0.4μm以下、好ましくは0.1〜3.0μm程度の粉体として用いられる。なお、きわめて薄いセラミックグリーンシートを形成するためには、セラミックグリーンシート厚みよりも細かい粉体を使用することが望ましい。
有機ビヒクルとは、バインダを有機溶剤中に溶解したものである。有機ビヒクルに用いるバインダは特に限定されず、エチルセルロース、ポリビニルブチラール等の通常の各種バインダから適宜選択すればよい。また、用いる有機溶剤も特に限定されず、印刷法やシート法など、利用する方法に応じて、ターピネオール、ブチルカルビトール、アセトン、トルエン等の各種有機溶剤から適宜選択すればよい。
また、誘電体層用ペーストを水系の塗料とする場合には、水溶性のバインダや分散剤などを水に溶解させた水系ビヒクルと、誘電体原料とを混練すればよい。水系ビヒクルに用いる水溶性バインダは特に限定されず、例えば、ポリビニルアルコール、セルロース、水溶性アクリル樹脂などを用いればよい。
内部電極層用ペーストは、導電体粉末、共材、および上記した有機ビヒクルとを混練して調製する。
導電体粉末としては、上記した各種誘電性金属や合金からなる導電材、あるいは焼成後に上記した導電材となる各種酸化物、有機金属化合物、レジネート等が挙げられる。
共材は、焼成過程において導電体粉末の焼結を抑制する作用を奏する。共材としては、上述した誘電体層用ペーストに使用される誘電体原料と同様の組成を有する誘電体材料を使用することが好ましい。共材は、内部電極層用ペースト中に、導電体粉末100重量部に対して、好ましくは1重量部より多く、30重量部以下で含まれる。
本実施形態においては、この共材のうち、少なくとも一部として、比較的大きな平均粒子径を有する誘電体材料を使用することが好ましい。内部電極層用ペーストに、比較的大きな平均粒子径を有する誘電体材料を含有させることにより、焼成後の誘電体層2中において、上述の内部電極層3に突き出たセラミック粒子20を効果的に形成させることができる。なお、その理由としては、必ずしも明らかではないが、この比較的大きな平均粒子径を有する誘電体材料のうち少なくとも一部は、内部電極層3と誘電体層2との界面付近で焼結し、その結果、焼成後には、内部電極層3に突き出たセラミック粒子20となると考えられる。
このような比較的大きな平均粒子径を有する誘電体材料は、内部電極層用ペースト中に、導電体粉末100重量部に対して、好ましくは1重量部より多く、10重量部未満含まれる。この含有量が少なすぎると、クラックの発生率が高くなってしまう傾向にある。一方、多すぎると、この比較的大きな平均粒子径を有する誘電体材料が、誘電体層2内に比較的に多く含まれることとなってしまい、ショート不良率および耐電圧不良率が悪化してしまう傾向にある。
外部電極用ペーストは、上記した導電体粉末、および有機ビヒクルとを混練して調製すれば良い。
上記した各ペースト中の有機ビヒクルの含有量に特に制限はなく、通常の含有量、例えば、バインダは1〜5重量%程度、溶剤は10〜50重量%程度とすればよい。また、各ペースト中には、必要に応じて各種分散剤、可塑剤、誘電体、絶縁体等から選択される添加物が含有されていてもよい。これらの総含有量は、10重量%以下とすることが好ましい。
印刷法を用いる場合、誘電体層用ペーストおよび内部電極層用ペーストを、PET等の基板上に積層印刷し、所定形状に切断した後、基板から剥離してグリーンチップとする。
また、シート法を用いる場合、誘電体層用ペーストを用いてグリーンシートを形成し、この上に内部電極層用ペーストを印刷した後、これらを積層してグリーンチップとする。
焼成前に、グリーンチップに脱バインダ処理を施す。脱バインダ処理は、内部電極層ペースト中の導電材の種類に応じて適宜決定されればよいが、導電材としてNiやNi合金等の卑金属を用いる場合、脱バインダ雰囲気中の酸素分圧を10−45 〜10Paとすることが好ましい。酸素分圧が前記範囲未満であると、脱バインダ効果が低下する。また酸素分圧が前記範囲を超えると、内部電極層が酸化する傾向にある。
また、それ以外の脱バインダ条件としては、昇温速度を好ましくは5〜300℃/時間、より好ましくは10〜100℃/時間、保持温度を好ましくは180〜400℃、より好ましくは200〜350℃、温度保持時間を好ましくは0.5〜24時間、より好ましくは2〜20時間とする。また、焼成雰囲気は、空気もしくは還元性雰囲気とすることが好ましく、還元性雰囲気における雰囲気ガスとしては、たとえばNとHとの混合ガスを加湿して用いることが好ましい。
グリーンチップ焼成時の雰囲気は、内部電極層用ペースト中の導電材の種類に応じて適宜決定されればよいが、導電材としてNiやNi合金等の卑金属を用いる場合、焼成雰囲気中の酸素分圧は、10−7〜10−3Paとすることが好ましい。酸素分圧が前記範囲未満であると、内部電極層の導電材が異常焼結を起こし、途切れてしまうことがある。また、酸素分圧が前記範囲を超えると、内部電極層が酸化する傾向にある。
また、焼成時の保持温度は、好ましくは1100〜1400℃、より好ましくは1200〜1380℃、さらに好ましくは1260〜1360℃である。保持温度が前記範囲未満であると緻密化が不十分となり、前記範囲を超えると、内部電極層の異常焼結による電極の途切れや、内部電極層構成材料の拡散による容量温度特性の悪化、誘電体磁器組成物の還元が生じやすくなる。
これ以外の焼成条件としては、昇温速度を好ましくは50〜500℃/時間、より好ましくは200〜300℃/時間、温度保持時間を好ましくは0.5〜8時間、より好ましくは1〜3時間、冷却速度を好ましくは50〜500℃/時間、より好ましくは200〜300℃/時間とする。また、焼成雰囲気は還元性雰囲気とすることが好ましく、雰囲気ガスとしてはたとえば、NとHとの混合ガスを加湿して用いることが好ましい。
還元性雰囲気中で焼成した場合、コンデンサ素子本体にはアニールを施すことが好ましい。アニールは、誘電体層を再酸化するための処理であり、これによりIR寿命を著しく長くすることができるので、信頼性が向上する。
アニール雰囲気中の酸素分圧は、0.1Pa以上、特に0.1〜10Paとすることが好ましい。酸素分圧が前記範囲未満であると誘電体層の再酸化が困難であり、前記範囲を超えると内部電極層が酸化する傾向にある。
アニールの際の保持温度は、1100℃以下、特に500〜1100℃とすることが好ましい。保持温度が前記範囲未満であると誘電体層の酸化が不十分となるので、IRが低く、また、IR寿命が短くなりやすい。一方、保持温度が前記範囲を超えると、内部電極層が酸化して容量が低下するだけでなく、内部電極層が誘電体素地と反応してしまい、容量温度特性の悪化、IRの低下、IR寿命の低下が生じやすくなる。なお、アニールは昇温過程および降温過程だけから構成してもよい。すなわち、温度保持時間を零としてもよい。この場合、保持温度は最高温度と同義である。
これ以外のアニール条件としては、温度保持時間を好ましくは0〜20時間、より好ましくは2〜10時間、冷却速度を好ましくは50〜500℃/時間、より好ましくは100〜300℃/時間とする。また、アニールの雰囲気ガスとしては、たとえば、加湿したNガス等を用いることが好ましい。
上記した脱バインダ処理、焼成およびアニールにおいて、Nガスや混合ガス等を加湿するには、例えばウェッター等を使用すればよい。この場合、水温は5〜75℃程度が好ましい。
脱バインダ処理、焼成およびアニールは、連続して行なっても、独立に行なってもよい。これらを連続して行なう場合、脱バインダ処理後、冷却せずに雰囲気を変更し、続いて焼成の際の保持温度まで昇温して焼成を行ない、次いで冷却し、アニールの保持温度に達したときに雰囲気を変更してアニールを行なうことが好ましい。一方、これらを独立して行なう場合、焼成に際しては、脱バインダ処理時の保持温度までNガスあるいは加湿したNガス雰囲気下で昇温した後、雰囲気を変更してさらに昇温を続けることが好ましく、アニール時の保持温度まで冷却した後は、再びNガスあるいは加湿したNガス雰囲気に変更して冷却を続けることが好ましい。また、アニールに際しては、Nガス雰囲気下で保持温度まで昇温した後、雰囲気を変更してもよく、アニールの全過程を加湿したNガス雰囲気としてもよい。
上記のようにして得られたコンデンサ素子本体に、例えばバレル研磨やサンドブラストなどにより端面研磨を施し、外部電極用ペーストを印刷または転写して焼成し、外部電極4を形成する。外部電極用ペーストの焼成条件は、例えば、加湿したNとHとの混合ガス中で600〜800℃にて10分間〜1時間程度とすることが好ましい。そして、必要に応じ、外部電極4表面に、めっき等により被覆層を形成する。
このようにして製造された本発明の積層セラミックコンデンサは、ハンダ付等によりプリント基板上などに実装され、各種電子機器等に使用される。
以上、本発明の実施形態について説明してきたが、本発明はこうした実施形態に何等限定されるものではなく、本発明の要旨を逸脱しない範囲内において種々なる態様で実施し得ることは勿論である。
たとえば、上述した実施形態では、本発明に係る積層型セラミック電子部品として積層セラミックコンデンサを例示したが、本発明に係る積層型セラミック電子部品としては、積層セラミックコンデンサに限定されず、上記構成を有するものであれば何でも良い。
また、内部電極層3に突き出たセラミック粒子20としては、図3に示すようなセラミック粒子を例示して説明したが、たとえば、このセラミック粒子20のうち一部については、図5(A)、図5(B)に示すような構成となっていても良い。
すなわち、図5(A)に示すように、セラミック粒子20は、深さ(d)よりも小さな結晶粒子径を有する粒子から構成されていても良い。この場合には、内部電極層3に突き出たセラミック粒子20は、複数の結晶粒子から構成されることとなる。
あるいは、図5(B)に示すように、セラミック粒子20の突き出ている部分には、若干の空隙が形成されていても良い。なお、図5(B)の態様においては、セラミック粒子20と、内部電極層3を介した隣り合う誘電体層2との間は、実質的に空隙となっており、そのため、このセラミック粒子20と、隣り合う誘電体層2を構成するセラミック粒子とは、実質的に結合していない。
なお、これら図5(A)および図5(B)の態様は、内部電極層3に突き出たセラミック粒子20のうち、60%以下であることが好ましい。また、図5(A)、図5(B)においても、図3と同様に、内部電極層3およびセラミック粒子20以外は、図示を省略した。
以下、本発明を、さらに詳細な実施例に基づき説明するが、本発明は、これら実施例に限定されない。
実施例1
まず、誘電体原料を作製するための出発原料として、平均粒径0.2μmの主成分原料(BaTiO)と、副成分原料としてのY、V、CrO、MgO、SiOおよびCaOとを準備した。次いで、準備した出発原料をボールミルにより16時間湿式混合することにより、誘電体原料を調製した。
上記にて調製した誘電体原料:100重量部と、アクリル樹脂:4.8重量部と、酢酸エチル:100重量部と、ミネラルスピリット:6重量部と、トルエン:4重量部とをボールミルで混合してペースト化し、誘電体層用ペーストを得た。
次いで、平均粒径0.2μmのNi粒子:100重量部と、共材としてのBaTiO:表1に示す量と、有機ビヒクル(エチルセルロース8重量部をターピネオール92重量部に溶解したもの):40重量部と、ターピネオール:10重量部とを3本ロールにより混練してペースト化し、内部電極層用ペーストを得た。
次いで、平均粒径0.5μmのCu粒子:100重量部と、有機ビヒクル(エチルセルロース樹脂8重量部をターピネオール92重量部に溶解したもの):35重量部およびターピネオール:7重量部とを混練してペースト化し、外部電極用ペーストを得た。
次いで、上記誘電体層用ペーストを用いてPETフィルム上に、グリーンシートを形成し、この上に内部電極層用ペーストを印刷したのち、PETフィルムからグリーンシートを剥離した。次いで、これらのグリーンシートと保護用グリーンシート(内部電極層用ペーストを印刷しないもの)とを積層、圧着して、グリーンチップを得た。内部電極を有するシートの積層数は220層とした。
次いで、グリーンチップを所定サイズに切断し、脱バインダ処理、焼成およびアニールを行って、積層セラミック焼成体を得た。
脱バインダ処理は、昇温時間15℃/時間、保持温度280℃、保持時間8時間、空気雰囲気の条件で行った。
焼成は、昇温速度200℃/時間、保持温度1280〜1320℃、保持時間2時間、冷却速度300℃/時間、加湿したN+H混合ガス雰囲気(酸素分圧は10−9気圧)の条件で行った。
アニールは、保持温度900℃、温度保持時間9時間、冷却速度300℃/時間、加湿したNガス雰囲気(酸素分圧は10−5気圧)の条件で行った。なお、焼成およびアニールの際の雰囲気ガスの加湿には、水温を35℃としたウェッターを用いた。
次いで、積層セラミック焼成体の端面をサンドブラストにて研磨したのち、外部電極用ペーストを端面に転写し、加湿したN+H雰囲気中において、800℃にて10分間焼成して外部電極を形成し、図1に示される構成の積層セラミックコンデンサの試料を得た。本実施例では、表1に示すように、内部電極層用ペーストに含有させる共材(平均粒子径0.5μmのBaTiO)の量をそれぞれ変化させた試料番号1〜11を製造した。なお、試料番号1は、内部電極層用ペーストに共材を添加しなかった試料である。
このようにして得られた各サンプルのサイズは、1.0mm×0.5mm×0.5mmであり、内部電極層に挟まれた誘電体層の数は220、誘電体層の厚さは1.0μmであり、内部電極層の厚さは1.0μmであった。
得られたコンデンサ試料について、以下の方法により、セラミック粒子の内部電極層への突き出し部分の存在率、クラック発生率、静電容量、ショート不良率、耐電圧不良率および内部電極層の被覆率をそれぞれ評価した。
突き出し部分の存在率
セラミック粒子の内部電極層への突き出し部分の存在率は、まず、焼結後のコンデンサ素体を内部電極層の積層方向と垂直に切断し、その切断面を研磨した。次いで、得られた切断面について、SEM観察を行い、突き出し部分の幅(wi)の総和、および電極長さ(L)、内部電極の本数(N)を測定し(図4参照)、下記式1に基づき算出した。本実施例では、視野50μm×60μmについて測定したSEM写真10枚を使用して求めた。なお、本実施例においては、セラミック粒子が、内部電極層の厚み(本実施例では、1μm)に対して、10%以上の深さ(本実施例では、0.1μm)で突き出している部分を突き出し部分として、突き出し部分の存在率を測定した。結果を表1に示す。
クラック発生率
得られた各コンデンサ試料について、焼上げ素地を研磨し、積層状態を目視にて観察し、素地クラックの有無を確認した。素地クラックの有無の確認は、10000個のコンデンサ試料について行った。外観検査の結果、10000個のコンデンサ試料に対する、素地クラックが発生した試料の割合を算出することにより、クラック発生率を求めた。結果を表1に示す。
静電容量
静電容量の測定は、デジタルLCRメータを使用して、基準温度25℃において、周波数1kHz、入力信号レベル1.0Vrmsの条件下にて行った。結果を表1に示す。なお、本実施例では、静電容量の測定結果を、内部電極層用ペーストに共材を添加しなかった試料である試料番号1の静電容量に対する比率で評価した。すなわち、静電容量が「−1%」である試料番号2は、試料番号1と比較して、静電容量が1%低い結果であった。
ショート不良率
ショート不良率は、100個のコンデンサ試料を準備し、ショート不良が発生した個数を調べることにより、測定した。具体的には、絶縁抵抗計(HEWLETT PACKARD社製E2377Aマルチメーター)を使用して、抵抗値を測定し、抵抗値が100kΩ以下となったサンプルをショート不良サンプルとし、全測定サンプルに対する、ショート不良サンプルの比率をショート不良率とした。結果を表1に示す。
耐電圧不良率
耐電圧不良率は、コンデンサ試料の200個について、定格電圧(4.0V)の12倍の直流電圧を3秒印加し、抵抗が10Ω未満の試料を耐電圧不良と判断し、測定試料に対する、耐電圧不良となった試料の割合を求めることにより、評価した。結果を表1に示す。
内部電極層の被覆率
上述の突き出し部分の存在率の測定の場合と同様の方法により、素子本体の切断面について、SEM観察を行った。そして、得られたSEM写真から内部電極層の被覆率を求めた。具体的には、内部電極層に電極途切れ部が全く無いとして仮定した場合に、内部電極層が誘電体層を被覆する理想面積を100%とし、内部電極層が誘電体層を実際に被覆している面積の比率を計算することにより求めた。なお、被覆率は、視野50μm×60μmについて測定したSEM写真10枚を使用して求めた。その結果、試料番号1〜11は、いずれも内部電極層の被覆率が80%以上であった。
比較例1
内部電極層用ペーストに含有させる共材として、平均粒子径が1.1μmのBaTiOを使用した以外は、実施例1の試料番号7と同様にして、コンデンサ試料(試料番号12)を作製し、同様に評価を行った。結果を表1に示す。
ただし、表1中、試料番号に「*」を付した試料は、本発明の好ましい範囲から外れる試料であり、「**」を付した試料は、本発明の範囲外の試料である。また、内部電極層用ペーストにおける、粒径0.5μmのBaTiOの添加量は、Ni粉末100重量部に対する添加量である。
なお、試料番号12は、内部電極層用ペーストに含有させる共材の平均粒子径が大きすぎたため、誘電体層を構成するセラミック粒子が、内部電極層を貫通する構成となった。
評価
表1より、内部電極層用ペーストとして、共材(粒径0.5μmのBaTiO)を、Ni粉末100重量部に対して、1.2〜9重量部の範囲で含有させた試料番号3〜10は、いずれもセラミック粒子の内部電極層への突き出し部分の存在率が、2〜20%の範囲となり、クラック発生率、静電容量、ショート不良率および耐電圧不良率に優れる結果となった。
一方、内部電極層用ペースト中に共材を含有させなかった試料番号1においては、セラミック粒子の内部電極層への突き出し部分の存在率が、0%となり、クラック発生率が悪化する傾向にあった。また、誘電体層を構成するセラミック粒子が、内部電極層を貫通する構成となった比較例12においては、内部電極層の被覆率が72%と低くなってしまい、静電容量が悪化してしまう結果となった。
なお、内部電極層用ペースト中の共材の量を少なくした試料番号2、および共材の量を多くした試料番号11においては、いずれもセラミック粒子の内部電極層への突き出し部分の存在率が、本発明の好ましい範囲外となった。そして、試料番号2においては、クラック発生率が悪化する傾向にあり、また、試料番号11においては、ショート不良率および耐電圧不良率が悪化する傾向にあった。
図1は本発明の一実施形態に係る積層セラミックコンデンサの断面図である。 図2は本発明の一実施形態に係る積層セラミックコンデンサの拡大断面図である。 図3は本発明の一実施形態に係る内部電極層に突き出したセラミック粒子の微細構造を示す図である。 図4は本発明におけるセラミック粒子による突き出し部分の存在率の算出方法を説明するための図である。 図5(A)、図5(B)は本発明の他の態様に係る内部電極層に突き出したセラミック粒子の微細構造を示す図である。
符号の説明
1… 積層セラミックコンデンサ
10… コンデンサ素体
2… 誘電体層
20… 内部電極層に突き出したセラミック粒子
3… 内部電極層
4… 外部電極

Claims (2)

  1. 複数のセラミックス粒子から構成されている誘電体層と、内部電極層と、を有する積層型セラミック電子部品であって、
    前記誘電体層には、前記誘電体層を構成する他のセラミック粒子と結合しており、前記内部電極層を貫通しないように前記内部電極層に突き出たセラミック粒子が、含まれており、
    前記突き出たセラミック粒子は、前記内部電極層の積層方向と垂直な方向からみて、前記内部電極層の厚みに対して、10%以上60%以下の深さで突き出ており、
    前記内部電極層の積層方向と垂直な方向からみて、前記内部電極層全体の長さに対する、前記内部電極層における前記突き出たセラミック粒子が存在している部分の長さの割合が、5〜20%であることを特徴とする積層型セラミック電子部品。
  2. 前記突き出たセラミック粒子のうち、少なくとも一部の粒子は、前記内部電極層に突き出ている深さよりも大きな結晶粒子径を有するセラミック粒子である請求項1に記載の積層型セラミック電子部品。
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