JP5825322B2 - 積層セラミックキャパシタ、その製造方法及び積層セラミックキャパシタの実装基板 - Google Patents

積層セラミックキャパシタ、その製造方法及び積層セラミックキャパシタの実装基板 Download PDF

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本発明は、積層セラミックキャパシタ、その製造方法及び積層セラミックキャパシタが実装された基板に関する。
一般に、キャパシタやインダクタ、圧電素子、バリスタ、サーミスタなどのセラミック材料を用いる電子部品は、セラミック材料からなるセラミック本体、セラミック本体内部に形成された内部電極及び上記内部電極と接続されるようにセラミック本体表面に設置された外部電極を備える。
セラミック電子部品のうち積層セラミックキャパシタは、積層された複数の誘電体層、一誘電体層を介して対向配置される内部電極及び上記内部電極と電気的に接続された外部電極を含む。
積層セラミックキャパシタは、小型でありながら高容量が保障され、実装が容易であるという長所から、コンピュータ、ＰＤＡ、携帯電話などの移動通信装置の部品として広く用いられている。
最近は、電気、電子機器産業の高性能化及び軽薄短小化の傾向に伴い、電子部品にも小型、高性能及び高容量化が求められている。特に、ＣＰＵの高速化、機器の小型軽量化、デジタル化及び高機能化の進展に伴い、積層セラミックキャパシタにおいても、小型化、薄層化、高容量化、高周波領域における低インピーダンス化などの特性を具現するための研究開発が活発に行われている。
特開２００２−１６４２４８号公報
本発明の目的は、高容量、高信頼性の積層セラミックキャパシタ、その製造方法及び積層セラミックキャパシタが実装された基板を提供することにある。
本発明の一実施形態は、誘電体層を含むセラミック本体と、上記誘電体層を介して上記セラミック本体内に配置される複数の内部電極と、を含み、上記セラミック本体の幅−厚さ方向を含む断面において、上記内部電極の幅方向中心部において測定した最上部内部電極と最下部内部電極との距離をａ、上記内部電極の幅方向端部において測定した上記最上部内部電極と上記最下部内部電極との距離をｂとするとき、０．９５３≦ａ／ｂ≦０．９９６を満たす積層セラミックキャパシタを提供することができる。
上記セラミック本体は、幅方向サイド部の厚さが幅方向中心部の厚さより厚い。
上記内部電極は、非電極領域を含むことができる。
上記内部電極は、ニッケル（Ｎｉ）、マンガン（Ｍｎ）、クロム（Ｃｒ）、銅（Ｃｕ）、パラジウム（Ｐｄ）、銀（Ａｇ）、コバルト（Ｃｏ）、アルミニウム（Ａｌ）からなる群より選択される一つ以上を含むことができる。
上記非電極領域は、セラミック材料を含むことができる。
上記非電極領域は、チタン酸バリウム及びチタン酸バリウム酸化物のうち少なくとも一つ以上を含むことができる。
上記内部電極の厚さをＴｅとするとき、０．１μｍ≦Ｔｅ≦０．５μｍを満たすことができる。
本発明の他の実施形態は、複数のセラミックグリーンシートを用意する段階と、導電性粉末及び共材粉末を含む内部電極用導電性ペーストを製造する段階と、上記セラミックグリーンシートに上記内部電極用導電性ペーストで内部電極パターンを形成する段階と、上記内部電極パターンが形成されたセラミックグリーンシートを積層してセラミック積層体を形成する段階と、上記内部電極パターンの一端が交互に露出するように上記セラミック積層体を切断して積層チップを用意する段階と、上記積層チップを焼成して内部電極を含むセラミック本体を形成する焼成段階と、上記内部電極と電気的に連結されるように外部電極を形成する段階と、を含み、上記セラミック本体の幅−厚さ方向を含む断面において、上記内部電極の幅方向中心部において測定した最上部内部電極と最下部内部電極との距離をａ、上記内部電極の幅方向端部において測定した上記最上部内部電極と上記最下部内部電極との距離をｂとするとき、０．９５３≦ａ／ｂ≦０．９９６を満たす積層セラミックキャパシタの製造方法を提供することができる。
上記焼成段階は、焼成中に上記積層チップを２つ以上の温度区間において一定時間維持する段階を含むことができる。
上記共材粉末は、上記導電性粉末１００重量部に対して３〜１４重量部含むことができる。
上記導電性粉末の平均粒径をｄ１、上記共材粉末の平均粒径をｄ２とするとき、０．０３≦ｄ２／ｄ１≦０．０５を満たすことができる。
上記共材粉末は、上記導電性粉末１００重量部に対して６〜１２重量部含むことができる。
上記導電性粉末の平均粒径をｄ１、上記共材粉末の平均粒径をｄ２とするとき、０．０５≦ｄ２／ｄ１≦０．１を満たすことができる。
上記導電性粉末は、ニッケル（Ｎｉ）、マンガン（Ｍｎ）、クロム（Ｃｒ）、銅（Ｃｕ）、パラジウム（Ｐｄ）、銀（Ａｇ）、コバルト（Ｃｏ）、アルミニウム（Ａｌ）からなる群より選択される一つ以上を含むことができる。
上記共材粉末は、セラミック材料を含むことができる。
上記共材粉末は、チタン酸バリウム及びチタン酸バリウム酸化物のうち少なくとも一つ以上を含むことができる。
上記セラミック本体は、幅方向サイド部における厚さが幅方向中心部における厚さより厚い。
本発明のさらに他の実施形態は、上部に第１及び第２電極パッドを有する印刷回路基板と、上記印刷回路基板上に設置された積層セラミックキャパシタと、を含み、上記積層セラミックキャパシタは、誘電体層を含むセラミック本体及び上記誘電体層を介して上記セラミック本体内に配置される複数の内部電極を含み、上記セラミック本体の幅−厚さ方向を含む断面において、上記内部電極の幅方向中心部において測定した最上部内部電極と最下部内部電極との距離をａ、上記内部電極の幅方向端部において測定した上記最上部内部電極と上記最下部内部電極との距離をｂとするとき、０．９５３≦ａ／ｂ≦０．９９６を満たす積層セラミックキャパシタの実装基板を提供することができる。
本発明によると、高容量、高信頼性の積層セラミックキャパシタ、その製造方法及び積層セラミックキャパシタが実装された基板を提供することができる。
本発明の一実施形態による積層セラミックキャパシタを示した概略的な斜視図である。 図１のＡ−Ａ'線に沿った積層セラミックキャパシタを示した概略的な断面図である。 図１のＢ−Ｂ'線に沿った積層セラミックキャパシタを示した概略的な断面図である。 本発明の一実施形態による積層セラミックキャパシタの誘電体層及び内部電極を概略的に示した拡大図である。 本発明の一実施形態による積層セラミックキャパシタの製造方法を示した流れ図である。 本発明の一実施形態による積層セラミックキャパシタが実装された基板を示した概略的な斜視図である。
以下では、添付の図面を参照し、本発明の好ましい実施形態について説明する。しかし、本発明の実施形態は様々な他の形態に変形されることができ、本発明の範囲は以下で説明する実施形態に限定されない。また、本発明の実施形態は、当該技術分野で平均的な知識を有する者に本発明をより完全に説明するために提供されるものである。なお、図面における要素の形状及び大きさなどはより明確な説明のために誇張されることがある。
積層セラミックキャパシタ
図１は本発明の一実施形態による積層セラミックキャパシタを示した概略的な斜視図であり、図２ａは図１のＡ−Ａ'線に沿った積層セラミックキャパシタを示した概略的な断面図であり、図２ｂは図１のＢ−Ｂ'線に沿った積層セラミックキャパシタを示した概略的な断面図である。
図１、図２ａ及び図２ｂを参照すると、本実施形態による積層セラミックキャパシタは、誘電体層１１１を含むセラミック本体１１０と、上記セラミック本体１１０の内部に形成され、上記誘電体層１１１を介して対向するように配置される第１及び第２内部電極１２１、１２２と、上記セラミック本体１１０の外部面に形成される第１及び第２外部電極１３１、１３２と、を含むことができる。
本発明の一実施形態において、積層セラミックキャパシタの「長さ方向」は図１の「Ｌ」方向、「幅方向」は「Ｗ」方向、「厚さ方向」は「Ｔ」方向と定義することができる。上記「厚さ方向」は誘電体層を積み上げる方向、即ち、「積層方向」と同一の概念で用いられることができる。
上記セラミック本体１１０は、複数個の誘電体層１１１が積層されて形成されることができる。
上記セラミック本体１１０を構成する複数の誘電体層１１１は、焼結された状態で、隣接する誘電体層間の境界が確認できないほど一体化されていることができる。
上記誘電体層１１１は、セラミック粉末を含むセラミックグリーンシートの焼結によって形成されることができる。
上記セラミック粉末は、当業界において一般的に用いられるものであれば、特に制限されない。
例えば、ＢａＴｉＯ３系セラミック粉末を含むことができるが、これに制限されない。
上記ＢａＴｉＯ３系セラミック粉末は、これに制限されないが、例えば、ＢａＴｉＯ３にＣａ、Ｚｒなどが一部固溶された（Ｂａ１−ｘＣａｘ）ＴｉＯ３、Ｂａ（Ｔｉ１−ｙＣａｙ）Ｏ３、（Ｂａ１−ｘＣａｘ）（Ｔｉ１−ｙＺｒｙ）Ｏ３またはＢａ（Ｔｉ１−ｙＺｒｙ）Ｏ３などがある。
また、上記セラミックグリーンシートは、上記セラミック粉末とともに遷移金属、希土類元素、マグネシウム（Ｍｇ）、アルミニウム（Ａｌ）などを含むことができる。
上記一誘電体層１１１の厚さは、積層セラミックキャパシタの容量設計に応じて適宜変更することができる。
上記セラミック本体１１０の内部には、内部電極１２１、１２２が形成されることができ、上記内部電極は第１及び第２内部電極を含むことができる。
上記第１及び第２内部電極１２１、１２２は、セラミックグリーンシート上に形成されて積層され、焼結によって一誘電体層を介して上記セラミック本体１１０の内部に形成されることができる。
上記第１及び第２内部電極は、異なる極性を有する第１内部電極１２１及び第２内部電極１２２を一対にすることができ、誘電体層の積層方向に沿って対向配置されることができる。
図２ａに示されているように、上記第１及び第２内部電極１２１、１２２の一端は、セラミック本体１１０の長さ方向の一面に交互に露出することができる。
また、図面に示されてはいないが、本発明の一実施形態によると、第１及び第２内部電極は、リード部を有し、リード部を通じてセラミック本体の同一面に露出することができる。
または、第１及び第２内部電極１２１、１２２は、リード部を有し、リード部を通じてセラミック本体の一つ以上の面に露出することができる。
上記第１及び第２内部電極１２１、１２２の厚さは、積層セラミックキャパシタの容量設計に応じて適宜変更することができ、上記第１及び第２内部電極の厚さをＴｅとするとき、０．１μｍ≦Ｔｅ≦０．５μｍを満たすように設計されることができる。
上記第１及び第２内部電極１２１、１２２の厚さは、上記誘電体層の間に配置される第１及び第２内部電極の平均厚さを意味することができる。
本発明の一実施形態による積層セラミックキャパシタは、上記セラミック本体の幅−厚さ方向を含む断面において、上記内部電極の幅方向中心部において測定した最上部内部電極と最下部内部電極との距離をａ、上記内部電極の幅方向端部において測定した上記最上部内部電極と上記最下部内部電極との距離をｂとするとき、０．９５３≦ａ／ｂ≦０．９９６を満たすことができ、ａ／ｂが０．９５３〜０．９９６である範囲において積層セラミックキャパシタの容量が向上することができる。なお、ａは、最上部内部電極と最下部内部電極との積層方向の距離が最も短い長さであってよく、ｂは、最上部内部電極と最下部内部電極との積層方向の距離が最も長い長さであってよい。
上記セラミック本体の幅−厚さ方向を含む断面において、上記第１及び第２内部電極のうち厚さ方向中心を基準に上部に配置された第１及び第２内部電極は下の方に膨らむ形状を有し、厚さ方向を中心に下部に配置された第１及び第２内部電極は上の方に膨らむ形状を有することができる。
即ち、本発明は、内部電極の形状を制御することで、容量が向上した積層セラミックキャパシタを提供することができる。
上記のような内部電極の形状により、本発明のセラミック本体は幅方向サイド部の厚さが幅方向中心部の厚さより厚い。
上記セラミック本体１１０の外部面には外部電極が形成されることができ、上記外部電極は第１及び第２外部電極１３１、１３２を含むことができる。また、上記第１及び第２外部電極１３１、１３２は、第１及び第２内部電極１２１、１２２とそれぞれ電気的に連結されることができる。
より具体的には、上記セラミック本体１１０の一面に露出した第１内部電極１２１と電気的に連結された第１外部電極１３１と、上記セラミック本体１１０の他面に露出した第２内部電極１２２と電気的に連結された第２外部電極と、を含むことができる。
また、図面に示されてはいないが、セラミック本体に露出する第１及び第２内部電極と連結されるために、複数の外部電極が形成されてもよい。
上記第１及び第２外部電極１３１、１３２は、金属粉末を含む導電性ペーストで形成されることができる。
上記導電性ペーストに含まれる金属粉末は、特に制限されないが、例えば、ニッケル（Ｎｉ）、銅（Ｃｕ）、またはこれらの合金を用いることができる。
上記第１及び第２外部電極１３１、１３２の厚さは、用途などによって適宜決定することができる。
図３は本発明の一実施形態による積層セラミックキャパシタの誘電体層及び内部電極を概略的に示した拡大図である。
図３を参照すると、本発明の一実施形態による積層セラミックキャパシタの第１及び第２内部電極１２１、１２２は、内部に非電極領域Ｎを含むことができる。本発明の一実施形態によると、第１及び第２内部電極１２１、１２２において非電極領域Ｎを除外した部分は電極領域Ｅと理解されることができる。
上記第１及び第２内部電極１２１、１２２は、これに制限されないが、ニッケル（Ｎｉ）、マンガン（Ｍｎ）、クロム（Ｃｒ）、銅（Ｃｕ）、パラジウム（Ｐｄ）、銀（Ａｇ）、コバルト（Ｃｏ）、アルミニウム（Ａｌ）からなる群より選択される一つ以上を含むことができる。
即ち、第１及び第２内部電極の電極領域Ｅは、ニッケル（Ｎｉ）、マンガン（Ｍｎ）、クロム（Ｃｒ）、銅（Ｃｕ）、パラジウム（Ｐｄ）、銀（Ａｇ）、コバルト（Ｃｏ）、アルミニウム（Ａｌ）からなる群より選択される一つ以上を含むことができる。
本発明の一実施形態によると、上記非電極領域Ｎは第１及び第２内部電極の焼成過程において形成されることができ、上記非電極領域Ｎは内部電極を形成する導電性ペーストに含まれる組成物によって形成されることができる。
上記非電極領域Ｎは、セラミック材料を含むことができ、上記非電極領域に含まれたセラミック材料は誘電体層１１１を形成するセラミック粉末と同一のものを用いることができる。また、これに制限されないが、チタン酸バリウム及びチタン酸バリウム酸化物のうち少なくとも一つ以上を含むことができる。
即ち、上記第１及び第２内部電極１２１、１２２は、導電性金属及び共材を含み、導電性金属による電極領域Ｅと、上記共材によって容量形成には寄与しない非電極領域Ｎと、を含むことができる。
また、本発明の積層セラミックキャパシタは、上記誘電体層の厚さをＴｄ、上記第１及び第２内部電極の厚さをＴｅとするとき、０．５≦Ｔｅ／Ｔｄ≦１．２を満たすように製造されることができる。内部電極及び誘電体層の厚さを制御する理由も、収縮クラックの発生を防止するためで、Ｔｅ／Ｔｄが１．２を超過するように製作される場合は、焼成過程において収縮クラックが発生するという問題があり、Ｔｅ／Ｔｄが０．５未満に製作される場合は、目標容量を具現することが困難である。
したがって、Ｔｅ／Ｔｄは、０．５〜１．２になるように形成されることが好ましい。
上記第１及び第２内部電極１２１、１２２の平均厚さは、セラミック本体１１０の長さ−厚さ（Ｌ−Ｔ）方向の断面を、走査電子顕微鏡（ＳＥＭ、Ｓｃａｎｎｉｎｇ Ｅｌｅｃｔｒｏｎ Ｍｉｃｒｏｓｃｏｐｅ）でイメージスキャンして測定することができる。
例えば、セラミック本体１１０の幅（Ｗ）方向中心部において切断した長さ及び厚さ方向（Ｌ−Ｔ）の断面を、走査電子顕微鏡（ＳＥＭ、Ｓｃａｎｎｉｎｇ Ｅｌｅｃｔｒｏｎ Ｍｉｃｒｏｓｃｏｐｅ）でスキャンしたイメージから抽出した任意の内部電極に対し、長さ方向に等間隔である３０個の地点においてその厚さを測定して平均値を測定することができる。
上記等間隔である３０個の地点は、第１及び第２内部電極１２１、１２２が重畳する領域を意味する容量形成部から測定されることができる。
また、このような平均値測定を１０個以上の内部電極に拡大して平均値を測定すると、誘電体層の平均厚さをさらに一般化することができる。
上記誘電体層の厚さも、上述した内部電極の厚さと同一方法で測定されることができる。
一般に、セラミック本体の焼結時には内部電極が膨張し、内部電極の膨張は内部電極の中心部において大きく現れ、厚さ方向の上部に形成された内部電極は上の方に膨らむ形状を有し、厚さ方向の下部に形成された内部電極は下の方に膨らむ形状を有する。これにより、セラミック本体は、幅方向及び長さ方向の中心部が膨らむように膨張された形状を有するようになる。
上記のように内部電極中心部が膨張する場合、内部電極の連結性が低下し、積層セラミックキャパシタの容量が低下するという問題が発生する。
これに対し、本発明は、内部電極中心部の膨張を抑制し、内部電極の形状を制御することで、積層セラミックキャパシタの容量を向上させることができる。
また、本発明の実施形態によると、内部電極及び誘電体層の厚さを制御することで、高信頼性の積層セラミックキャパシタを提供することができるようになる。
積層セラミックキャパシタの製造方法
図４は本発明の一実施形態による積層セラミックキャパシタの製造方法を示した流れ図である。
図４を参照すると、本発明による他の実施形態の積層セラミックキャパシタの製造方法は、複数のセラミックグリーンシートを用意する段階と、導電性粉末及び共材粉末を含む内部電極用導電性ペーストを製造する段階と、上記セラミックグリーンシートに上記内部電極用導電性ペーストで内部電極パターンを形成する段階と、上記内部電極パターンが形成されたセラミックグリーンシートを積層してセラミック積層体を形成する段階と、上記内部電極パターンの一端が交互に露出するように上記セラミック積層体を切断して積層チップを用意する段階と、上記積層チップを焼成して内部電極を含むセラミック本体を形成する焼成段階と、上記内部電極と電気的に連結されるように外部電極を形成する段階と、を含み、上記セラミック本体の幅−厚さ方向を含む断面において、上記内部電極の幅方向中心部において測定した最上部内部電極と最下部内部電極との距離をａ、上記内部電極の幅方向端部において測定した上記最上部内部電極と上記最下部内部電極との距離をｂとするとき、０．９５３≦ａ／ｂ≦０．９９６を満たすことができる。
以下では、本発明の一実施形態による積層セラミックキャパシタの製造方法について説明するが、本発明はこれに制限されない。
また、本実施形態の積層セラミックキャパシタの製造方法に関する説明のうち上述した積層セラミックキャパシタと重複される説明は省略する。
本発明の一実施形態による積層セラミックキャパシタの製造方法について説明すると、まず、チタン酸バリウム（ＢａＴｉＯ３）などのパウダーを含んで形成されたスラリーをキャリアフィルム（ｃａｒｒｉｅｒ ｆｉｌｍ）上に塗布及び乾燥することで複数個のセラミックグリーンシートを用意した。これにより、誘電体層及び複数個のカバー層を形成することができる。
上記セラミックグリーンシートは、セラミック粉末、バインダー及び溶剤を混合してスラリーを製造し、上記スラリーをドクターブレード法で設計した厚さを有するシート（ｓｈｅｅｔ）状に製作することができる。
次に、導電性粉末及び共材粉末を含む内部電極用伝導性ペーストを用意することができる。
上記導電性粉末の平均粒径をｄ１、上記共材粉末の平均粒径をｄ２とするとき、導電性粉末及び共材粉末の平均粒径比が０．０３≦ｄ２／ｄ１≦０．０５を満たす場合、上記内部電極用伝導性ペーストは、上記共材粉末を上記導電性粉末１００重量部に対して３〜１４重量部含むことができる。
０．０３≦ｄ２／ｄ１≦０．０５である範囲において、上記共材粉末の含量が上記導電性粉末１００重量部に対して３重量部未満含まれる場合は、焼成後に測定したａ／ｂ（上記内部電極の幅方向中心部において測定した最上部内部電極と最下部内部電極との距離をａ、上記内部電極の幅方向端部において測定した上記最上部内部電極と上記最下部内部電極との距離をｂとする）が０．９９６を超過することから、内部電極の形状が制御されない。また、１４重量部を超過して含まれる場合も、焼成後に測定したａ／ｂが０．９９６を超過することから、内部電極の形状が制御されず、容量が低下するという問題が発生しかねない。
また、導電性粉末及び共材粉末の平均粒径比が０．０５≦ｄ２／ｄ１≦０．１を満たす場合、上記内部電極用伝導性ペーストは、上記共材粉末を上記導電性粉末１００重量部に対して６〜１２重量部含むことができる。
０．０５≦ｄ２／ｄ１≦０．１である範囲において、上記共材粉末の含量が上記導電性粉末１００重量部に対して６重量部未満含まれる場合は、焼成後に測定したａ／ｂ（上記内部電極の幅方向中心部において測定した最上部内部電極と最下部内部電極との距離をａ、上記内部電極の幅方向端部において測定した上記最上部内部電極と上記最下部内部電極との距離をｂとする）が０．９９６を超過することから、内部電極の形状が制御されない。また、１４重量部を超過して含まれる場合も、焼成後に測定したａ／ｂが０．９９６を超過することから、内部電極の形状が制御されず、容量が低下するという問題が発生しかねない。
上記導電性粉末は、ニッケル（Ｎｉ）、マンガン（Ｍｎ）、クロム（Ｃｒ）、銅（Ｃｕ）、パラジウム（Ｐｄ）、銀（Ａｇ）、コバルト（Ｃｏ）、アルミニウム（Ａｌ）からなる群より選択される一つ以上を含むことができるが、本発明はこれに制限されない。
上記共材粉末は、セラミック材料を含むことができ、セラミックグリーンシートに含まれた誘電体材料と同一材料を用いることができる。上記共材粉末は、チタン酸バリウム及びチタン酸バリウム酸化物のうち少なくとも一つ以上を含むことができる。
その後、上記グリーンシート上に上記内部電極用伝導性ペーストをスクリーン印刷工法で塗布して内部電極を形成した後、内部電極が印刷されたグリーンシートを複数層積層し、積層体の上下面に内部電極が印刷されていないグリーンシートを複数積層してから上記内部電極パターンの一端が交互に露出するように切断することで積層チップを用意することができる。
続いて、上記積層チップを焼成してセラミック本体１１０を製作することができる。
上記積層チップを焼成する段階は、焼成中に上記積層チップを２つ以上の温度区間において一定時間維持する段階を含むことができる。
即ち、上記積層チップを第１温度区間において一定時間維持した後、第２温度区間において一定時間維持する段階を含むことができる。
上記積層チップを第１温度区間において維持する時間は１２０〜１８０分、上記積層チップを第２温度区間において維持する時間は１５０〜３００分であることができる。
上記第１温度区間では、内部電極パターンの焼成温度をＰとするとき、Ｐ−３０℃〜Ｐ＋２０℃であることができる。また、上記第２温度区間では、グリーンシートの焼成温度をＱとするとき、Ｑ−５０℃〜Ｑ＋５℃であることができる。
即ち、本発明は、上記積層チップ及び内部電極をともに焼成するが、内部電極用導電性ペーストに含まれる共材の平均粒径及び含量を調節することで、内部電極の膨張を防止することができる。
また、第１温度区間では、内部電極パターンが焼成されるが、グリーンシートは焼成されないようにすることで、焼成されていないグリーンシートが内部電極の収縮を防止させるようにする。これにより、内部電極の厚さ方向の膨張を制御するとともに、内部電極用導電性ペーストの組成によって内部電極の形状を最適化することができる。
上記セラミック本体は、内部電極１２１、１２２、誘電体層１１１及びカバー層を含む。上記誘電体層は内部電極が印刷されたグリーンシートが焼成されて形成されたもので、上記カバー層は内部電極が印刷されていないグリーンシートが焼成されて形成されたものである。
一方、上記の通り、本発明による内部電極の形状により、上記セラミック本体は、幅方向サイド部における厚さが幅方向中心部における厚さより厚く形成される。
また、上記内部電極は、第１及び第２内部電極で形成されることができる。
上記第１及び第２内部電極とそれぞれ電気的に連結されるようにセラミック本体の外部面に第１及び第２外部電極１３１、１３２が形成されることができる。上記第１及び第２外部電極は、伝導性金属及びガラスを含むペーストの焼成によって形成されることができる。
上記伝導性金属は、特に制限されないが、例えば、銅（Ｃｕ）、銀（Ａｇ）、ニッケル（Ｎｉ）及びこれらの合金からなる群より選択された一つ以上であることができる。
上記ガラスは、特に制限されないが、一般的な積層セラミックキャパシタの外部電極の製作に用いられるガラスと同一組成の物質が使用されることができる。
また、上記第１及び第２外部電極１３１、１３２は、外側に伝導性粉末を含む伝導性樹脂組成物を塗布してから硬化させて形成された伝導性樹脂層（図示せず）をさらに含むことができる。上記伝導性樹脂組成物は、伝導性粉末及びベース樹脂を含むことができ、上記ベース樹脂は熱硬化性樹脂であるエポキシ樹脂であることができる。
上記伝導性樹脂層を形成した後、ニッケルめっき層及びすずめっき層を形成する段階をさらに含むことができる。
積層セラミックキャパシタの実装基板
図５は本発明の他の一実施形態による積層セラミックキャパシタが実装された基板に関する概略的な斜視図である。
図５を参照すると、本実施形態による積層セラミックキャパシタが実装された実装基板２００は、上部に第１及び第２電極パッド２２１、２２２を有する印刷回路基板２１０と、上記印刷回路基板上に設置された積層セラミックキャパシタ１００と、を含み、上記積層セラミックキャパシタは、誘電体層を含むセラミック本体及び上記誘電体層を介して上記セラミック本体内に配置される複数の内部電極を含み、上記セラミック本体の幅−厚さ方向を含む断面において、上記内部電極の幅方向中心部において測定した最上部内部電極と最下部内部電極との距離をａ、上記内部電極の幅方向端部において測定した上記最上部内部電極と上記最下部内部電極との距離をｂとするとき、０．９５３≦ａ／ｂ≦０．９９６を満たすことができる。なお、添付の図面から明らかなように、外部電極１３１は、はんだ２３０で第１電極パッド２２１に固定されてもよい。また、外部電極１３２は、はんだ２３０で第２電極パッド２２２に固定されてもよい。
本実施形態において印刷回路基板２１０に実装される積層セラミックキャパシタ１００は、上述した積層セラミックキャパシタに関する説明と重複されるため、その説明を省略する。
実験例
下記表１は、内部電極用導電性ペーストに含まれる導電性粉末及び共材粉末の平均粒径比（導電性粉末の平均粒径をｄ１、共材粉末の平均粒径をｄ２とするとき、ｄ２／ｄ１）、導電性粉末１００重量部に対する共材粉末の含量、上記内部電極用導電性ペーストを用いて形成された積層セラミックキャパシタの内部電極の形状（内部電極の幅方向中心部において測定した最上部内部電極と最下部内部電極との距離をａ、内部電極の幅方向端部において測定した上記最上部内部電極と上記最下部内部電極との距離をｂとするとき、ａ／ｂ）及び目標容量の具現有無を評価した結果を示したものである。
本実験例による積層セラミックキャパシタは、以下のような段階で製作された。
まず、平均粒径が０．０５〜０．２μｍであるチタン酸バリウム（ＢａＴｉＯ３）などのパウダーを含んで形成されたスラリーをキャリアフィルム（ｃａｒｒｉｅｒ ｆｉｌｍ）上に塗布及び乾燥して製造された複数個のセラミックグリーンシートを用意した。これにより、誘電体層が形成される。
次に、導電性粉末としてのニッケル粉末及び共材粉末としてのセラミック粉末を表１に示された平均粒径比になるように用意した後、表１に示された含量範囲を満たすように混合した内部電極用導電性ペーストを用意した。
続いて、上記グリーンシート上に上記内部電極用導電性ペーストをスクリーン印刷工法で塗布して内部電極を形成した後、３００層積層して積層体を製作した。
その後、圧着及び切断して０６０３規格サイズ（Ｓｉｚｅ）のチップを製作し、上記チップをＨ２ ０．１％以下の還元雰囲気において温度１０５０〜１２００℃で焼成した。
次いで、外部電極を形成し、メッキなどの工程を経て積層セラミックキャパシタを製作して電気的特性を評価した。設計されたチップ（ｃｈｉｐ）の静電容量を測定し、容量が１５％以上低下する場合（例：４．７ｕＦの静電容量をターゲット（ｔａｒｇｅｔ）とするとき、３．９９５ｕＦ以下の容量値を有する場合）は、目標容量を「具現せず」と判定した。
表１の実験データにおいて、内部電極及び誘電体層の厚さは１：１になるように製作された。
Figure 0005825322
Figure 0005825322
＊ 比較例
○ 目標容量に対して８５％以上、クラック発生
× 目標容量に対して８５％未満、クラック発生せず
上記表１を参照すると、サンプル１は、ａ／ｂが０．９９６を超過するため目標容量を具現できないが、サンプル２及び３は、ａ／ｂが０．９５３以上０．９９６以下で目標容量を具現でき、クラックも発生していない。これに対し、サンプル４及び８では、目標容量は具現できるが、ａ／ｂが０．９５３未満で焼成過程においてクラックが生成されるという問題が発生した。
また、サンプル１１〜４０は、全てａ／ｂが０．９５３以上でクラックは発生していないが、サンプル１１、１２、１９、２０〜２４及び２９〜４０は、ａ／ｂが０．９９６を超過するため目標容量が具現できないことが分かる。
したがって、目標容量を具現するとともに、クラックの生成を防止するためには、ａ／ｂは０．９５３〜０．９９６の範囲であることが好ましいことが確認できる。ａ／ｂが上記数値範囲を満たす場合、焼成後に目標とする静電容量を得ることができ、クラックが発生しないため、信頼性に優れた高容量の積層セラミックキャパシタを具現できることが分かる。
下記表２は、上述した製造方法による積層セラミックキャパシタにおける内部電極の厚さＴｅ及び誘電体層の厚さＴｄの比（Ｔｅ／Ｔｄ）による収縮クラック発生及び目標容量具現の有無を示したデータである。
Figure 0005825322
 ＊ 比較例
○ 焼成後にクラック発生、目標に対して容量が９０％以上
× 焼成後にクラック発生せず、目標に対して容量が９０％未満
上記表２を参照すると、比較例であるサンプル４１及び４２は、Ｔｅ／Ｔｄが０．５未満の場合で、目標とする静電容量を得ることができず、他の比較例であるサンプル４６〜４８は、Ｔｅ／Ｔｄが１．２を超過する場合で、焼成後にクラックが発生して信頼性に問題がある。
本発明の実施例であるサンプル４３〜４５は、本発明の数値範囲を満たす場合で、焼成後にクラックも発生せず、目標とする静電容量を得ることができるため、信頼性に優れた高容量の積層セラミックキャパシタを具現できることが分かる。
以上、本発明の実施形態について詳細に説明したが、本発明の権利範囲はこれに限定されず、特許請求の範囲に記載された本発明の技術的思想から外れない範囲内で多様な修正及び変形が可能であるということは、当技術分野の通常の知識を有するものには明らかである。
１００ 積層セラミックキャパシタ
１１０ セラミック本体
１１１ 誘電体層
１２１、１２２ 第１及び第２内部電極
１３１、１３２ 外部電極
２００ 実装基板
２１０ 印刷回路基板
２２１、２２２ 第１及び第２電極パッド
２３０ はんだ

Claims (18)

  1. 誘電体層を含むセラミック本体と、
    前記誘電体層を介して前記セラミック本体内に配置される複数の内部電極と、を含み、
    前記セラミック本体の幅−厚さ方向を含む断面において、前記複数の内部電極の幅方向中心部において測定した最上部内部電極と最下部内部電極との距離をａ、前記複数の内部電極の幅方向端部において測定した前記最上部内部電極と前記最下部内部電極との距離をｂとするとき、０．９５３≦ａ／ｂ≦０．９９６を満たす、積層セラミックキャパシタ。
  2. 前記セラミック本体は、幅方向サイド部の厚さが幅方向中心部の厚さより厚い、請求項１に記載の積層セラミックキャパシタ。
  3. 前記複数の内部電極のそれぞれは、非電極領域を含む、請求項１又は２に記載の積層セラミックキャパシタ。
  4. 前記複数の内部電極のそれぞれは、ニッケル（Ｎｉ）、マンガン（Ｍｎ）、クロム（Ｃｒ）、銅（Ｃｕ）、パラジウム（Ｐｄ）、銀（Ａｇ）、コバルト（Ｃｏ）、アルミニウム（Ａｌ）からなる群より選択される一つ以上を含む、請求項１から３のいずれか一項に記載の積層セラミックキャパシタ。
  5. 前記非電極領域は、セラミック材料を含む、請求項３に記載の積層セラミックキャパシタ。
  6. 前記非電極領域は、チタン酸バリウム及びチタン酸バリウム酸化物のうち少なくとも一つ以上を含む、請求項３又は５に記載の積層セラミックキャパシタ。
  7. 前記複数の内部電極のそれぞれの厚さをＴｅとするとき、０．１μｍ≦Ｔｅ≦０．５μｍを満たす、請求項１から６のいずれか一項に記載の積層セラミックキャパシタ。
  8. 複数のセラミックグリーンシートを用意する段階と、
    導電性粉末及び共材粉末を含む内部電極用導電性ペーストを製造する段階と、
    前記複数のセラミックグリーンシートのそれぞれに前記内部電極用導電性ペーストで内部電極パターンを形成する段階と、
    前記内部電極パターンが形成されたセラミックグリーンシートを積層してセラミック積層体を形成する段階と、
    前記内部電極パターンの一端が交互に露出するように前記セラミック積層体を切断して積層チップを用意する段階と、
    前記積層チップを焼成して内部電極を含むセラミック本体を形成する焼成段階と、
    前記内部電極と電気的に連結されるように外部電極を形成する段階と、を含み、
    前記セラミック本体の幅−厚さ方向を含む断面において、前記内部電極の幅方向中心部において測定した最上部内部電極と最下部内部電極との距離をａ、前記内部電極の幅方向端部において測定した前記最上部内部電極と前記最下部内部電極との距離をｂとするとき、０．９５３≦ａ／ｂ≦０．９９６を満たす、積層セラミックキャパシタの製造方法。
  9. 前記焼成段階は、焼成中に前記積層チップを２つ以上の温度区間において一定時間維持する段階を含む、請求項８に記載の積層セラミックキャパシタの製造方法。
  10. 前記内部電極用導電性ペーストは、前記導電性粉末１００重量部に対して前記共材粉末を３〜１４重量部含む、請求項８又は９に記載の積層セラミックキャパシタの製造方法。
  11. 前記導電性粉末の平均粒径をｄ１、前記共材粉末の平均粒径をｄ２とするとき、０．０３≦ｄ２／ｄ１≦０．０５を満たす、請求項１０に記載の積層セラミックキャパシタの製造方法。
  12. 前記内部電極用導電性ペーストは、前記導電性粉末１００重量部に対して前記共材粉末を６〜１２重量部含む、請求項８又は９に記載の積層セラミックキャパシタの製造方法。
  13. 前記導電性粉末の平均粒径をｄ１、前記共材粉末の平均粒径をｄ２とするとき、０．０５≦ｄ２／ｄ１≦０．１を満たす、請求項１２に記載の積層セラミックキャパシタの製造方法。
  14. 前記導電性粉末は、ニッケル（Ｎｉ）、マンガン（Ｍｎ）、クロム（Ｃｒ）、銅（Ｃｕ）、パラジウム（Ｐｄ）、銀（Ａｇ）、コバルト（Ｃｏ）、アルミニウム（Ａｌ）からなる群より選択される一つ以上を含む、請求項８から１３のいずれか一項に記載の積層セラミックキャパシタの製造方法。
  15. 前記共材粉末は、セラミック材料を含む、請求項８から１４のいずれか一項に記載の積層セラミックキャパシタの製造方法。
  16. 前記共材粉末は、チタン酸バリウム及びチタン酸バリウム酸化物のうち少なくとも一つ以上を含む、請求項８から１５のいずれか一項に記載の積層セラミックキャパシタの製造方法。
  17. 前記セラミック本体は、幅方向サイド部における厚さが幅方向中心部における厚さより厚い、請求項８から１６のいずれか一項に記載の積層セラミックキャパシタの製造方法。
  18. 上部に第１及び第２電極パッドを有する印刷回路基板と、
    前記印刷回路基板上に設置された積層セラミックキャパシタと、を含み、
    前記積層セラミックキャパシタは、誘電体層を含むセラミック本体及び前記誘電体層を介して前記セラミック本体内に配置される複数の内部電極を含み、前記セラミック本体の幅−厚さ方向を含む断面において、前記複数の内部電極の幅方向中心部において測定した最上部内部電極と最下部内部電極との距離をａ、前記複数の内部電極の幅方向端部において測定した前記最上部内部電極と前記最下部内部電極との距離をｂとするとき、０．９５３≦ａ／ｂ≦０．９９６を満たす、積層セラミックキャパシタの実装基板。
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Families Citing this family (13)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP2014216643A (ja) * 2013-04-22 2014-11-17 サムソン エレクトロ−メカニックス カンパニーリミテッド． 積層セラミック電子部品及びその実装基板
JP2015053502A (ja) * 2014-10-23 2015-03-19 株式会社村田製作所 積層セラミックコンデンサ
JP6547312B2 (ja) * 2015-02-02 2019-07-24 Tdk株式会社 積層型セラミック電子部品
JP6525669B2 (ja) * 2015-03-27 2019-06-05 Tdk株式会社 積層セラミック電子部品
JP6578703B2 (ja) * 2015-03-31 2019-09-25 Tdk株式会社 積層セラミック電子部品
KR101813361B1 (ko) * 2016-02-03 2017-12-28 삼성전기주식회사 전자부품 및 전자부품 실장 회로보드
JP6405328B2 (ja) * 2016-02-26 2018-10-17 太陽誘電株式会社 積層セラミックコンデンサ
JP6835561B2 (ja) * 2016-12-13 2021-02-24 太陽誘電株式会社 積層セラミックコンデンサ及びその製造方法
JP6939187B2 (ja) * 2017-07-25 2021-09-22 Tdk株式会社 電子部品及びその製造方法
KR102089704B1 (ko) * 2018-05-28 2020-03-16 삼성전기주식회사 적층 세라믹 전자부품 및 이의 제조방법
JP2022075191A (ja) * 2020-11-06 2022-05-18 株式会社村田製作所 積層セラミックコンデンサ及び積層セラミックコンデンサの製造方法
JP2022158987A (ja) * 2021-03-31 2022-10-17 太陽誘電株式会社 セラミック電子部品、回路基板構造、およびセラミック電子部品の製造方法
JP2023006562A (ja) * 2021-06-30 2023-01-18 太陽誘電株式会社 セラミック電子部品およびセラミック電子部品の製造方法

Family Cites Families (15)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US5632841A (en) 1995-04-04 1997-05-27 The United States Of America As Represented By The Administrator Of The National Aeronautics And Space Administration Thin layer composite unimorph ferroelectric driver and sensor
JP3753935B2 (ja) 2000-11-29 2006-03-08 Ｔｄｋ株式会社 積層型電子部品の製造方法
JP4362079B2 (ja) 2003-03-27 2009-11-11 Ｔｄｋ株式会社 積層型チップコンデンサおよびその製造方法
KR100649580B1 (ko) 2003-12-15 2006-11-28 삼성전기주식회사 스핀코팅에 의한 적층세라믹 커패시터의 제조방법 및적층세라믹 커패시터
JP2009164446A (ja) * 2008-01-09 2009-07-23 Panasonic Corp 積層セラミックコンデンサおよびその製造方法
KR101058697B1 (ko) * 2010-12-21 2011-08-22 삼성전기주식회사 적층 세라믹 커패시터의 회로 기판 실장 구조, 실장 방법과 이를 위한 회로 기판의 랜드 패턴, 수평 방향으로 테이핑한 적층 세라믹 커패시터의 포장체 및 수평 방향 정렬방법
CN103098157B (zh) * 2011-01-05 2016-01-06 株式会社村田制作所 层叠型半导体陶瓷电容器的制造方法、以及层叠型半导体陶瓷电容器
KR101946259B1 (ko) * 2011-05-31 2019-02-12 삼성전기 주식회사 적층 세라믹 전자부품
KR101843182B1 (ko) * 2011-05-31 2018-03-28 삼성전기주식회사 적층 세라믹 전자부품
KR101872520B1 (ko) * 2011-07-28 2018-06-29 삼성전기주식회사 적층 세라믹 전자부품
KR101843190B1 (ko) * 2011-08-31 2018-03-28 삼성전기주식회사 세라믹 전자부품 및 이의 제조방법
KR20130106120A (ko) * 2012-03-19 2013-09-27 삼성전기주식회사 적층 세라믹 전자부품 및 이의 제조방법
JP2013258230A (ja) * 2012-06-12 2013-12-26 Murata Mfg Co Ltd セラミック電子部品
KR101388690B1 (ko) * 2012-12-20 2014-04-24 삼성전기주식회사 적층 세라믹 전자부품
KR20140080291A (ko) * 2012-12-20 2014-06-30 삼성전기주식회사 적층 세라믹 전자부품 및 이의 제조방법

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